KR0136664B1 - 집적 전압 증배기 회로 - Google Patents

집적 전압 증배기 회로

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KR0136664B1 KR1019880014993A KR880014993A KR0136664B1 KR 0136664 B1 KR0136664 B1 KR 0136664B1 KR 1019880014993 A KR1019880014993 A KR 1019880014993A KR 880014993 A KR880014993 A KR 880014993A KR 0136664 B1 KR0136664 B1 KR 0136664B1
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이반 밀러 레르너
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Abstract

내용 없음.

Description

집적 전압 증배기 회로
제 1도는 종래의 전압 증배기 회로도.
제 2a, 2b 및 2c도는 제 1도에 도시된 전압 증배기 회로의 정류기 소자를 도시하는 도면.
제 3도는 본 발명에 따른 전압 증배기 회로의 정류기 소자 회로도.
제 4도는 본 발명에 따른 전압 증배기 회로의 정류기 소자의 제 1실시예를 도시하는 도면.
제 5도는 본 발명에 따른 전압 증배기 회로의 제 1실시예를 도시한 도면.
제 6a 및 6b도는 제 5도에 도시된 전압 증배기 회로에 사용된 제 4도에 도시된 바와같은 정류기 소자에서의 신호 전압의 변화를 도시한 도면.
제 7도는 본 발명에 따른 전압 증배기 회로의 정류기 소자의 제 2실시예를 도시한 도면.
제 8도는 본 발명에 따른 전압 증배기 회로의 제 2실시예를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명 *
D1, D2,...,DN : 정류기 소자
본 발명은 집적 전압 증배기 회로에 관한 것으로서, 정류기 소자들의 직렬 접속부에 연결된 고전압 출력부를 포함하며, 정류기 소자들은 각각 제 1 전계 효과 트랜지스터를 포함하고, 전하 저장을 위한 버퍼 커패시턴스(buffer capacitance)는 고전압 출력부와 전원 단자 사이에 연결되고, 이웃하는 소자들의 각 쌍의 접합점은 한 정류기 소자의 양측에 연결된 부스터 커패시턴스가 상호 반대 극성의 클럭 신호들을 수신하도록 부스터 콘덴서의 한쪽에 연결되고, 이 부스터 커패시턴스의 다른쪽에는 클럭 신호들이 인가된다.
본 발명은 또한 그러한 전압 증배기 회로에 사용하기에 적합한 정류기 소자에 관한 것이다.
이러한 종류의 전압 증배기 회로는 실례로 IEEE Solid State Circuits, SC-11(3), 1976S년 6월, 375 페이지에 설명되어 있으며, 이는 특히 비휘발성 전기적 프로그램 및 삭제 가능한 메모리에 사용된다.
네가티브 출력 전압을 발생시키는 종래의 전압 증배기 회로는, 다이오드로서 접속되며 P-웰 프로세스로 실현되는 PMOS 트랜지스터들의 직렬 연결부를 포함하고, 상기 직렬 연결부는 캐소드측에서 낮은 공급전압 VSS(접지)를 전달하는 지점으로 연결되어 있으며, 애노드측에서는 높은 프로그래밍 전압을 공급하는 버퍼 커패시턴스를 갖는 출력을 포함하고 있다. 버퍼 커패시턴스는 출력과 높은 공급전압 VDD 이에 접속되어 있다. 이들 트랜지스터드리 끼워져있는 기판은 N 형이며, 트랜지스터들로부터 기판으로의 전하 캐리어 주입을 피하기 위하여 상기 기판은 높은 공급전압(VDD)에 결합되어 있다. 인접하는 다이오드들의 각 쌍의 접합점은 각각의 부스터 커패시턴스(booster capacitance)를 통하여 제 1 클럭 라인 또는 제 2 클럭 라인에 접속되며, 상기 클럭 라인들은 논리적으로 상보적인 클럭 신호들을 전달한다. 여러 부스터 커패시턴스들은 반재 부호의 클럭 신호들을 교호하여 수신하다. 클럭 신호들이 부호가 주기적으로 변하기 때문에 , 다이오드들은 교호하여 전도 및 차단되며, 전하는 전도 다이오드를 통하여 한 부스터 커패시턴스로부터 다른 부스터 커패시턴스로 전달된다.
종래의 전압 증배기 회로의 단점은, 부스터 커패시턴스 또는 버퍼 커패시턴스상의 전압이 전하의 전달에 기인하여 더욱 네가티브가 됨에 따라, 관련 커패시턴스에 접속되고 다이오드로서 접속되어 있는 트랜지스터의 임계 전압은 소위 백-게이트 바이어스 효과(back-gate bias effect)로 인하여 증가한다는 것이다. 결과적으로, 정류기 소자들 통하여 펌프된 전하(pumped charge)와 클럭 신호에 의해 잠재적으로 전달되는 전하의 비는 감소된다. 유닛, 즉 부스터 커패시턴스 및 정류기 소자의 유호성은 감소하게 된다. 이에 관한 참고문헌으로서 1972년 W. Carr 및 J.Mize, Mc Graw-Hill 에 의한 MOS/LSI 디자인 및 응용 56 내지 57 페이지가 있다.
전압 증배기 회로의 출력 전압 레벨은 이러한 효과에 의해 제한된다. 다이오드를 통하여 버퍼 커패시턴스로부터 다음의 부스터 커패시턴스로의 전하 전달은, 클럭 라인들(clock lines) 사의 전압 스윙(voltage swing)이 너무 작아서 다이오드의 애노드상의 전압을 다이오드의 캐소드상의 전압 이상의 한 임계치 전압으로 상승시키지 못할 때, 정지하게 된다. 따라서, 보다 높은 네가티브 출력 전압(negative output voltage)을 얻기 위하여, 보다 큰 전압 스윙과 그에 따른 보다 높은 공급전압이 요구되어지게 된다.
다이오드로서 접속되고 또한 p-웰 프로세스에 의해 실현되는 NMOS 트랜지스터에 의한 PMOS 트랜지스터의 대체는 또다른 종류의 문제들을 야기시킨다. 트랜지스터의 P-웰 접촉은 다이오드의 애노드측에 접속되어 있으므로 결과적으로 캐소드, P-웰 및 기판은 기판으로부터 전류를 끌어들이는 기생 npn 트랜지스터의 이미터, 베이스 및 컬렉터를 각각 형성한다. 실례로, 국제 특허출원 PCT/US 83/01977, 공보번호 WO 84/02607은 충분히 낮은 네가티브 전압에 모든 웰들을 유지시키는 보조 전압 증배기를 포함하는 문제에 대한 해결책을 기술하고 있다. 하지만, 이러한 보조 증배기는 부가적인 기판 표면 영역을 필요로 하고, 전력 소비를 증가시키며, 부가적인 단계를 필요로하여, 발생되는 기생 트랜지스터의 효과를 감소시키게 된다.
상기 고려의 대상은 또한 P-웰 프로세스로 NMOS 트랜지스터에 의해 높은 포지티브 출력 전압을 도달하는 통상의 전압 증배기 회로와, N-웰 프로세스의 MOS 트랜지스터에 의해 실현되는 전압 증배기 회로의 적합에 대한 유지도 포함된다.
본 발명의 목적은, 출력 전압이 백-게이트 바이어스 효과(back-gate bias effect)에 의해 또는 공급 전압의 레벨에 의해 제한되지 않으며, 기생 바이폴라 트랜지스터(parasitic bipolar transistors)의 전도가 방지되는, 보다 효과적인 전압증배를 달성시킨 전압 증배기 회로를 제공하는 것이다.
이를 달성하기 위하여, 본 발명에 따른 전압 증배기 회로는 기판상의 소자들의 전계 효과 트랜지스터들이 상기 기판의 도전율과는 다른 도전율 형태의 개별 영역에 실현되며, 적어도 회로의 고전압측에 위치된 정류기 소자들은 각각 스위칭 수단을 구비하고, 상기 스위칭 수단은 한 측상의 전계 효과 트랜지스터의 소스 및 드레인 각각과 다른 측상의 영역(실례로, 웰(well))사이의 p-n 접합에 의해 전계 효과 트랜지스터에 형성되는 내부 다이오들을 전계 효과 트랜지스터의 전도 상태에서는 소스에 또한 차단된 상태에서는 드레인에 연결시켜, 내부 다이오드가 차단상태를 유지하게 하는 것을 특징으로 하고 있다. 상기 영역이 후자의 전도 상태에서 전계 효과 트랜지스터의 소스에 연결될때. 백-게이트 바이어스 전압은 0으로 유지된다. 상기 영역이 후자의 차단된 상태에서 전계효과 트랜지스터의 드레인에 연결될때. 컬렉터, 이미터 및 베이스가 기판, 웰 및 드레인에 의해 형성되는 기생 바이폴라 트랜지스터는 각각 전도 상태가 되지 않을 것이다.
본 발명에 따른 전압 증배기 회로의 실시예는, 제 1전계 효과 트랜지스터의 스위칭 수단이 제 1전계 효과 트랜지스터와 동일한 도전율 형태이며 제 1전계 효과 트랜지스터의 영역에 결합되는 각각의 영역에서 실현되는 제 2 및 제 3전계 효과 트랜지스터를 포함하며, 제 2 및 제 3전계 효과 트랜지스터의 소스는 제 1전계 효과 트랜지스터의 소스 및 드레인에 각각 접속되고, 제 2및 제 3전계 효과 트랜지스터의 제어 전극은 제 1전계 효과 트랜지스터의 드레인 및 소스에 각각 결합되며, 제 2및 제 3트랜지스터의 드레인은 상호 접속된 영역에 접속되는 것을 특징으로 한다. 제 2및 제 3트랜지스터로 형성된 스위칭 수단은 압축된 구성(compact construction)을 하고 있으며, 부가적인 제어 신호에 의해 구동될 필요가 없다. P-웰내의 NMOS 트랜지스터들을 포함하는 그러한 구성은 높은 네가티브 전압을 발생시키는데 적합하다. PMOS 트랜지스터로 구성된 전압 증배기는 높은 포지티브 전업을 발생시키는데 적합하다.
본 발명에 따른 전압 증배기 회로의 또다른 실시예는, 전압 증배기 회로가 상호 위상 시프트된 클럭 신호들을 각각의 부스터 커패시턴스에 인가하는 다상(multi-phase) 클럭 신호 발생기를 포함하며, 관련 부스터 커패시턴스를 통하여 제 1전계 효과 트랜지스터의 소스에 인가된 클럭 신호는 다음의 부스터 커패시턴스를 통하여 제 1전계 효과 트랜지스터의 드레인에 인가된 상보 클럭 신호 보다 빠르게 바뀌는 것을 특징으로 하고 있다. 제 1트랜지스터 양단의 전압이 임계 전압보다 작을 때, 영역들은 제 1트랜지스터의 메인 전극으로부터 분리된다. 그러나 그 영역들은, 웰의 접합 커패시턴스가 충전되었기 때문에 분리의 순간에 갖고 있던 전압을 유지하게 된다.
위상 시프트된 상보 클럭 신호들을 관련 부스터 커패시턴스를 통하여 상기 메인 전극들에 인가시키므로써 제 1 트랜지스터 드레인상의 전압이 감소 또는 증가하기 전에 소스상의 전압이 상승 또는 감소하도록 되어 있을 때, 컬렉터, 베이스 및 이미터가 제 1 트랜지스터의 기판, 웰 및 소스에 의해 각각 형성되는 바이폴라 기생 트랜지스터는 전도되지 않게 된다.
본 발명에 따른 전압 증배기 회로의 또다른 실시예는, 다상 클럭 신호 발생기가 다수의 인버터 회로의 직렬 접속을 포함하며, 두개의 인접하는 인버터 회로의 각 출력부는 두개의 인접하는 부스터 커패시턴스의 각 전극에 연결되는 것을 특징으로 하고 있다. 클럭 신호 발생기는 클럭 신호들을 반대 위상의 인접하는 부스터 커패시턴스로 인가하는 인버터 회로의 직렬 접속부를 구비하며, 인버터 회로의 게이트 지연은 상술된 위상 시프트를 발생시킨다.
본 발명에 따른 전압 증배기 회로의 양호한 실시예는, 한 측에 있는 제 1및 제 2전계 효과 트랜지스터 제어 전극으 접합점과 다른 측에 있는 제 1전계 효과 트랜지스터의 드레인 사이의 소자에 있어서, 후자의 제어 전극을 충전 또는 방전시키는 스위치 가능한 충전 또는 방전 경로가 제공되고, 또한 이들이 스위치 가능한 충전 또는 방전 경로를 통해서 층전 또는 방전된 후에 후자의 제어 전극상의 전압을 증가 또는 감소시키기 위하여 결합 커패시턴스를 통하여 후자의 접속점에 연결된 제어 수단이 제공되는 것을 특징으로 한다. 제 1전계 효과 트랜지스터 양단의 전압은 임계값 손실이 발생하지 않기 때문에 순방향으로 실질적으로 0으로 감소된다. 이러한 임계값 손실은 결합 커패시턴스를 통하여 제 1 트랜지스터의 제어 전극상에 이미 나타난 제어 전압에 제어 수단으로부터 발생하는 제어 전압을 부가시키므로써 발생되지 않게 된다.
인버터 회로의 직렬 접속이 링 발진기의 일부을 구성하는 본 발명에 따른 전압 증배기 회로의 또다른 실시예는, 상기 링 발진기가 플립플롭을 포함하고, 그 플립플롭 출력은 인버터를 통하여 제 1플립플롭 입력으로 피드백되고, 제 2플립플롭 입력은 인에이블 신호를 수신하게 되는 것을 특징으로 한다. 플립플롭이 링 발진기에 포함되기 때문에, 링 발진기는 완전한 최후의 클럭 펄스후에 스위치 오프될 수 있다.
제 1도는 네가티브 출력 전압을 발생하는 형태의 통상의 전압 증배기 회로를 도시한다. 전원 공급단자 VSS및 출력 VEE사이에 정류기 소자 D1, D2, ....., Dn의 직렬 접속이 배역되어 있다. 각각의 접합 K1, K2, ....., Kn-1 은 관련 부스터 커패시턴스 C1,C2, ....., Cn-1를 통하여 클럭 라인 Q 및 t=1 에 교대로 접속되며, 상기 클럭 라인은 상보 클럭 신호를 전달한다. 클럭 신호 Q 및 t=1 는 주기적이기 때문에, 짝수 인덱스 D2, D4, .....,를 갖는 정류기 소자와 홀수 인덱스 D1, D3, .....,를 갖는 소자는 각각 주기적으로 차단 또는 전도되고, 전도 또는 차단된다. 전하는 전도 소자를 통하여 하나의 부스터 커패시턴스로부터 보다 낮은 인덱스를 갖는 다음의 부스터 커패시턴스로 펌프(pump)된다. 전하는 버퍼 커패시턴스 CEE로부터 단계적으로 패치(fatch)되어 결국 VSS단자상에 드레인(drain)된다.
제 2a 및 2b도는 제 1도에 도시된 바와 같이 전계 효과 트랜지스터로 구성되어 있는 전압 증배기 회로의 통상의 정류기 소자들은 도시한다. 제 2a도에 도시된 소자는 다이오드로서 접속된 PMOS 트랜지스터이며, 그 기판접속 SU는 기판으로의 전하 주입을 피하기 위하여 포지티브 공급 단자 VDD로 접속된다. 도시된 소자의 애노드 측 A에서는, 이러한 소자가 제 1도에 도시된 직렬 접속의 출력 VEE에 가까이 위치하면 할수록, 보다 높은 네가티브 전압이 된다. 그러한 소자의 높은 기판-소스 전압으로 인하여, 소자가 전도 상태가 되는 임계 전압이 역시 높게 된다. 이러한 것은 기판-소스 전압이 증가함에 따라 임계 전압이 높게 되어, 클럭 라인 Q 및 t=1 상의 전압 스윙은 트랜지스터의 임계 전압 이상으로 순방향의 소자 Dn양단의 전압차을 상승시키는데 더 이상 충분하지 않게 된다.
제 2b 및 2c에 도시된 소자는 다이오드로서 접속되고 P-웰로 실현되는 NMOS 트랜지스터가 된다. 웰 접속 W웰로의 전하 주입을 방지하기 위하여 애노드 A에 접속된다. 캐소드 K 측의 전압이 애노드 측의 전압 보다 낮다면, 기생 바이폴라 트랜지스터 PB는 전도 상태로 설정된다.
제 3도는 본 발명에 따른 정류기 소자긔 회로도이다. 본 발명은, 캐소드 단자 K상의 전압이 웰의 전압 이하로 그리고 애노드 전압 이하로 떨어질 수 없게 되어 개생 트랜지스터 PB가 전도 상태가 된다면, 제 2a 및 2b도에 도시된 소자는 제 1도에 도시된 전압 증배기 회로의 정류기 소자로서 적합하게 된다는 사실에 기초한다. 본 발명에 따른 웰 접속이 최저 전압을 전달하는 NMOS 트랜지스터의 주전극으로 항상 스위치온 된다며, 제 2c도와 관련하여 설명된 문제가 해결될 수 있게 된다. 이러한 것이 제 3도에 도시된다. 트랜지스터에 있어서, 한 측상의 주전극에 대한 N 확산과 다른 측상의 P-웰 사이의 다이오드가, 캐소드 K 및 애노드 A상의 전압이 따라서 캐소드 단자 K 또는 애노드 단자 A에 접속되어, 다이오드는 항상 차단된다.
제 4도는 본 발명에 따른 전압 증배기 회로의 정류기 소자의 제 1 실시예를 도시한다. 다이오드로서 접속된 제 1 NMOS 트랜지스터 N1의 P-웰 단자 W는 제 2 트랜지스터 N2를 가로지르는 트랜지스터 N1의 캐소드 K 와 제 3 트랜지스터 N3을 가로지르는 트랜지스터 N1의 애노드 A에 접속된다. 트랜지스터 N1의 애노드 A 및 캐소드 K 각각에 대한 트랜지스터 N2 및 트랜지스터 N3의 제어 전극의 결합은, 트랜지스터 N1을 가로지르는 전압이 트랜지스터 N2 및 N3의 임계 전압 보다 낮은 경우 제외하고는 P-웰이 트랜지스터 N1의 주 전극중 한 전극상에 일어나는 최저 전압에 항상 접속되게 하는 것을 보장해준다. 그러한 경우에 있어서, P-웰은 애노드 A 및 캐소드 P로부터 분리된다. 하지만, P-웰은 P-웰과 기간 사이의 접합 커패시턴스상의 전압을 유지시킨다. 제 2c도에 도시된 기생 바이폴라 트랜짓스터 PB가 접합 커패시턴스상의 전압에 의한 구동에 기인하여 전도 상태가 되는 것을 방지하기 위하여, 트랜지스터 N1의 소스(접합 K)상의 전압이 드레인(접합 A)상의 전압 변화 이전에 변화되어야 한다. 이러한 것은 제 5도 및 제 6도와 관련하여 이후 상세하게 설명된다.
제 5도는 본 발명에 따른 전압 증배기 회로의 제 1실시예를 설명한다. 이러한 전압 증배기 회로는 네가티브 출력 전압 VEE를 발생한다. 제 4도와 관련하여 기술된 형태의 정류기 소자의 직렬 접속 R1, R2,...., Rn은 버퍼 커패시턴스 CEE를 통하여 애노드 측에서의 전원 공급단자 VDD에 접속된다. 두 소자 사이의 각각의 접합은 부스터 커패시턴스를 통하여 두 인버터 12, 13, ...., In 사이의 접합점에 접속된다. 인버터들의 직렬접속은 역시 플립플롭 FF를 포함하는 링 발진기 RT의 부분을 형성한다. 연속하는 부스터 커패시턴스 C1, C2, ....., Cn-1은 제 1도와 관련하여 이미 기술된 바와 같이 반대 위상으로 클럭 신호를 수신한다. 더욱이, 연속하는 부스터 커패시턴스에 인가된 클럭 신호는 하나의 인버터 지연과 동일한 시간간격 만큼 서로에 대하여 지연된다. 이러한 인버터 지연은, 소자(실례로, R2)중의 제 1 트랜지스터의 소스(실례료, 접합 V2)상의 전압이 상기 제 1 트랜지스터의 드레인(실례로, 접합점 V3)상의 전압이 변화하기 이전에 변화하는 것을 보증한다. 이미 설명한 바와 같이, 이러한 것은, 기생 바이폴라 트랜지스터들이 차단된 정류기 소자에서 전도성 상태가 되어 상기 정류기 소자에 설정된 전위를 교환되게 하는 것을 방지해 주는 역할을 한다. 링 발진기가 인에이블 신호 EVM에 의해 스위치-오프될 때 최종 클럭 펄스가 충분히 통과하여 발진기의 보다 양호한 규정 상태를 보증하도록, 링 발진기 RT에는 플립플롭 FF이 포함된다.
제 6a도는 제 5도의 참조부호 V1 및 V2와 제 4도의 참조부호 VB로 표시된 전압의 변화를 도시한다. 제 6B도는 한 소자의 제 1 트랜지스터의 소스상의 신호가 그 드레인상의 신호와 동시에 변화한다고 할 경우 이들 신호의 변화를 도시한다. 신호 V1은 제 4도의 트랜지스터 N1의 소스상의 신호이고, V2는 트랜지스터 N1의 드레인상의 신호이다. 신호 V2는 V1 보다 낮은 평균값을 가지는데, 이는 여러 스테이지 커패시턴스 C1, C2, ....., Cn 양단의 높은 네가티브 전압을 갖는 버퍼 커패시턴스 CEE로부터 VSS로 전하가 단계적으로 드레인되기 때문이다. 제 4도의 트랜지스터 N2는 제어 전압 V2-V1를 수신하고, 트랜지스터 N3는 제어 전압 V1- V2를 수신한다. 이들 제어 전압은 또한 제 6a 및 6b 도에 도시되어 있다. 제어 전압이 임계 전압 VT를 초과할때, 관련 트랜지스터는 전도 상태가 된다. P 웰의 전압 VB의 변화는 이와 같이 간단히 설명될 수 있다. 상기 두 제어 전압 모두가 임계 전압 VT 아래로 떨어질때, 웰은 트랜지스터 N1의 주 전극으로부터 분리된다. 그러나, 상기 웰은 그 접합 커패시턴스상에 저장된 전하로 인하여 그 전압을 유지한다. 신호 VB는 제 6도 전체의 전압 V1 및 V2중 한 전압과 동일하거나 또는 그 보다 낮게 유지되며, 신호 V2는 V1과 관련하여 지연된다. 명확성을 위하여, 실제 동시라인 세그먼트들은 도면에서 보면 약간 분리되게 도시되어 있지만 이는 무시해도 좋다. 하지만, 제 6b 도에서, V1 및 V2는 그들의 부호를 동시에 변화하며, 화살표 X는 VB가 V1을 초과하는 곳에서의 전압 변화를 표시하고, 화살표 Y는 VB가 V2를 초과하는 곳에서의 전압 변화를 표시한다. 두 상황에서, 앞서 언급된 기생 바이폴라 트랜지스터는 전도 상태가 되어 바람직하지 않은 전하 손실이 발생한다.
제 7도는 본 발명에 따른 집적된 전압 증배기 회로의 정류기 소자의 양호한 실시예를 보여주고 있다. 제 4도에 도시된 부분들과 대응하는 부분들은 대응하는 참조번호가 표기되어 있다. 정류기 트랜지스터 N1 및 제 2 트랜지스터 N2는 제 4 도에 도시된 회로에서의 경우와 같이 접합점 A 상의 순방향 전압에 의해 더이상 제어되지 않는다. N1의 드레인과 N1의 제어 전극 사이의 접속은, 스위치 온 및 스위치 오프될 수 있으며, 다이오드로서 접속된 게이트 트랜지스터 N5와 그에 역-평행하게 접속된 게이트 트랜지스터 N4를 구비하는 전류 경로에 의해 형성되는데, 이는 접합점 K상의 전압에 의해 제어된다. 접합점 A상의 전압 V2가 증가하고 접합점 K상의 전압에 의해 제어된다. 접합점 A상의 전압 V2가 증가하고 접합점 K상의 전압 V1이 감소할 때, 먼저 정류기 트랜지스터 N1과 제 2 트랜지스터 N2의 제어 전극이 게이트 트랜지스터 N5를 통하여 제어 전압을 수신한다. 그후에 펄스 형태의 부가적 제어 전압 VG가 결합 커패시턴스 CP를 통하여 이미 존재하는 제어 전압에 부가된다. 트랜지스터 N1의 제어 전압은 임계치 손실이 트랜지스터 N1 양단에 발생치 않게되는 전압 V2와 관련한 값 만큼 증가하게 되고 원칙상 전압 V1은 V2와 동일하게 된다. 전압 V1이 실질적으로 다시 증가하게 될 때, 트랜지스터 N1의 제어 전극상의 전하는 게이트 트랜지스터 N4를 통하여 다시 트레인된다. 그렇나 소자는 다음의 도면과 관련하여 기술될 바와 같이 전압 증배기 회로에 사용하기 적합하다.
제 8도는 본 발명에 따른 전압 증배기 회로의 제 2실시예를 도시한다. 제 5도에 도시된 것들에 대응하는 부분들은 대응하는 참조 번호를 표시된다. 정류기 소자 G1, G2, ....., Gn의 직력 접속은 제 7도에 도시된 형태의 정류기 소자를 구비한다. 각각의 이들 소자 G1, G2, ....Gn은 관련 NOR 게이트 B1, B2, ....., Bn에 접속된 부가적인 제어 입력을 구비한다. 그러한 NOR 게이트의 출력은 제 7도와 관련하여 기술된 펄스 신호VG'를 결합 커패시턴스 CP상에 공급한다. 그 동작은 제 7도에 명백하게 도시된 제 8도의 소자 G1과 관련하여 기술된다. 전압 V2가 전압 V1을 초과할 때, 트랜지스터 N4는 차단된다. NOR 게이트 B1은 최초 VSS와 동일한 출력 신호를 공급한다. 전압 V2가 증가할 때, 트랜지스터 N1의 제어 전극은 소스 팔로워 N5를 통하여 더 높은 전압으로 증가한다. 계속해서 전에 순방향 전압 V2-V1이 트랜지스터 N1의 양단에 걸릴 때, NOR 게이트 B1는 VSS로부터 VDD로 출력 신호를 스위치하여, 결합 커패시턴스 CP를 통하여 전압 V2 이상의 트랜지스터 N1의 제어 전극상의 전압을 억제한다. 결과적으로, 트랜지스터 N1은 임계 전압 손실(V1 = V2)을 야기하지 않게 된다. 이러한 충전 동작의 마지막에 NOR 게이트 B1은 VDD로부터 VSS로 변경되며, 이후 역 전압(V1-V2)이 트랜지스터 N1 양단에 걸리게 된다. NOR 게이트를 통하여 소자를 구동하는 정확한 위상은 링 발진기의 인버터 I-1, I0,I1, ....., In+2의 입력 및 출력상의 전압으로부터 유도된다.

Claims (11)

  1. 제 1 전계 효과 트랜지스터(N1)를 각각 구비하는 정류기 소자의 직렬 접속부에 접속된 고전압 출력(VEE)과, 고전압 출력(VEE)과 전원 공급단자(VDD) 사이에 접속된 전하 저장용 커퍼 커패시턴스(CEE)를 구비하고, 이웃하는 정류기 소자쌍 각가의 접속점(K1, K2, ....., Kn-1)은 다른 측상에 클럭 신호(Q 및 t=1 )가 인가되는 부스터 커패시터스(C1, C2, ....., Cn-1)의 한 측상에 접속되며, 그에 따라 한 정류기 소자의 각 측상에 접속된 두 부스터 커패시턴스(C1, C2, ....., Cn-1)는 상호 반대 극성의 클럭 신호(Q 및 )를 수신하게 되는, 집적 전압 증배기 회로에 있어서:
    기판상의 정류기 소자의 전계 효과 트랜지스터(N1)는 기판과는 다른 도전율 형태의 분리영역에서 실현되고, 적어도 회로의 고적압 측에 위치되는 정류기 소자들은 각각 스위칭 수단(N2, N3)을 구비하며, 상기 스위칭 수단은 한 측상의 전계 효과 트랜지스터(N1)의 소스 및 드레인 각각과 다른 측상의 영역 사이의 p-n 접합에 의한 전계 효과 트랜지스터에 형성된 내부 다이오드들을 전계 효과 트랜지스터(N1)의 전도 상태의 소스 또는 차단된 상태의 드레인에 접속하여, 내부 다이오드를이 차단된 상태를 유지하는 것을 특징으로 하는 직접 전압 증배기 회로.
  2. 제 1 항에 있어서,
    제 1전계 효과 트랜지스터(N1)의 스위칭 수단은 제 1전계 효과 트랜지스터(N1)와 동일한 도전율 형태이고 제 1전계 효과 트랜지스터(N1)의 영역에 결합된 각각으 ㅣ영역에서 실현되는 제 2 및 제 3전계 효과 트랜지스터(N2, N3)를 구비하며, 제 2 및 제 3전계 효과 트랜지스터(N2, N3)의 소스는 제 1전계 효과 트랜지스터(N1)의 소스 및 드레인 각각에 접속되고, 제 2및 제 3전계 효과 트랜지스터(N2, N3)의 제어 전극은 제 1전계 효과 트랜지스터(N1)의 드레인 및 소스에 각각 결합되며, 제 2및 제 3전계 효과 트랜지스터(N2, N3)의 드레인 상호 접속된 영역에 접속되는 것을 특징으로 하는 집적 전압 증배기 회로.
  3. 제 2 항에 있어서,
    전압 증배기 회로는 상호 위상 시프트된 클럭 신호를 각각의 부스터 커패시턴스(C1, C2, ....., Cn-1)에 인가하는 다상(multi-phase) 클럭 신호 발생기(I-1, 10, ....., In+2)를 구비하며, 관련 부스터 커패시턴스를 통하여 제 1전계 효과 트랜지스터의 소스에 인가된 클럭 신호는 다음의 부스터 커패시턴스를 통하여 제 1전계 효과 커패시턴스의 드레인에 인가된 상보적 클럭 신호 보다 빠르게 변화하는 것을 특징으로 하는 집적 전압 증배기 회로.
  4. 제 3 항에 있어서,
    다상 클럭 신호 발생기는 다수의 인버터 회로(I-1, 10, ....., In+2)를 구비하며, 두 인접하는 인버터 회로의 각각의 출력은 두 인접하는 부스터 커패시턴스의 각각의 전극에 접속되는 것을 특징으로 하는 집적 전압 증배기 회로.
  5. 제 4 항에 있어서,
    인버터 회로(I-1, 10, ....., In+2)의 직렬 접속은 링 발진기의 일부분을 형성하는 것을 특징으로 하는 집적 전압 증배기 회로.
  6. 제 2 항, 제 3 항, 제 4 항 및 제 5항중 어느 한 항에 있어서,
    한 측상의 제 1 및 제 2전계 효과 트랜지스터(N1, N2)의 제어 전극의 접속점과 다른 측상의 제 1전계 효과 트랜지스터(N1)의 드레인 사이의 소자에 있어서 제 1전계 효과 트랜지스터의 제어 전극을 충전 또는 방전하는 스위치 가능한 충전 또는 방전 경로(N4, N5)가 제공되며, 결합 커패시턴스(Cp)를 통하여 제 1전계 효과 트랜지스터 접속점에 접속된 제어 수단(B1, ....., Bn)이 제공되어, 상기 제어 전극이 충전 또는 방전 경로를 통항여 충전 또는 방전되후 상기 제어 전극상의 전압을 증가 또는 감소하는 것을 특징으로 하는 집적 전압 증배기 회로.
  7. 제 6 항에 있어서,
    상기 충전 또는 방전 경로는 제 4 및 제 5전계 효과 트랜지스터(N4, N5)를 구비하며, 상기 양 트랜지스터는 제 1전계 효과 트랜지스터(N1)와 동일한 도전율 형태이고, 제 1전계 효과 트랜지스터(N1)의 영역에 결합된 각각의 영역에서 실현되며, 제 4전계 효과 트랜지스터(N4)의 드레인 및 제어 전극은 제 1전계 효과 트랜지스터의 드레인에 접속되고, 제 4전계 효과 트랜지스터(N4)의 소스는 제 1 및 제 2전계 효과 트랜지스터(N1, N2)의 제어 전극의 접합점에 접속되며, 제 5전계 효과 트랜지스터(N5)의 드레인은 상기 접합점에 접속되고, 제 5전계 효과 트랜지스터(N5)의 소스 및 제어 전극은 제 1전계 효과 트랜지스터(N1)의 드레인 및 소스에 각각 접속되는 것을 특징으로 하는 집적 전압 증배기 회로.
  8. 제 5 항에 있어서,
    상기 링 발진기는 플립플롭(FF)을 포함하며, 그 플립플롭 출력은 인버터 회로(I01, I0, ....., In+2)를 통하여 제 1 플립플롭 입력으로 피드 백되고, 제 2 플립플롭 입력은 인에이블 신호를 수신하는 것을 특징으로 하는 집적 전압 증배기 회로.
  9. 제 1 항 내지 제 4 항중 어느 한 항에 있어서,
    전기적으로 프로그램 가능하고 삭제 가능한 메모리와 조합되는 것을 특징으로 하는 집적 전압 증배기 회로.
  10. 제 1항 내지 제 4 항중 어느 한 항에 청구된 바와 같은 전압 증배기 회로에 사용하기 적합한 정류기 소자.
  11. 제 8항에 청구된 바와 같은 전압 증배기 회로에 사용하기 적합한 링 발진기.
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