JPH02205115A

JPH02205115A - 半導体回路装置

Info

Publication number: JPH02205115A
Application number: JP1023889A
Authority: JP
Inventors: Noboru Akiyama; 登秋山; Yutaka Kobayashi; 裕小林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-02-03
Filing date: 1989-02-03
Publication date: 1990-08-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野〕本発明は半導体回路装置に係り、詳しくはＭＯＳトラン
ジスタとパイポーラトランジ長りｉ社合わせた複合回路
またはＭＯＳ駆動バイポーラ出力型論理回路を有する半
導体回路装置に関する。

〔従来の技術〕

従来、ＣＭＯＳトランジスタの低消費電力とバイポーラ
トランジスタの高負荷駆動能力を利用した種々の複合回
路（ＩｌｋｉＣＭＯＳ向路）が考嚇されている。

そのうち１つは第５図に示すように、ブイ・イー・イー
・イー　トランザクション　オン　エレクトロン　デバ
イス　１６巻、１１号　１９６９゜第９ｉｏ頁（ＩＥＥ
Ｅ−ｔｒａｎｓａｃｔｉｏｎ　ＯＮ　ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥＳ、ＶＯＬ　、ＥＤ−１６，＆１１．ＮＯ
Ｖ、　　１’９ｇ９リ　Ｐ２Ｓ５）のＦｉｇ、８に示さ
れている回路である。第ｔＩｌにおいて、１はＰＭＯＳ
￥ＭＯＳトランジスタ゛□ソースが電源＋Ｖに、ゲート
が入力端子ＩＮに、ドレインがＮＰＮ　トランジスタ３
のベースに接続される。

２はＮＭＯＳトランジスタであり、ドレインが出力端子
ＯＵＴに、ゲートが入力端子ＩＮに、ソースがＮＰＮト
ランジスタ４のベースに接続される。

ＮＰＮトランジスタ３のコレクタは電源Ｖｃに接続され
、エミッタは出力端子ＯＵＴに接続される。

ＮＰＮトランジスタ４のコレクタは出力端子ＯＵＴに接
続され、エミッタは共通電位点または接地電位点（ＧＮ
Ｄ）に接続される。

この回路の動作は次の通りである。いま、入力端子ＩＮ
がローレベル（１１Ｌ　Ｉ＋レベル）のとき、ＮＭＯＳ
トランジスタ２はオフになり、ＮＰＮトランジスタ４も
オフになる。一方、ＰＭＯＳトランジスタ１がオンとな
り、ＰＭＯＳトランジスタ１を通してＮＰＮトランジス
タ３にベース電流が供給され、ＮＰＮ）−ランリスタ３
がオンとなる。

その結果、ＮＰＮトランジスタ３から負荷（図示せず）
への充電電流が流れ、出力端子ＯＵＴはハイレベル（１
１Ｈ″ルベル）にスイッチする。次に入力端子ＩＮが”
Ｈ”レベルのときには、ＰＭＯＳトランジスタ１がオフ
になり、ＮＰＮトランジスタ３もオフになる。一方、Ｎ
ＭＯＳ）−ランリスタ２がオンとなり、ＮＭＯＳ）−ラ
ンリスタ２を通してＮＰＮ　トランジスタ４にベース電
流が供給され、ＮＰＮトランジスタ４がオンとなる。そ
の結果、負荷に充電されている電荷はＮＰＮ　トランジ
スタ４を通して放電され、出力端子ＯＵＴはｌｌ　Ｌ　
１１レベルにスイッチする。この回路の出力電圧レベル
はＮＰＮ）−ランリスタ３，４のベース・エミッタ電圧
Ｖ　ＢＥＱＩ　Ｔ　Ｖ　ＢＥＱ２だけシフトする。すな
わち、“Ｈ”レベルは（Ｖｃ　−ＶＢＥＱＩ　）になり
、ＩＪＬ”レベルはＶ　ＢＥＱ２になる。

ところで、ＬＳＩの超高集積化に伴い消費電力の低減が
大きな課題となっており、この対策として内部型原電圧
の低電圧化（３，３Ｖ以下）が必至と見られている。

上述したように、Ｂ　ｉ　ＣＭ　ＯＳゲート回路では出
力電圧のレベルシフトにより論理振幅が約１．６Ｖ小さ
くなる。この為、電源電圧が低くなると電源電圧に対す
る論理振幅の割合が著しく小さくなり１次段のＭＯＳゲ
ート回路あるいはＢ１ＣＭＯＳゲート回路を十分に駆動
できず、遅延時間ｔｐ−が急激に大きくなってしまう。

一方、ＮチャネルＭＯＳトランジスタとＰチャネルトラ
ンジスタにより構成される相補ＭＯＳ（以下、ＣＭＯＳ
と称す。）ゲート回路では出力電圧のレベルシフトがな
いので、電源電圧が低くなっても遅延時間の増大はＢ１
ＣＭＯＳゲート回路はど大きくない。この為、例えば電
源電圧３．３■では、Ｂ１ＣＭＯＳゲート回路はＣＭＯ
Ｓゲート回路に比べそれ程高速にはならず、それ以下の
電源電圧では逆にＣＭＯＳゲート回路の方が高速になる
と見られている。

これに対し、特開昭５９−２０５８２８号公報で例えば
示されているように、ＭＯＳトランジスタとバイポーラ
トランジスタとからなる複合回路で構成された論理回路
と、この論理回路と同一の機能を持ち、かつＭＯＳトラ
ンジスタで構成した別の論理回路とを並列接続すること
により、出力信号が完全にｌｌ　Ｌ”レベルまたは“Ｈ
”レベルになるよう構成したものがある。

〔発明が解決しようとする課題〕

］−記、従来技術の回路によれば、その入力容量が複合
回路のみで構成した論理回路のそれより増加するからこ
の人力容量の増加によりこの回路をｇｌＡ　ｉ）＋する
ための前段の回路の速度が落ち、結局全体として速度が
落ちるという問題がある。

本発明の目的は、低電源電圧化（３，３Ｖ以下）により
トランジスタのｇｌＡ　ｌｌ＋電圧が低くなっても。

ＣＭＯＳゲート回路に比べ十分な高速性を持った＋３　
ｉ　ＣＭ　ＯＳゲート回路を有する半導体回路装置を提
供することにある。

〔課題を解決するための手段〕

本発明の特徴は、１１ｉｃＭＯＳ論理回路とＣＭＯＳ論
理回路の複合回路において、ダイオードの順方向電圧を
利用して、出力電圧のハイレベルを入力端子のハイレベ
ルと一致させ、かつ論理回路を構成するＭＯＳトランジ
スタのソース・ドレイン間に印加される最高電圧を電源
電圧より小さくシ。

かつ皆等しくした点にある。

本発明の半導体回路装置の他の特徴はＮチャネ用ＭＯＳ
トランジスタとＰチャネルＭＯＳトランジスタにより構
成されるＣＭＯＳインバータ回路に、１個以上のバイポ
ーラトランジスタを付加しりＣＭ　ＯＳ・バイポーラ複
合回路に於いて、出力信号のハイレベル電圧が入力信号
のハイレベル電圧値と一致するように電源電圧を入力信
号のハイレベル電圧より高くシー、かつ前記バイポーラ
トランジスタを駆動するＭｏ５ｔ−ランリスタソース・
トレイン間、ソース・ゲート間に印加される最高電圧を
人力信号のハイレベル電圧にしたことである。

〔作用〕

１３ｉＣＭＯＳ論理回路において、負荷充電用のバイポ
ーラトランジスタＱ１３のベースに接続された。ベース
電荷引き抜き用ＭＯＳトランジスタＭ　１５と直列にダ
イオード！〕１７が設けられている。そのダイオードの
順方向電圧はバイポーラトランジスタＱ１３のベース・
エミッタ順方向電圧ＶＩＥに等しい。

入力電圧がハイレベルになり、負荷充電用バイポーラト
ランジス゛りＱ１３がＯＦＦした時、ベース電荷引き抜
き用ＭＯＳトランジスタＭ１５がＯＮとなり、これと直
列に設けられたダイオードＤ１７の順方向電圧のために
、バイポーラトラン。

リスタＱ１３のベース端子の電圧はＶＢＥとなる一バイ
ポーラトランジスタ駆動用のＭＯＳトランジスリスｌｌ
のドレイン端子はこのベース端子に接続されており、Ｍ
ＯＳトランジスタのドレイン端子の電圧もＶａＩ！どな
る。ソース端子には電源電圧Ｖｃが印加されているので
、ＭＯＳトランジスリスｌｌのソース・ドレイン間には
電源電圧ＶｃよりもＶＢＥだけ低い電圧が印加される。

入力電圧がローレベルになり、負荷充電用のバイポーラ
トランジスタＱ１３がＯＮすると、出力電圧はバイポー
ラトランジスタのベース・エミッタ順方向電圧ＶＢＥだ
け電源電圧Ｖｃより低い値Ｖｃ−ＶＢＥとなる。負荷放
電用パイポニラトランレスタＱ１４を駆動するＭＯＳト
ランジスリス１２のドレイン端子は出力端子に接続され
ており、ドレイン端子の電圧もＶｃ−ＶＩＥどなる。こ
の時、負荷放電用バイポーラトランジスタＱ１４のベー
ス電荷を引き抜くＭＯＳトランジスリス１６がＯＮして
いるので、ＭＯＳトランジスリス１２のソース端子の電
位はＯｖとなる。よってｌＭＯＳトランジスタＭ１２の
ソース・ドレイン間に印加される電圧もＶｃ　−ＶＢＥ
となる。

ＰＭＯＳトランジスタとＮＭＯＳトランジスタから構成
されたＣＭＯＳインバータ回路において、ＰＭＯＳトラ
ンジスタのソース端子に、ダイオードのカソード端子を
、ダイオードのアノード端子を電源電圧Ｖｃに接続する
。ダイオードの順方向電圧をＶＢＥにしておく。これに
より、ＰＭＯＳ。

ＮＭＯＳがＯＦＦの時、それぞれのソース・ドレイン間
にはＶｃ　−ＶＢＥの電圧が印加される。

以上述べたように、ＢｉＣＭＯＳ論理回路とＣＭＯＳ論
理回路を構成するＭＯＳトランジスタのソース・ドレイ
ン間番；印加される最高電圧を電源電圧より低く、かつ
皆同じにすることにより、ＭＯＳトランジスタを小さく
（ゲート長、ゲート酸化膜等）することができるので高
速・低消費電力化が図れる。

ＭＯＳトランジスタのソース・ドレイン間に印加される
電圧が異なる場合には、一番大きな電圧に耐えられるよ
うにＭＯＳトランジスタを設計することになり、小型化
できないので高速・低消費電力化が図れない。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図において、１１はＰＭＯＳトランジスタであり、ソー
スが電源に接続される。電源電圧Ｖｃｃは入力信号のＩ
ＩＨ”レベルよりも、ＰＭＯＳトランジスタ１１によっ
て駆動されるＮＰＮトランジスタ１３のベース・エミッ
タ順方向電圧ＶＢε（約０．８　　Ｖ）だけ高い値に設
定されている。

２０はリミッタ回路で入力端子ＩＮｏに印加さ九た５ｖ
はダイオード１８ピよってＶｃｃ（め４．２Ｖ）まで電
圧降下する。また、入力端子ＩＮｏに供給された５ｖは
ダイオード１８’、１９を経て約３．４　ｖまで下がり
、入力信号回路２１に供給され、“Ｈ”レベル信号（約
３．４　Ｖ）又は“Ｌ”レベル信号が入力端子ＩＮに供
給される。ＰＭＯＳトランジスタ１１のゲートは入力端
子ＩＮに、ドレインはＮＰＮトランジスタ１３のベース
に接続される。１２はＮＭＯＳトランジスタであり、ド
レインが出力端子ＯＵＴに、ゲートが入力端子ＩＮに、
ソースがＮＰＮトランジスタ１４のベースに接続される
。ＮＰＮトランジスタ１３のコレクタは電源＋Ｖに接続
され、エミッタは出力端子ＯＵＴに接続される。ＮＰＮ
）−ランリスタ１４のコレクタは出力端子ＯＵＴに接続
され、エミッタは接地電位点（ＧＮＤ）に接続される。

１５はベース電荷引き抜きＮＭＯＳトランジスタでドレ
インがＮＰＮ　トランジスタ１３のベースに、ゲートが
入力端子に、ソースがダイオード１７のアノード側に接
続される。ダイオード１７のカソード側はＧＮＤに接続
される。１６はベース電荷引き抜きＮＭＯＳ）−ランリ
スタであり、ドレインがＮＰＮトランジスタ１４のベー
スに、ゲートが出力端子に、ソースがＧＮＤに接続され
ている。２２は負荷である。

この回路の動作は次の通りである。入力端子ＩＮが“Ｌ
　＋ｔレベルの時、ＮＭＯＳトランジスタ１２はＯＦＦ
になり、ＮＰＮトランジスタ１４もＯＦＦになる。一方
、ＰＭＯＳ）−ランリスタ１１がＯＮとなり、ＰＭＯＳ
トランジスタ１１を通してＮＰＮトランジスタ１３にベ
ース電流が供給され、ＮＰＮ）−ランリスタ１３がＯＮ
となる。その結果、ＮＰＮトランジスタ１３から負荷２
２への充電電流が流れ、出力端子ＯＵＴのレベルは（＋
Ｖ−ＶＢＥ：入力信号のｌｌ　ＨＩ＋レベル電圧）まで
上昇する。

電荷引き抜きＮＭＯＳ１６は出力端子がＬＬ　ＨＩ＋レ
ベルに達する前にＯＮとなり、ＮＰＮトランジスタ１４
のベースに蓄積された電荷がこれを通ってＧＮＤまで流
れる。このため、ＮＰＮトランジスタ１４の完全ＯＦＦ
までの時間が短縮され、出力電圧がｌｌ　ＨＩ＋レベル
に達するまでの時間も短縮できる。

入力信号の１１　Ｌ”レベルをＯｖとした時には、ＰＭ
ＯＳトランジスタ１１がＯＮの状態で、ゲートとソース
間に入力信号のＩＩＨ”レベルにＶＢＥを加えた電圧が
かかる。通常ゲート・ソース間の耐圧はこれより高く設
計しであるので問題はないが、問題となりそうな場合に
は入力信号のＩｔ　Ｌ　１３レベルをＶａｐとし、ゲー
ト電圧ＶａｇでもＰＭＯＳＩＩがＯＮするように設計す
れば良い。

次に入力端子ＩＮがＩＩ　ＨＩＴレベルの時には、ＰＭ
ＯＳトランジスタ１１がＯＦＦになり、ＮＰＮトランジ
スタ１３もＯＦＦになる。一方、ＮＭＯＳトランジスタ
１２がＯＮとなり、ＮＭＯＳトランジスタ１２を通して
ＮＰＮ　トランジスタ１４にベース電流が供給され、Ｎ
ＰＮトランジスタ１４がＯＮとなる。その結果、負荷２
２に充電されている電荷はＮＰＮトランジスタ１４を通
して放電され、出力端子ＯＵＴのレベルがＮＰＮトラン
ジスタ１４のベース・エミッタ間順方向電圧ＶＢＥに達
するまで放！電流は流れるが、それ以後ＮＰＮトランジ
スタ１４はカットオフになる。即ち、出世端子ＯＵＴの
ＬＩ　Ｌ　１１レベルはＶＢＥとなる。

ＰＭＯＳトランジスタ１１がＯＦＦした時、このトラン
ジスタのソースには（入力信号の゛Ｈ″レベル＋ＶＢＢ
）の電圧がかかる。ＰＭＯＳトランジスタ１１のＯＦＦ
と同時に、Ｐ　Ｍ　ＯＳ　トランジスタ１５がＯＮする
のでＰＭＯＳトランジスタ１１のドレイン電位は、もし
ダイオード１７がなければＯｖとなるが、ダイオード１
７がある為に、このダイオードの順方向電圧Ｖｏと等し
くなる。

そこでｖＢＥ＝ＶＤとなるように設計しておけばＰＭＯ
Ｓトランジスタ１１のソース・ドレイン間には入力信号
のＩＩ　Ｈｌｊレベルだけ印加されることになる。即ち
、ＭＯＳトランジスタのソース・ドレイン間にかかる最
高電圧を入力信号の゛′Ｈ″レベルとすることができる
。

第２図は、第５図の従来の複合回路と第１図の本発明に
よる複合回路の入出力特性を示すものである。図中、破
線は従来回路の入出力特性を示し、電源電圧はＶｃであ
る。実線は本発明による回路の入出力特性を示すもので
あり、電源電圧Ｖｃｃ＝ＶＣ＋ＶＢＥである。この第２
図から本発明の複合回路では出力の１１　Ｈ７ルベルは
入力信号の“Ｈ”レベルまで、またｚｔ　Ｌ”レベルは
ＶＩＥまでスイッチングでき、従来回路に比べ論理振幅
を大きくでき、高速化が図れる。

第３図は第１図に示した本発明回路と第５図に示したＢ
ｉＣＭＯＳ基本ゲート基本長−８回路　Ｓゲート回路の
遅延時間の電源電圧依存性を示したもので、本発明回路
では電源電圧Ｖｃが３．３　ｖ以下となってもＣＭＯＳ
ゲート回路に比べ十分な高速性が得られている。

また、本発明回路と従来回路で、電源電圧の値を同じに
した場合でも、本発明回路を構成するＭＯＳトランジス
タのソース・ドレイン間に印加される最大電圧は、従来
回路のそれに比べてＶＢＥだけ小さい為にＭＯＳトラン
ジスタを小さく設計できるので、第３図に示したものと
同様の高速化を低消費電力化が図れた。

第４図は本発明の第２の実施例を示す回路図である０図
中１００−１００’で示した破線の左側の回路は第１図
に示した実施例と全く同じものである。即ち、第１図の
実施例で示したゲート回路で、１００−１００’　の破
線右側のＣＭｏ５インバ一タ回路を駆動したものである
。１０１はＰＭＯＳトランジスタ、１０２はＮＭＯＳト
ランジスタである。１０３は順方向電圧降下ＶＢεをも
つダイオードであり、Ｐ要領域側が電源Ｖｃｃと結ばれ
ており、電源電圧は入力端子ＩＮに供給される入力信号
ノ”Ｈ”Ｌ／ベベル約３．４　Ｖ）よりもＶＢＥだけ高
く設定されている。１ｏ４は負荷である。

この回路の動作は次の通りである。入力端子ＩＮが“Ｌ
”レベルの時、出力端子０ＵＴ１には入力信号の゛′Ｈ
″ルベル電圧（約３．４　Ｖ）が現われる。この時ＰＭ
ＯＳトランジスタ１０１がＯＦＦ、ＮＭＯＳト５：ｚ−
リスタ１０２がＯＮして、負荷１０４に充電されていた
電荷がＮＭＯＳトランジスタ１０２を通して放電され出
力端子ＯＵＴ　２の電位はＧＮＤ電位まで落ちる。

次に入力端子ＩＮが“Ｈ”レベルの時には、出力端子０
ＵＴ２は“Ｌ”レベル、即ちＶａｐとなる。

この時ＮＭＯＳトランジスタ１０２がＯＦＦ、ＰＭＯＳ
トランジスタ１０１がＯＮする。そして、ＰＭＯＳトラ
ンジスタを通して負荷１０４に充電電流が流れ、出力端
子０ＵＴ２のレベルは（Ｖｃｃ−ＶａＩ！＝入力信号の
“Ｈ”レベル電圧）まで上昇する。

また、ＭＯＳトランジスタのソース・ドレイン間に印加
される最高電圧が入力信号の“Ｈ”レベル電圧、（約３
．４　　Ｖ）に等しいので、この電圧でＭＯＳトランジ
スタが最、も性能高く動作するように設計することがで
きる。

第６図は本発明のＣＭＯＳ・パイ、ポーラ複合回路に適
用されるデバイスの断面構造の一例を示すものである０
図において３００はＰ型基板であり、その上にＮ÷埋込
み層３０１．Ｐ÷埋込み層３０２が形成され、その上に
Ｎ形エピタ、キシャル層３０３（ＮＷＥＬＬ）が形成さ
れる。３０４はＰＷＥ　Ｌ　Ｌで、Ｐ◆埋込み層上に形
成されたＮ形エピタキーシャル層をボロン等をイオン打
込みしてＰ型にしたちの゛である。

ＮＭＯＳトランジスタはＰＷＥＬＬ　３０４　　を基板
としてＮ◆十層０６によりソース、ドレインが形成され
、ポリシリコン３０９でゲートが形成される。ＰＭＯＳ
トランジスタはＮＷＥＬＩ。

３０３を基板として、Ｐ土層３０８によりソース。

ドレインが形成され、ポリシリコン３０９でゲートが形
成される、３１０はダイオードのカソード側の電極であ
り、Ｐ土層３１８がダイオードのアノードである。

ＮＰＮトランジスタはＮＷＥＬＬ　　３０３　　をコレ
クタ、Ｐベース拡散層３０５をペース、Ｎ土層３０７を
エミッタとした縦型ＮＰＮトランジスタである。

〔発明の効果〕

本発明によれば、論理回路゛を構成するＭＯＳ’トラン
ジスタのソース−ドレイン間耐圧が同じ場合には、従来
回路に比べ内部電源電圧を高くできるので論理振′輻が
大きくなり高速化が図れる。

また、同じ内部電源電圧を用いた場合にも、□本発明で
はＢｉＣＭＯＳ論理回路のバイポーラトランジスタを駆
動するＭＯＳトランジスタのソー′ス・ドレイン間に印
加される最大電圧を、同一基板上に形成されるＣＭＯＳ
論理回路のＭＯＳトランジスタのソース・ドレイン間に
印加される最大電圧と一致させ、かつ、内部電源電圧よ
り小さくすることができる。この為、これらＭＯＳトラ
ンジスタを小さく（ゲート長、ゲート酸化膜等）設計で
きるので、高速・低消費電力化が図れる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図は
第１図と第５図の回路の入出力特性図、第３図は、第１
図、第５図の回路とＣＭＯＳゲート回路の遅延時間と電
源電圧の関係を示す特性図、第４図本発明の第２の実施
例を示す回路図、第Ｓ図は従来のＣＭＯＳ・バイポーラ
複合回路の一例を示す図、第６図は本発明によるＣＭＯ
Ｓ・バイポーラ複合回路に適用されるデバイスの一例を
示すデバイス構造断面図である。１１．１０１・・・ＰＭＯＳトランジスタ、１２゜１０
２・・・ＮＭＯＳトランジスタ、１３．１４・・・ＮＰ
Ｎバイポーラトランジスタ、１５．１６・・・ベース電
荷引き抜きＭＯＳトランジスタ、１７゜１８゜１９゜１０３・・・ダイオード、２２゜帛図馬３図杢′２−図Ｖ）郁ｑｊ源電圧　Ｖｃ　（、ＶンＮ（Ｖ〕１００′

Claims

【特許請求の範囲】１、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳ
トランジスタにより構成されるＣＭＯＳインバータ回路
に、１個以上のバイポーラトランジスタを付加したＣＭ
ＯＳ・バイポーラ複合回路に於いて、出力信号のハイレ
ベル電圧が入力信号のハイレベル電圧値と一致するよう
に電源電圧を入力信号のハイレベル電圧より高くし、か
つ前記バイ・ポーラトランジスタを駆動するＭＯＳトラ
ンジスタのソース・ドレイン間、ソース・ゲート間に印
加される最高電圧を入力信号のハイレベル電圧にしたこ
とを特徴とする半導体回路装置。２、電源電圧を受ける第１の端子と、共通電位を受ける第２の端子と、少なくとも１つの入力信号を受ける入力端子手段と、ＭＯＳトランジスタを含み、前記第１の入力信号に応答
して少なくとも１つの第１の信号を出力する第１の手段
と、１個以上のバイポーラトランジスタと、該、バイポ
ーラトランジスタのコレクタ又はエミッタに接続された
出力端子手段と、前記バイポーラトランジスタを含み、前記第１の信号に
応答して前記第１の端子と第２の端子との間でスイッチ
ングし、前記第１の端子と出力端子の間、又は、前記第
２の端子出力端子との間に第１の電気的接続を形成する
スイッチ手段と、前記バイポーラトランジスタのベースと前記第２の端子
間を結ぶ、ベース電荷引き抜き手段と、を具備する相補
ＭＯＳ・バイポーラ複合回路に於いて、前記バイポーラトランジスタのうち、エミッタ又はコレ
クタが前記第１の端子に接続されている第１のバイポー
ラトランジスタのベースと前記第２の端子との間に、前
記ベース電荷引き抜き手段と直列に設けられ、ベース電
荷引き抜き手段の動作時に、前記第１のバイポーラトラ
ンジスタのベース・エミッタ間順方向電圧Ｖ＿Ｂ＿Ｅだ
け前記第２の端子よりも電位を引き上げるように働く電
位引き上げ手段を有し、かつ、前記第１の端子に供給される電源電圧Ｖが、前記
第１の入力信号のハイレベル電圧よりも前記Ｖ＿Ｂ＿Ｅ
だけ高いことを特徴とする半導体回路装置。３、特許請求の範囲第１項において、前記電位引き上げ
手段として、順方向電圧が前記Ｖ＿Ｂ＿Ｅに等しいダイ
オードを前記ベース電荷引き抜き手段と直列に接続した
ことを特徴とする半導体回路装置。４、ＭＯＳトランジスタとバイポーラトランジスタによ
つて構成された相補ＭＯＳ・バイポーラ論理回路と相補
ＭＯＳ論理回路を複合した回路において、前記バイポー
ラトランジスタのベース端子に接続されたバイポーラト
ランジスタ駆動用のＭＯＳトランジスタのソース・ドレ
イン間、及び前記相補ＭＯＳ論理回路を構成するＭＯＳ
トランジスタのソース・ドレイン間に印加される最高電
圧を、回路に印加される電源電圧より低く、かつ皆同じ
にしたことを特徴とする半導体回路装置。５、特許請求の範囲第１項の半導体装置において、前記
駆動用ＭＯＳトランジスタのソース・ドレイン間、及び
前記相補ＭＯＳ論理回路を構成するＭＯＳトランジスタ
のソース・ドレイン間に印加される最高電圧を、回路に
印加される電源電圧より前記バイポーラトランジスタの
ベース・エミッタ順方向電圧だけ低くしたことを特徴と
する半導体回路装置。６、特許請求の範囲第５項の半導体装置において、前記
相補ＭＯＳ・バイポーラ論理回路の負荷充電用バイポー
ラトランジスタのベース端子に接続されたＰチャネルＭ
ＯＳトランジスタのドレイン端子に前記バイポーラトラ
ンジスタのベース・エミッタ電圧に等しい電圧を与える
こと、かつ相補ＭＯＳ論理回路のＰチャネルＭＯＳトラ
ンジスタのソース端子に電源電圧より前記バイポーラト
ランジスタのベース・エミッタ順方向電圧だけ低い電位
を与えることにより、前記バイポーラ駆動用ＭＯＳトラ
ンジスタのソース・ドレイン間、及び前記相補ＭＯＳ論
理回路を構成するＭＯＳトランジスタのソース・ドレイ
ン間に印加される最高電圧を、回路に印加される電源電
圧よりバイポーラトランジスタのベース・エミッタ電圧
だけ低くすることを特徴とする半導体回路装置。７、特許請求の範囲第６項の半導体装置において、ダイ
オードの順方向電圧を用いて、前記相補ＭＯＳ・バイポ
ーラ論理回路のＰチャネルＭＯＳトランジスタのドレイ
ン端子にバイポーラトランジスタのベース・エミッタ順
方向電圧を与え、かつ相補ＭＯＳ論理回路のＰチャネル
ＭＯＳトランジスタのソース端子に電源電圧より前記バ
イポーラトランジスタのベース・エミッタ順方向電圧だ
け低い電位を与えることを特徴とする半導体回路装置。