KR0182006B1 - 반도체 패키지 장치 및 몰딩물질에 의해 발생하는 기생용량의 산출방법 - Google Patents

반도체 패키지 장치 및 몰딩물질에 의해 발생하는 기생용량의 산출방법 Download PDF

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Abstract

몰드 컴파운드로 인해 금속배선의 기생용량이 증가되는 것을 막을 수 있도록 한 반도체 패키지 장치가 제공된다. 본 발명에서 제시된 반도체 패키지 장치는 리드 프레임과; 상기 리드 프레임 상에 부착되며, 복수의 금속배선이 구비된 절연기판 상에 보호막이 적층된 구조를 갖는 반도체 다이와; 상기 리드 프레임의 리드와 상기 반도체 다이의 본딩 패드를 연결하는 금속 와이어; 및 상기 반도체 다이와 상기 금속 와이어를 외부 환경으로부터 보호하기 위하여 이들을 봉지하는 몰드 컴파운드로 이루어진 반도체 패키지 장치에 있어서, 상기 보호막이 상기 금속배선들 사이에 만들어지는 골 형상의 공간 내에 상기 몰드 컴파운드가 채워지지 않을 정도의 충분한 두께를 가지도록 형성된 것을 특징으로 한다. 그 결과, 금속배선과 금속배선 사이에 채워지는 몰드 컴파운드의 양이 줄어든 효과를 얻을 수 있게 되므로, 코스트 상승없이도 용이하게 금속배선 간의 기생용량이 증가되는 것을 막을 수 있게 되어 고신뢰성의 반도체 패키지 장치를 구현할 수 있게 된다.

Description

반도체 패키지 장치
본 발명은 반도체 패키지 장치에 관한 것으로, 특히 몰드 컴파운드로 인해 금속배선의 기생 용량이 증가되는 것을 막을 수 있도록 한 반도체 패키지 장치에 관한 것이다.
일반적으로 반도체 패키지 장치는 반도체 기판상에 확산, 성장, 이온주입, 침적, 사진식각 공정 등을 통하여 회로를 형성하고, 형성된 회로의 전기적인 접속을 위해 적어도 1차 이상의 금속배선을 형성한 다음, 금속배선의 보호를 위하여 그 전면에 보호막을 덮고 웨이퍼를 칩단위의 다이 형태로 분리한 뒤, 이를 리드 프레임 상에 부착하고, 와이어 본딩 공정을 이용하여 다이의 본딩 패드와 리드 프레임의 리드를 전기적으로 연결한 다음, 와이어 본딩이 이루어진 부분을 외부환경으로부터 보호하기 위하여 몰드 컴파운드로 봉지해 주는 방식으로 제조하고 있다.
이러한 몰드 컴파운드는 외부의 습기, 기계적 충격, 전기적 절열, 열전달 등의 여러 가지 팩터를 만족시키는 특성을 가져야 되는 바, 투자율이 큰 플라스틱이나 세라믹 계열의 물질이 널리 사용되고 있다.
그러나, 최종적으로 반도체 칩 또는 다이를 덮는 몰드 컴파운드가 금속배선 사이의 기생용량으로 작용하게 되어 금속배선의 부하를 크게 하는 문제점이 지적되고 있다.
이는, 파이널(final) 금속배선들 사이에 만들어지는 골 형상의 공간 내에 채워지는 플라스틱이나 세라믹 계열의 몰드 컴파운드로 인해 금속배선의 기생용량이 증가되기 때문에 발생되는 것으로, 최근 시스템이 커지고 금속 배선의 길이가 길어지면서 반도체 소자의 신뢰성 측면에서 이것이 더욱 심각한 문제로 대두되고 있다.
이와 같이 금속배선에서의 기생용량이 증가될 경우, 버스 라인을 구동하는 드라이버가 예상했던 용량보다 큰 기생용량을 구동해야 하기 때문에 드라이버 기능이 떨어지게 되고, 심한 경우 칩 동작에 불량이 발생되는 문제가 야기되게 된다. 이를 해결하기 위하여, 최근에는 다이의 보호막 상에 또 한층의 새로운 다이 보호막을 더 코팅해 주는 기술이 루 티. 뉴옌(LUU T. Ngryen) 등의 논문 IEEE TRANSACTIONS ON COMPONENTS, PACKAGING AND MANUFACTURING TECHNOLOGY-PART A, VOL. 18, NO. 1 MARCH 1995 에 의해 개시된 바 있으나, 상기 기술은 새로운 다이 보호막을 별도로 더 형성해 주어야 하므로 코스트가 상승되는 문제를 가지게 된다.
이에 본 발명에서는, 파이널 배선 상에 형성되는 보호막의 두께 조절을 통하여 코스트 상승이 없이도 몰드 컴파운드로 인해 금속배선의 기생용량이 증가되는 것을 막을 수 있도록 하여, 반도체 소자의 동작 신뢰성을 향상시킬 수 있도록 한 반도체 패키지 장치를 제공함에 있다.
제1도는 몰드 컴파운드에 의해 발생되는 기생용량을 설명하기 위한 본 발명에 의한 시모스 반도체 패키지 장치의 구조를 도시한 단면도.
제2도는 제1도에 제시된 금속배선 간의 기생용량을 산출하기 위한 모델링 구조를 나타낸 도면.
제3도는 제2도에 제시된 모델링 구조의 기생용량을 산출하기 위한 등가회로도.
제4도는 몰드 컴파운드의 유전율과 폭의 변화에 따른 기생용량의 증가 비율을 나타낸 그래프이다.
상기 목적을 달성하기 위하여 본 발명에서는, 리드 프레임과; 상기 리드 프레임 상에 부착되며, 복수의 금속배선이 구비된 절연기판 상에 보호막이 적층된 구조를 갖는 반도체 다이와; 상기 리드 프레임의 리드와 상기 반도체 다이의 본딩 패드를 연결하는 금속 와이어; 및 상기 반도체 다이와 상기 금속 와이어를 외부 환경으로부터 보호하기 위하여 이들을 봉지하는 몰드 컴파운드로 이루어진 반도체 패키지 장치에 있어서, 상기 보호막이 상기 금속배선들 사이에 만들어지는 골 형상의 공간 내에 상기 몰드 컴파운드가 채워지지 않을 정도의 충분한 두께를 가지도록 형성된 것을 특징으로 하는 반도체 패키지 장치가 제공된다.
상기 구조를 가지도록 반도체 패키지 장치를 제조할 경우, 금속배선 상에 형성되는 보호막의 두께가 상대적으로 두꺼워, 이후 반도체 다이의 상면을 몰드 컴파운드로 봉지하더라도 금속배선들 사이에 만들어지는 골 형상의 공간 내에 몰드 컴파운드가 채워지는 현상이 발생되지 않으므로, 몰드 컴파운드로 인해 금속배선의 기생용량이 증가되는 것을 막을 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
제1도는 몰드 컴파운드에 의해 발생되는 기생용량을 설명하기 위한 본 발명에 의한 시모스(CMOS) 반도체 패키지 장치의 구조를 도시한 단면도를 나타낸 것으로, 이를 참조하면 상기 반도체 패키지 장치는 크게 다음의 제5단계를 거쳐 제조됨을 알 수 있다.
제1단계로서, 통상의 시모스 제조 공정을 이용하여 반도체 기판(10)의 표면에 p형 웰(12), n형 웰(14), 필드산화막(16), 게이트 산화막(18), 게이트 전극(20), 측벽 스페이서(22), 소스/드레인 영역(24)들을 형성해 주어 기판(10) 상에 트랜지스터를 형성한다.
제2단계로서, 상기 결과물 전면에 평탄화된 제1층간 절연막(26)을 형성하고, 소스/드레인 영역(24)의 표면이 노출되도록 이를 선택식각하여 상기 절연막(26) 내에 콘택 홀을 형성한 다음, 상기 콘택 홀을 포함한 제1층간 절연막(26) 상의 소정 부분에 Al 합금이나 Cu 합금 재질의 제1금속배선(28)을 형성한다.
제3단계로서, 제1금속배선(28)을 포함한 제1층간 절연막(26) 상에 평탄화된 제2층간 절연층(30)을 형성하고, 제1금속배선(28)의 표면이 소정 부분 노출되도록 이를 선택식각하여 상기 절연막(30) 내에 비어 홀을 형성한 다음, 상기 비어 홀을 포함한 제2층간 절연막(30) 상의 소정 부분에 Al 합금이나 Cu 합금 재질의 제2금속배선(32)을 형성한다.
제4단계로서, 제2금속배선(32)을 포함한 제2층간 절연막(30) 상에 PSG( 34)/SiN(36) 적층막 구조의 보호막을 형성하여 반도체 다이 제조를 완료한다. 이때, 상기 보호막은 상기 제2금속배선(32) 사이에 만들어지는 골 형상의 공간(40) 내에 몰드 컴파운드가 채워지지 않을 만큼 충분히 두꺼운 두께를 가지도록 형성되는데, 이는 보호막을 이루는 PSG(34)의 두께 증가를 통해 가능하게 된다.
제5단계로서, 상기 구조의 반도체 다이를 리드 프레임에 부착하고, 리드 프레임의 리드와 반도체 다이의 본딩 패드를 금속 와이어(미 도시)를 이용하여 전기적으로 연결한 다음, 상기 반도체 다이와 상기 금속 와이어를 외부 환경으로부터 보호하기 위하여 이들을 몰드 컴파운드(28)로 봉지해 주므로써, 패키지 제조를 완료한다.
그 결과, 리드 프레임(미 도시) 상에는 복수의 금속배선이 구비된 절연기판 상에 보호막이 적층된 구조를 갖는 반도체 다이가 부착되고, 상기 리드 프레임의 리드(미 도시)와 반도체 다이의 본딩 패드(미 도시)는 금속 와이어(미 도시)에 의해 전기적으로 연결되며, 상기 금속 와이어와 상기 반도체 다이는 몰드 컴파운드에 의해 봉지되는 구조의 반도체 패키지 장치가 완성된다. 이때, 상기 반도체 다이 내부에 형성된 보호막은 제2금속배선(32)들 사이에 만들어지는 골 형상의 공간(40) 내에 몰드 컴파운드가 채워지지 않을 정도의 충분한 두께를 가지도록 형성된다.
이와 같이, 보호막의 두께를 증가시켜 준 것은 다음과 같은 연유에서 비롯된다.
통상, 몰드 컴파운드의 유전상수는 공기의 유전상수인 1보다 더 큰 값을 가지기 때문에, 제2금속배선 사이에 만들어지는 골 형상의 공간 내에 몰드 컴파운드가 채워져 있을 경우에는 그렇지 않은 경우에 비해 제2금속배선의 기생용량이 증가하게 된다. 즉, 금속배선과 금속배선 사이에 존재하는 고유의 기생용량 Cinterline보다도 더 큰 기생용량이 존재하게 되고, 이것은 예상치 못했던 기생부하 발생의 원인이 되므로, 이 상태에서 일련의 조치없이 그대로 소자 구동이 이루어지게 되면 원래의 기생용량만큼 구동하도록 설계된 출력단 버퍼가 제대로 동작하지 못하는 결과가 초래되게 된다.
이를 제1도 내지 제3도에 제시된 도면을 참조하여 정량적으로 분석해 보면 다음과 같다. 여기서, 제2도는 금속배선과 금속배선 사이의 인터라인 캐패시턴스를 도식적으로 표현한 모델링 구조를 나타내고, 제3도는 제2도에 제시된 모델링 구조의 기생용량을 산출하기 위한 등가회로도를 나타낸다. 제2도에서 M2는 파이널 배선인 제2금속배선을 나타낸다.
제1도와 제2도에 의하면, 금속배선과 금속배선 사이의 기생용량은 크게, 두가지로 분석될 수 있다.
첫째는, 금속배선과 금속배선 사이의 가장 인접한 거리인 d1 (이 경우 유전율(permittivity)은 PSG(34) 위에서의 크기이며 본 발명에서는 εp로 표기)에 전계가 걸릴 경우의 기생용량으로 , Cinterline으로 표시되는 보통의 기생용량이다.
둘째는, PSG(34) 및 SiN(36)을 지나 몰드 컴파운드를 사이에 두고 생겨난 거리 d2에 의해 발생하는 기생용량으로 본 발명에서 고려되는 항목이다. 이 경우, PSG와 SiN의 유전율은 εp로 표기하고, 몰드 컴파운드의 유전율은 εM로 표기한다. 이때, PSG와 SiN은 비슷한 물질이라 두 물질의 유전율은 거의 유사하므로, 이들의 유전율은 모두 εp로 표기해도 무방하다.
따라서, PSG(34)/SiN(36) 적층 구조의 총 보호막 두께를 d3이라 하고, 금속배선의 길이를 L이라 할 때 각 기생용량의 값을 계산하면, 다음의 수학식(1), (2), (3)으로 나타나게 된다.
여기서 C4는 몰드 컴파운드의 영향이 없는 원래의 기생용량 값은 나타내고, 나머지 기생용량은 몰드 컴파운드에 의해 증가되는 기생용량 값을 나타낸다.
이 경우 전체 기생용량은 다음과 같이 계산되어 기존의 C4에 비해 두 번째 항만큼 커지게 된다.
따라서, 수학식(4)에 수학식(1), (2), (3)을 결합하면 수학식(5)와 같은 결과를 얻을 수 있다.
여기서, 금속배선의 높이 H를 W/2(여기서, W란 금속배선의 선폭을 나타낸다)라 정의하고, p, q, r을 각각 p=d1/d2, q=d3/d2, r=εp/εM으로 정의하면 최종적으로 수학식(6) 및 수학식(7)과 같은 결과를 얻는다.
수학식(6)과 수학식(7)에서 Kmold는 원래의 기생용량에 대하여 몰드 컴파운드 때문에 증가되는 기생용량의 값이 어느 정도인지를 보여주는 비율상수이다.
이 수식을 이용하여 Kmold에 대한 그래프를 그리면 기생용량의 변화추이를 알 수 있다. 대부분의 경우에 있어서 약간의 차이는 있으나 p의 값이 0.5 정도이고, q의 값을 x축으로, r의 값을 y축으로 정하여 그래프를 그리면 제4도와 같은 결과를 얻는다.
제4도를 참조하면, q와 r의 값이 작을수록 기생용량의 크기도 커짐을 확인할 수 있다. 즉, PSG(34)/SiN(36) 적층막 구조의 보호막 두께에 비해 몰드 컴파운드의 두께가 두꺼울수록, 그리고 몰드 컴파운드의 유전율이 PSG의 유전율보다 클수록 Kmold의 값이 커지게 되는 것이다. 모두 10배 정도 크다고 가정할 경우, 기생용량은 원래의 값에 비해 약 3배 정도 커짐을 알 수 있는데, 통상은 약 1.3~2배 정도의 범위 내에서 기생용량이 증가된다고 보면 된다.
이로 보아, 금속배선들 사이에 만들어지는 골 형상의 공간 내에 몰드 컴파운드가 채워지도록 반도체 패키지 장치가 제조될 경우, 원래의 기생용량에 대하여 몰드 컴파운드 때문에 증가되는 기생용량의 값이 적어도 1.3배 이상됨을 알 수 있다.
따라서, 본 발명에서 언급된 바와 같이 파이널 금속배선(예컨대, 제2금속배선)들 사이에 만들어지는 공간(40) 내에 몰드 컴파운드가 채워지지 않을 정도의 두께를 가지도록 보호막을 형성하게 되면, 이후 상기 보호막 상에 몰드 컴파운드를 형성해 주더라도 금속배선과 금속배선 사이에 채워지는 몰드 컴파운드의 양이 줄어든 효과를 얻을 수 있게 되므로, 몰드 컴파운드로 인해 기생용량이 증가되는 것을 억제할 수 있게 되는 것이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 시모스 반도체 패키지 장치 제조시, 파이널 금속배선 상에 형성되는 PSG/SiN 적층 구조의 보호막을 상기 금속배선들 사이에 만들어지는 골 형상의 공간 내에 몰드 컴파운드가 채워지지 않을 정도의 충분한 두께를 가지도록 형성해 주므로써, 코스트 상승없이도 몰드 컴파운드로 인해 금속배선 간의 기생용량이 증가되는 것을 막을 수 있게 되므로 반도체 패키지 장치의 동작 신뢰성을 향상시킬 수 있게 된다.

Claims (1)

  1. 리드 프레임과; 상기 리드 프레임 상에 부착되며, 복수의 금속배선이 구비된 절연기판 상에 보호막이 적층된 구조를 갖는 반도체 다이와; 상기 리드 프레임의 리드와 상기 반도체 다이의 본딩 패드를 연결하는 금속 와이어; 및 상기 반도체 다이와 상기 금속 와이어를 외부 환경으로부터 보호하기 위하여 이들을 봉지하는 몰드 컴파운드로 이루어진 반도체 패키지 장치에 있어서 상기 보호막이 상기 금속배선들 사이에 만들어지는 골 형상의 공간 내에 상기 몰드 컴파운드가 채워지지 않을 정도의 충분한 두께를 가지도록 형성된 것을 특징으로 하는 반도체 패키지 장치.
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