KR100192575B1 - 유니버셜 번-인 보오드 - Google Patents

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Abstract

반도체 장치의 번-인 보오드 회로(burN-iN bOarD CirCueT)에 관한 것으로, 특히 특정 반도체 장치의 핀배열을 타켓으로 하지 않고 핀의 배열이 상이한 반도체 장치를 번-인 할 수 있는 유니버셜(UNiVerSal)번-인 보오드회로에 관한 것이다. 상기의 번-인 보오드 회로는 번-인되어질 타켓 반도체 장치가 삽입되어질 에지 콘넥터를 다수개 가지는 소켓과; 상기 다수의 에지 콘넥터중 하나의 에지 콘넥터에 접속되는 제1노드와, 상기 제1노드와 테스트 신호 라인 사이에 접속된 아이솔레이션 저항과, 전원전압과 접지전압이 입력되는 제1전원노드,제1접지노드 및 상기 제1노드에 접속된 제1패싱노드를 가지는 제1수단과; 제1전원노드 및 제1접지노드에 각각 접속된 제2전원노드, 제2접지노드 및 상기 테스트 신호 라인에 접속된 제2패싱노드를 가지는 제2수단과; 상기 제1수단내의 제1전원노드, 제1접지노드 및 제1패싱노드와 제2수단내의 제2전원노드, 제2접지노드 및 제2패싱노드를 선택적으로 접속하여 상기 제1노드에 접속된 타켓 반도체 장치의 핀 특성에 따른 번-인 테스트 신호를 공급하는 선택수단을 포함하여 구성된다.

Description

유니버셜 번-인 보오드
제1도는 종래의 데디케이티드 번-인 보오드의 구성을 나타낸 도면.
제2도는 본 발명의 실시예에 따른 유니버셜 번-인 보오드의 구성을 나타낸 도면.
제3a도 내지 제3d도는 제2도에 도시된 유니버셜 번-인 보오드를 번-인 테스트 칩의 핀의 용도에 대응하여 사용하는 실시예를 나타낸 다수의 도면들.
제4도는 제2도에 사용된 제1,제2번-인 테스트신호 공급부를 스트립 소켓으로 실시한 형태를 도시한 도면이다.
본 발명은 반도체 장치의 번-인 보오드 회로(burN-iN bOarD CirCuiT)에 관한 것으로, 특히 특정 반도체 장치의 핀 배열을 타켓으로 하지 않고 핀의 배열이 상이한 반도체 장치를 번-인 할 수 있는 유니버셜(uNiVerSal)번-인 보오드회로에 관한 것이다.
통상적인 반도체 장치는 웨이퍼 공정을 통해 제조되는 집적회로로서, 칩내부 회로들의 신뢰성을 검사하기 위하여 각종 테스트가 실행된다. 이러한 신뢰성 테스트는 크게 칩의 패키지(PaCkaGe)공전전(前)에 실행되는 웨이퍼 테스트와, 패키지 공정후(後)에 실행되는 패키지 테스트로 구별되며, 이런 테스트의 종류는 이미 이 기술분야에서 잘 알여져 있다. 웨이퍼 테스트는 웨이퍼 공정을 통해 제조된 칩의 정상 동작 여부를 테스트하는 것이며, 패키지 후의 테스트는 반도체 장치의 스펙상 요구되는 각종 타이밍 신호들을 기본으로 하여 칩의 결함 및 정상 여부를 구분하는 것이다.
상기와 같은 테스트의 대표적인 방법이 번-인이라 불리는 통전 테스트이며, 이러한 번-인은 웨이퍼 번-인과 패키지 번-인으로 구별된다. 패키지 번-인은 칩의 패드와 리이드 프레임을 와이어 본딩하여 각종 핀(PIN)을 만든 후 패키징이 완료되었을 때 테스트하는 번-인을 의미한다. 이러한 패키지 번-인은 동시에 다수의 반도체 장치(여기서, 반도체 장치는 칩이 패키지되어 완성된 반도체 제품을 의미함)를 번-인 테스트하기 때문에 번-인 보오드상에는 다수의 반도체장치가 삽입되는 피시험 반도체 장치(이하 DUT라 칭함) 소켓(SOCkeT)이 설치된다.
상기와 같은 패킷 번-인은 반도체 장치 등의 다핀화 추세와 함께 제품의 신뢰성 및 생산 필드에서의 초기 불량의 사전 스크린을 위해 중요성이 더욱 가중되고 있다. 이에 반해 패키지 번-인의 기술적인 한계로 고가의 번-인 보오드의 비효율적인 사용에 따라 막대한 경비의 문제로 대부분의 반도체 제조회사들이 신뢰성 시험 및 양산 번-인에 어려움을 가지고 있다.
종래의 번-인 보오드는 데디케이티드형(DeDiCaTeD TyPe)라 하여 특정 반도체 장치의 핀의 기능 및 배열에 따라 제작된 형태의 구성을 가지고 있다. 상기와 같은 데디케이티드 번-인 보오드(DeDiCaTeD burN-iN bOarD)는 특정한 반도체 장치의 동작만을 번-인하기 위해 설계되어 진다. 따라서, A라는 기능을 갖는 반도체 장치를 번-인하기 위해 설계되어 제작된 데디케이티드 번-인 보오드로서는 B라는 기능을 갖는 반도체 장치를 번-인할 수 없는 문제가 야기된다. 특히, 주문형 집적회로인 아직(ASIC)등 같이 라이프 싸이클(life CuCle)이 짧은 반도체 장치는 반도체 제조회사에서 양산하는 기간이 매우 짧은 경우가 빈번하게 발생된다. 상기와 같이 라이프 싸이클이 매우 짧은 반도체 장치를 양산 번-인한다고 가정할 경우, 고가격의 데디케이티드 번-인 보오드의 수명보다 짧게되어 결국은 반도체 장치의 가격을 증가시키는 문제를 야기시키는 결과를 초래한다.
제1도는 종래의 데디케이티드 번-인 보오드의 구성을 도시한 것이다. 도면을 참조하면, 보오드(12)상에는 다수의 DUT소켓(14)들이 일정한 거리로 이격되어 배치된다. 상기 보오드(12)상에 배치된 DUT코켓(14)들 내의 에지 콘넥터 16들은 번-인할 반도체 장치의 핀의 배열 및 해당 핀의 기능에 따라 외부의 테스트장치(도시하지 않았음)의 테스트 신호 출력 라인과 반도체 장치의 동작 전원전압을 공급하는 전원공급장치(도시하지 않았음)의 전원전압 VCC 및 접지전압 VSS들에 접속된다. 상기에서 전원전압 VCC 및 접지번압 VSS가 공급되는 라인들 사이에 접속된 캐패시터 20은 전원전압 VCC에 실린 노이성 잡음을 접지측으로 바이패스하기 위한 것이다.
예를 들면, 번-인되어야 할 반도체 장치의 핀 배열 및 핀의 기능에 의해 DUT소켓 14에서 테스트 신호 TS가 입력되어야 할 에지 콘넥터 16과 테스트 신호입력 라인 사이에는 아이솔레이션 저항 18을 접속항다. 상기와 같은 아이솔레이션 저항 18은 하나의 보오드 12상에 병렬로 연결되어 이웃한 또다른 보오드 12상의 DUT소켓 14의 에지 콘넥터, 즉, 이웃하는 반도체 장치의 신호 입력핀과의 아이솔레이션을 하기 위함이다. 상기와 같은 구성중, DUT소켓 14, 즉, 반도체장치의 전원공급핀 VDD와 접지핀 GND는 전압강하(VOlTaGe DrOP)를 고려하여 아이솔레이션 저항을 사용하지 않는다. 그리고, 출력핀 0은 외부로부터의 신호 공급이 불필요함으로 보오드 12상에서 오픈 시킨다. 이때, 상기의 보오드 12는 인쇄회로보오드(PriNT CirCuiT bOarD; PCB)를 이용할 수 있으며, 이와 같은 특성을 가지는 보오드이면 용이하게 상기와 같은 번-인 보오드를 구성할 수 있을 것이다.
그러나, 상기와 같은 데디케이티드 번-인 보오드의 회로 구성은 특정한 반도체 장치의 번-인을 위한 것으로, 동일한 패키지 형태를 가진 반도체 제품을 번-인 할 수 없는 문제가 발행한다. 왜냐하면, 패키지의 크기 및 핀의 개수가 동일하다 하더라도 반도체 장치의 고유한 특성상 핀의 배열과 신호가 입력 혹은 입출력 혹은 출력되는 핀의 특성이 다르기 때문이다. 따라서, 상기 제1도와 같이 즉정한 반도체 장치만을 번-인하기 위하여 제작된 데디케이티드 번-인 보오드로서는 특성이 다른 반도체 장치를 번-인할 수 없는 문제가 있어왔다.
따라서, 본 발명의 목적은 동일 형태의 패키지를 갖는 반도체 장치를 번-인할수 있는 유니버셜 번-인 보오드를 제공함에 있다.
본 발명의 다른 목적은 티켓 반도체 장치의 신호 입력핀, 전원전압핀, 접지전압핀의 배열의 상태에 대응하여 번-인 테스트 신호 및 동작전압을 상기 티켓 반도체 장치로 공급하여 번-인할 수 있는 유니버셜 번-인 보오드를 제공함에 있다.
상기의 목적을 달성하기 위한 본 발명은 반도체 장치를 번-인하는 번-인 보오드 회로에 있어서,번-인되어질 타켓 반도체 장치가 삽입되어질 에지 콘넥터를 다수개 가지는 소켓과; 상기 다수의 에지 콘넥터중 하나의 에지 콘넥터에 접속되는 제1노드와, 상기 제1노드와 테스트 신호 라인 사이에 접속된 아이솔레이션 저항과, 전원전압과 접지전압이 각각 입력되는 제1전원노드 및 제1접지노드와, 상기 제1노드에 접속된 제1패싱노드를 가지는 제1번-인 테스트 신호 공급부와; 제1전원노드와 제1접지노드에 각각 접속된 제2전원노드 및 제2접지노드와, 상기 테스트 신호 라인에 접속된 제2패싱노드를 가지는 제2번-인 테스트신호 공급부를 구비하여 상기 제1번-인 테스트 신호 공급부 내의 제1전원노드, 제1접지노드 및 제1패싱노드와 제2번-인 테스트 신호 공급부 내의 제2전원노드, 제2접지노드 및 제2패싱노드를 선택적으로 접속하여 상기 제1노드에 접속된 타켓 반도체 장치의 핀 특성에 따른 번-인 테스트 신호를 공급하는 선택수단으로 구성함을 특징으로 한다.성
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 본 발명의 실시예에 관한 도면에서 전술한 도면상의 구성요소와 실질적으로 동일한 구성과 기능을 가진 것들에는 그것들과 동일한 참조부호를 사용할 것이다.
제2도는 본 발명에 따른 유니버셜 번-인 보오드의 구성을 나타낸 도면으로서, 구성은 하기와 같다.
PCB기판 등과 같은 보오드 12의 상부에는 번-인되어질 타켓 반도체 장치가 삽입되어질 에지 켄넥터 16을 다수개 가지는 DUT소켓 14가 적어도 하나 이상 구비된다. 그리고, 상기 DUT소켓 14의 주변에는 상기 다수의 에지 콘넥터 16중 하나의 에지 콘넥터에 접속되는 제1노드 NP와, 상기 제1노드 NP와 테스트 신호라인 TS의 사이에 접속된 아이솔레이션 저항 18과, 전원전압 VCC와 접지전압VSS가 입력되는 제1전원노드 V1, 제1접지노드 G1 및 상기 제1노드 NP에 접속된 제1패싱노드 P1을 가지는 제1번-인 테스트신호 공급부 22와, 상기 제1전원노드 V1 및 제1접지노드 G1에 각각 접속된 제2전원노드 V2, 제2접지노드 G2 및 상기 테스트 신호 라인 TS에 접속된 제2패싱노드 P2를 가지는 제2번-인 테스트신호 공급부 24가 설치되어 구성된다.
상기와 같은 구성을 갖는 유니버셜 번-인 보오드의 회로는 타켓 반도체 장치가 삽입되는 DUT소켓 14의 모든 에지 켄넥터 16마다 구성된어 상기 타켓 반도체 장치의 모든 핀에 대하여 번인에 관련된 신호를 공급하거나 공급하지 않을 수도 있게 된다. 이와 같은 동작은 제3a도 내지 제3d도에서 도시된 도면을 참조함으로써 보다 용이하게 이해될 것이다.
이하 본 발명을 설명함에 있어서는 DUT소켓(14)내의 동일 에지콘넥터에 대하여 번-인에 관련된 신호들을 변환하여 공급하는 관정들이 설명될 것이다.
제3a도 내지 제3d도는 제2도에 도시된 유니버셜 번-인 보오드를 번-인 테스트 칩의 핀의 용도에 대응하여 사용하는 실시예를 나타낸 다수의 도면들이며, 본 발명의 유니버셜 번-인 보오드의 동작은 상기 제3a도 내지 제3d도의 설명으로 충분할 것이다.
제3a도는 제1노드 NP1에 접속된 DUT소켓 14의 에지 콘넥터 16에 접속되는 타켓 반도체 장치의 핀이 입력핀 I(INPUT)일 경우 아이솔레이션 저항 18을 통하여 테스트 신호 TS를 공급하는 구성을 도시한 것이다. 상기와 같이 테스트 신호 TS를 아이솔레이션 저항 18을 통해 DUT소켓 14에 삽입(장착)된 타켓 반도체 장치의 신호 입력핀 I로 공급함으로서 병렬 접속된 이웃 DUT소켓(도시하지 않았음)에 삽입된 반도체 장치와의 신호 간섭을 줄일 수 있게 된다.
제3b도는 제1노드 NP1에 접속된 DUT소켓 14의 에지 콘넥터 16에 접속되는 타켓 반도체 장치의 핀이 정격전압핀 VDD혹은 접지전압핀 GND인 경우 제1번-인 테스트신호 공급부 22내의 제1전원노드 V1과 제1패싱노드 P1 혹은 제1접지노드 G1과 제1패싱노드 P1을 점퍼 JP를 이용하여 선택적으로 연결하는 것을 도시한 것이다. 예를 들어, 제1노드 NP에 접속된 DUT소켓 14의 에지 콘넥터 16에 반도체 장치의 전원전압 핀 VDD가 접속된 경우라면, 상기 점퍼 JP를 제1번-인 테스트신호 공급부 22내의 제1정원노드 V1과 제1패싱노드 P1을 연결함으로서 전원공급장치(도시하지 않았음)로부터 공급되는 전원전압 VCC가 저항 18을 통하지 않고 반도체 장치의 전원접압핀 VDD에 지겁 공급된다. 만약, 제1노드NP에 접속된 DUT소켓 14의 에지 콘넥터 16에 반도체장치의 접지전압핀 GND가 접속된 경우라면, 상기 점퍼 JP를 제1번-인 테스트신호 공급부 22내의 제1패싱노드 P1과 제1접지노드 G1을 연결함으로서 전원공급장치(도시하지 않았음)로부터 공급되는 집저전압 VSS가 반도체 장치의 접지 핀 VSS에 직접 공급된다.
제3c도는 제1노드 NP1에 접속된 DUT소켓 14의 에지 콘넥터 16에 접속되는 타켓 반도체 장치의 핀이 출력핀 O(OuTPuT):인 경우, 제1번-인 테스트신호 공급부 22 및 제2번-인 테스트신호 공급부 24내의 점퍼 JP를 제거하여 오픈 회로를 구성하는 관계를 도시한 것이다. 이와 같은 경우, 테스트 신호 라인 TS에는 번-인에 관련된 번-인 테스트 신호가 공급되지 않도록 유의하여야 한다.
그리고, 제3d도는 제1노드 NP1에 접속된 DUT소켓 14의 에지 콘넥터 16에 접속되는 타켓 반도체 장치의 핀이 풀업 혹은 풀다운의 레벨로 유지되어야 번-인이 가능할 때 제2번-인 테스트신호 공급부 24내의 제2전원노드 V2와 제2패싱노드 P2 혹은 제2접지노드 G2와 제2패싱노드 P2를 점퍼 JP를 이용하여 선택적으로 연결함으로써 해당 핀을 풀업 홀은 풀다운 하는 관계를 도시한 것이다.
예를 들어, 제3d도와 같이 제2번인 테스트신호 공급부 24의 제2전원노드 V2와 제2패싱노드 P2를 점퍼 JP를 이용하여 연결하면 외부로부터 공급되는 전원전압 VCC가 제1번-인 테스트신호 공급부 22의 제1전원노드 V1, 제2번-인 테스트신호 공급부 24의 제2전원노드 V2 및 제2패싱노드 P2, 아이솔레이션 저항 18을 통해 반도체 장치의 풀업을 요하는 핀으로 공급된다.
따라서, 상기한 바와 같이 본 발명은 특정 제품, 예를 들면, 특정 기능을 갖는 반도체 장치의 핀배열을 타켓으로 하지 않고, 반도체 장치가 삽입(장착)되는 DUT소켓에 공급되는 테스트 관련 신호의 공급 경로를 적절히 절환하여 번-인을 할 수 있는 신호를 공급함으로서 패키지 형태가 동일한 여러 제품의 반도체 장치를 번-인 할수 있게 된다.
제4도는 제2도에 사용된 제1, 제2번-인 테스트신호 공급부를 스트립 소켓으로 실시한 형태를 도시한 도면이다. 즉, 제2도 및 제3a도 내지 제3d도에 도시된 제1,제2번-인 테스트신호 공급부를 PCB기판으로 구성되는 보오드(12)에 솔더링하지 않고, 스트립 소켓의 핀을 PCB 보오드 12에 설치하여 점퍼 JP를 소켓에 삽입하여 소망하는 노드를 연결하도록 된 구조이다.
상술한 바와 같이 본 발명은 패키지의 형태가 동일한 여러 종류의 반도체 장치를 번-인할 수 있어 반도체 장치의 수율을 매우 양호하게 향상시킬 수 있는 이점이 있다.

Claims (3)

  1. 반도체 장치를 번-인하는 번-인 보오드 회로에 있어서, 번-인되어질 타켓 반도체 장치가 삽입되는 에지 콘넥터를 다수개 가지는 소켓과; 상기 다수의 콘넥터중 하나의 에지 콘넥터에 접속되는 제1노드와, 상기 제1노드와 테스트 신호 라인 사이에 접속된 아이솔레이션 저항과, 전원전압과 접지전압이 각각 입력되는 제1전원노드 및 제1접지노드와, 상기 제1노드에 접속된 제1패싱노드를 가지는 제1번-인 테스트 신호 공급부와; 제1전원노드와 제1접지노드에 각각 접속된 제2전원노드 및 제2접지노드와, 상기 테스트 신호 라인에 접속된 제2패싱노드를 가지는 제2번-인 테스트신호 공급부를 구비하여 상기 제1번-인 테스트 신호 공급부 내의 제1전원노드, 제1접지노드 및 제1패싱노드와 제2번-인 테스트 신호 공급부 내의 제2전원노드, 제2접지노드 및 제2패싱노드를 선택적으로 접속하여 상기 제1노드에 접속된 타켓 반도체 장치의 핀 특성에 따른 번-인 테스트 신호를 공급하는 선택수단으로 구성함을 특징으로 유니버셜 번-인 보오드 회로.
  2. 제1항에 있어서, 상기 유니버셜한 번-인 보오드는 인쇄회로보오드(PCB)상에 설치됨을 특징으로 하는 유니버셜 번-인 보오드 회로.
  3. 제1항 또는 제2항에 있어서, 상기 제1번-인 테스트 신호 공급부 및 제2번-인 테스트 신호 공급부들 각각은 외부로부터의 전원전압, 접지전압을 입력하며, 상기 각 노드들 상호간을 점퍼를 이용하여 선택적으로 연결할 수 있는 스트립 소켓임을 특징으로 하는 유니버셜 번-인 보오드 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160026571A (ko) * 2014-09-01 2016-03-09 삼성전자주식회사 반도체 장치용 테스트 소켓 및 그를 포함하는 테스트 장치

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323670B1 (en) * 1999-02-11 2001-11-27 Taiwan Semiconductor Manufacturing Company PCB adapter for IC chip failure analysis
US6150829A (en) * 1999-04-05 2000-11-21 Qualitau, Inc Three-dimensional programmable connector
US6407564B1 (en) * 1999-08-04 2002-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Universal BGA board for failure analysis and method of using
KR100549571B1 (ko) * 1999-10-28 2006-02-08 주식회사 하이닉스반도체 메모리모듈의 인쇄회로기판
US6771089B1 (en) * 2002-05-29 2004-08-03 Advanced Micro Devices, Inc. Test fixture having an adjustable capacitance and method for testing a semiconductor component
US6815966B1 (en) * 2002-06-27 2004-11-09 Aehr Test Systems System for burn-in testing of electronic devices
US6880350B2 (en) * 2002-09-13 2005-04-19 Isothermal Systems Research, Inc. Dynamic spray system
JP4411056B2 (ja) * 2003-11-27 2010-02-10 エスペック株式会社 バーンイン基板、およびバーンイン装置
US20060290366A1 (en) * 2005-06-28 2006-12-28 Intel Corporation Monitoring multiple electronic devices under test
US7256597B2 (en) * 2005-09-08 2007-08-14 Texas Instruments Incorporated Device design-for-test and burn-in-board with minimal external components and increased testing capacity
US7733106B2 (en) * 2005-09-19 2010-06-08 Formfactor, Inc. Apparatus and method of testing singulated dies
JP2009204329A (ja) * 2008-02-26 2009-09-10 Nec Electronics Corp 回路ボード検査システム及び検査方法
US20140111239A1 (en) * 2012-10-22 2014-04-24 Qualcomm Incorporated Localized printed circuit board layer extender apparatus for relieving layer congestion near high pin-count devices
US10107856B2 (en) 2014-10-21 2018-10-23 Stmicroelectronics S.R.L. Apparatus for the thermal testing of electronic devices and corresponding method
US11726138B2 (en) * 2021-12-21 2023-08-15 Nanya Technology Corporation Method for testing semiconductor dies and test structure
JP2023124567A (ja) * 2022-02-25 2023-09-06 キオクシア株式会社 テストボード及び半導体デバイスの製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4777434A (en) * 1985-10-03 1988-10-11 Amp Incorporated Microelectronic burn-in system
JPH07123133B2 (ja) * 1990-08-13 1995-12-25 株式会社東芝 フィルムキャリア構造
US5659245A (en) * 1996-06-03 1997-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. ESD bypass and EMI shielding trace design in burn-in board

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160026571A (ko) * 2014-09-01 2016-03-09 삼성전자주식회사 반도체 장치용 테스트 소켓 및 그를 포함하는 테스트 장치
KR102214509B1 (ko) * 2014-09-01 2021-02-09 삼성전자 주식회사 반도체 장치용 테스트 소켓 및 그를 포함하는 테스트 장치

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