JPS63161720A - Ｃｍｏｓ論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は一般に、いわゆるマイクロ論理回路つまりＬＳ
Ｉ（大規模集積）又はＶＬＳＩ（超大規模集積）技術に
従って単一のモノリチカルに集積された半導体デバイス
中に、多数のペイシックなかつｍ雑な論理機能（論理回
路）を「コンデンス」する集積回路技術により形成され
る論理回路に関する。このような技術によると、多数の
論理素子を、又バイナリディケードやシフトレジスタの
ような複雑な素子についても単一のチップ上に設置する
ことができる。

より詳細には、本発明は、ＣＭＯＳ論理回路つまりＰ−
チャンネル及びＮ−チャンネル表面電界効果トランジス
タを利用するいわゆる相補ＭＯ３（金属酸化物半導体）
技術により製造された集積回路に関する。

（従来技術とその問題点） ０Ｍ０３回路は内部及び入力及び／又は出力電気信号の
トランジションの間にのみ「電力」を消費するという大
きな利点を有している。換言すると、ＤＣレベルが０Ｍ
０３回路に加えられると、正確に供給される場合でさえ
も該回路は逆バイアスされた回路の内部接合の漏れ電流
にのみ等しい電流吸収（零入力供給電流又はレスト電流
に等しいｒｃｃと定義される）を示す。５ＳＩ（小規模
集積）及びＭＳＩ（中規模ｆｌｙ４ｎ）　ＣＭ　ＯＳ　
回路ツマり全数が約５００に達するトランジスタを有す
る回路については、レスト条件下つまり（論理レベルＶ
ＩＬ及びＶＩＨのリミットを満足する論理回路レベル０
又は１を有する）入力に加えられる信号の静的条件下で
は、ｒｅｃ電流はＩｃｅ＝１０−’Ａ＝１μＡのオーダ
ーにある。

より高密度に集積された現在のＬＳＩ又はＶＬＳｌ技術
によるＣＭＯ５回路では、このような値は室温で２又は
３オーダー減少し、スタンドバイ電流つまり零入力電流
は数ナノアンペア（ｎＡ）となる、容易に理解できるよ
うに、このような特性は、他のマイクロ論理回路のファ
ミリーに対して、特に極度に高い速度特性のために標準
的な論理回路（Ｍｉ雑なカード上にＬＳＩ又はＶＬＳ　
Ｉ集積マイクロ論理デバイスを集めるための「接続ティ
シュ」又は「バンイダ」を構成する基本的な論理ファン
クション）の分野を支配するものつまりＴ　Ｔ　Ｌ　（
Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ　Ｌｏｇ
ｉｃ（）ランシスタートランジスタ論理）〕フフアジー
に対して、ＣＭＯＳマイクロ論理回路を極度に有利なも
のとする。このようなＴＴＬマイクロ論理回路は実際に
、その零入力電流が数百マイクロアンペア（μＡ）から
数ミリアンペア（ｍＡ）まで変化するという欠点を有し
ている。

他方、今日では０ＭＯ３技術により製造される多（の装
置及び／又は論理デバイスは、しばしばＴＴＬ論理ゲー
トの出力とインターフェイスできるように設計されてい
る。これらの場合には、該０Ｍ０３回路はＨＣＴ　（Ｉ
ｌｉｇｈ　５ｐｅｅｄ　ＣＭＯＳ，ＴＴＬＣｏｍｐａｔ
ｉｂｌｅ　（高速度ＣＭＯＳＳＴＴＬコンパティビリテ
ィ）〕マイクロ論論理路としても知られている。これら
の状態では、ゲートつまり）ＩＣＴ論理回路の入力段は
、ＴＴＬ論理出力ゲートからの最悪の出力レベルつまり
十分なノイズイミユニティを有する、 Ｖ　ｏ、Ｉ７ｒｍ！ｎ　＝　２．４　Ｖに等しい１　　
（ＴＴＬ論理回路） ＶｏＬｒｔ−ａｘ　＝　０．４Ｖニ等しい０　（ＴＴＬ
論理回路） を受は取りかつ識別できるものでなければならず、従ッ
テＶ　ｌＮＮ−１，＝　２．ＯＶ及びＶ　ｔ、４ｔｍａ
ｘ＝０．８■である。

これらの条件下では、そのためにＣＭＯＳ論理回路の入
力段が設計されているトリガリングしきい電圧は、 ２．０＋０．８ ＝１．４Ｖ に等しい。

実際にこれは、ＴＴＬ回路及び０Ｍ０３回路から来るシ
グナル間の必要なコンパティビリティを確保するために
好適な入力インターフェイス段を与えることにより得ら
れている。

入力の平衡における誤ったトランジションの問題を避け
るために、電圧ヒステリシスが開発され、人力参照電圧
のアンバランスを強制している。

更に、多くの用途において、ＴＴＬ論理回路から来るデ
ータが、ＣＭＯＳ回路中回路−するためにシグナルのク
ロックによる周波数コントロール下でサンプリングされ
る。

従来技術によると、ＣＭＯＳ論理回路の入力において、
これらの２種の典型的なファンクションは、既に述べた
ようにトリガリングしきい値コンパティビリティ　（Ｔ
ＴＬ／ＣＭＯＳ）を確保するために第１のインターフェ
イス段へのりコース（ｒｅｃｏｕｒｓｅ）により、次い
でシグナルの正確な位相を再セットするための位相イン
バー１一段（インバータ）により、実行される。従って
後者は二重段「マスター−スレーブ」メモリ段例えばＪ
Ｋフリップフロップの第１の段（「マスター」段）の入
力へ提示される。

前記「マスター」段の入力ゲートは、「スレーブ」段へ
のトランスファーゲートと同じように、好適なスイッチ
を脂るシステムのクロックによりコントロールされる。

このようなＣＭＯＳ回路の大ツノ回路は第１図のダイア
グラムにより表され、「マスター」及び「スレーブ」段
は、それぞれ「マスター」段用のＭ及び「スレーブ」段
用のＳの四角形の破線部により表される。

クロックシグナルは次の表示に従っであるいはその逆に
従、って、スイッチＳＷを同時にかつそれらが逆位相に
ある間に駆動させる。

ＳＷＩ　　　オン　　　ＳＷ２　　　オフＳＷＩ’　　
オフ　　　ＳＷ２　’　　オンこのような回路の動作は
周知である。典型的には、クロックシグナルの腎下する
フロント（前縁）とともに、入力データは第１の段（Ｍ
、）　　（ＳＷＩはオン；　ＳＷ２はオフ；ＳＷ１’は
オフそしてＳＷ２’はオン）により得られ、続いてクロ
ックシグナルの上昇するフロント（又は後縁）とともに
、データは第２の段（Ｓ）（ＳＷＩはオフ；ＳＷ２はオ
ン１ｓＷ１’はオンそしてＳＷ２　’はオフ）へ移され
かつ記憶される。

ＴＴＬ／ＣＭＯＳ入カインターフェイス段を実行するた
めに最も一般的に使用された回路は、低い論理状態ｒＯ
Ｊに関する最大電圧と高い論理状態「１」に関する最小
電圧間にあるトリガリングしきい値を有するシュミット
のトリガ；又は入力電圧をＶＳＳ値まで降下させること
を許容する限定されたヒステリシスを存するコンパレー
タ回路である。

ＣＭＯＳシュミットトリガの回路ダイアグラムが第２図
に示されている。

入力電圧がＶＳＳ電圧まで降下しているＣＭＯＳヒステ
リシスコンパレータ回路が、第３図の回路ダイアグラム
により示されている。

どの場合でも、ＣＭＯＳ入力回路の時間的挙動（これは
「マスター」段のＣＭＯＳにおけるターミネートとして
特定される）を考慮に入れることにより、ＣＭＯ５入力
回路に与えられたデータが、種々の段により導入される
遅れの合計に対応するある一定時間後のＭ段の出力に存
在することが観察されるであろう。この入力回路の時間
的挙動は第４図のダイアグラムにより示される。

６大される遅れは、 ｔ＝　　ｔｌ　　＋　　ｔ２　＋　　ｔ３　−ｔ４で与
えられることが明らかであり、ここでｔｌはコンパティ
ビリティインターフェイス段ＴＴＬ／ＣＭＯＳにより導
入される遅れ；Ｌ２はシグナルの正確な位相を再セント
するためのインバータ（ＩＮ）により導入される遅れ；
Ｌ３はスイッチＳＷＩにより導入される遅れ；そしてｔ
４はインバータＩＮＩにより導入される遅れである。

このような遅れは、入力におけるデータ（シグナル）の
最小寿命がｔ１＋ｔ２＋ｔ３の合計より大きい場合には
、自然に回路の性能への限界を、ＣＭＯＳ回路中回路−
タの伝達速度への明らかな真の反映とともに提示する。

（発明の目的） 本発明の主目的は、ＣＭＯＳ論理回路の人力インターフ
ェイス回路により導入される遅れを減少させることであ
る。　　　゛ この目的及び他の利点は、本発明の０Ｍ０３回路により
得ることができる。

（発明の構成） 本発明によると、マスター（Ｍ）段（又は包括的な「ラ
ンチ」段）の入力の前に位置するＴＴＬ／ＣＭＯＳコン
パティビリティインターフェイス段及び別個の位相イン
バート段へのりコースはもはや不要である。これは、こ
のようなマスター又は「ラッチ」段を、ＴＴＬ／ＣＭＯ
Ｓコンパティビリティインターフェイス段をデータを得
るためのインバート段として利用するよう修正すること
により、つまりＴＴＬ論理回路からのシグナルと０Ｍ０
３回路をコンパティプルさせるための２種類のファンク
ションを「結合コすることにより、そしてシステムのク
ロックによる周波数コントロール下で入力データをサン
プリングすることにより達成することができる。

従ってシステムのクロックによる周波数コントロール下
のＴＴＬ論理回路からの、論理状態「０」及び「１」の
形であるデータをサンプリングするためのＣＭＯＳ論理
回路は、 一回路の入力ターミナルとＴＴＬ／ＣＭＯＳコンパティ
ビリティインターフェイス段の入力間の第１のスイッチ
と、 一位相インバート段（インバータ）続いて第２のスイッ
チを通して、前記ＴＴＬ／ＣＭＯＳコンパティビリティ
インターフェイス段の入力に接続された前記ＴＴＬ／Ｃ
ＭＯＳインターフェイス段の出力と、 一クロックのシグナルにより同時にかつ逆位相において
駆動される前記第１及び第２のスイッチ、を含んで成っ
ている。

実質的に、本発明の回路は、第５図のダイアグラムによ
り概略的に例示することができる。

ＴＴＬ／ＣＭＯＳコンパティビリティインターフェイス
段は、従来技術に従ってこの目的のために注目して使用
される既知の回路の中の１種である。好ましい態様によ
ると、このようなコンパティビリティ段は、第２図に示
された型のシュミットトリガである。他の好ましい態様
によると、該ＴＴＬ／ＣＭＯＳコンパティビリティ段は
第３図中に示された型のヒステリシスコンパレータ回路
である。

更に、第１図に示された従来技術のブロックダイアグラ
ムと、第５図に示されたような本発明による回路のダイ
アグラムを比較することにより容易に理解できるように
、本発明では２個のインバータを除（ことを可能にする
。

本発明の回路の時間的挙動のダイアグラムが第６図に示
され、これからデータサンプリングＣＭＯ８論理回路つ
まり第１のマスタ一段の出力として参照される段により
導入される遅れが、それぞれスイッチＳＷＩとＴＴＬ／
ＣＭＯＳコンパティビリティインターフェイス段に起因
する遅れｔ３及びｔｌのみの合計により与えられること
が判る。

本発明の回路により得られる利点は明らかである。製造
技術のような他の全ての条件が等しいとすると、本発明
の回路は既知の回路と比較して決定的に小さい遅れのみ
を導入する。更に既知の回路に代えて本発明の回路を使
用すると、全ＣＭＯ８入力段のためのエリア要求を減少
させることが可能になる。

当業者には明らかなように、本発明の回路は、図示した
例で述べたものとは異なった種々の回路の用途にも使用
することができ、例えばそれはＣＭＯＳマスター−スレ
ーブ段への本発明の適用である６例えば本発明の回路は
、多入力を有するフリップフロップ中でラッチメモリ素
子として、更に他の目的のために使用することができる
。

【図面の簡単な説明】

第１図は、従来の０Ｍ０５回路の入力回路を示すダイア
グラム、第２図は、従来のＣＭＯＳシュミットトリガの
回路ダイアグラム、第３図は、ＣＭＯＳヒステリシスコ
ンパレータ回路のダイアグラム、第４図は、従来の入力
回路の時間的挙動を示すダイアグラム、第５図は、本発
明の回路を概略的に例示するダイアグラム、第６図は、
本発明の回路の時間的挙動を例示するダイアグラムであ
る。

Claims (4)

【特許請求の範囲】
1. （１）システムのクロックによる周波数コントロール下
   でＴＴＬ論理回路からの論理状態「０」及び「１」の形
   のデータのサンプリングのためのＣＭＯＳ論理回路にお
   いて； 該ＣＭＯＳ論理回路が、該ＣＭＯＳ回路の入力とＴＴＬ
   ／ＣＭＯＳコンパティビリティインターフェイス段の入
   力との間の第１のスイッチを含んで成り； 前記ＴＴＬ／ＣＭＯＳコンパティビリティインターフェ
   イス段の出力が、インバート段続いて第２のスイッチを
   通して、該ＴＴＬ／ＣＭＯＳコンパティビリティインタ
   ーフェイス段の入力に接続され、かつ； 前記第１及び第２のスイッチが、クロックのシグナルに
   より同時にかつ逆位相においてコントロールされること
   を特徴とするＣＭＯＳ論理回路。
2. （２）ＴＴＬ／ＣＭＯＳコンパティビリテイインターフ
   ェイス段が、シグナルの位相を再セットするためのイン
   バータが続くシュミットのトリガ回路である特許請求の
   範囲第１項に記載の回路。
3. （３）ＴＴＬ／ＣＭＯＳコンパティビリティインターフ
   ェイス段が、シグナルの位相を再セットするためのイン
   バータが続くヒステリシスコンパレータ回路である特許
   請求の範囲第１項に記載の回路。
4. （４）データのサンプリングのための回路の出力が、第
   １のインバータが続く第１のスイッチを含んで形成され
   るスレーブ段の入力に接続され；該第１のインバータの
   出力が、その入力に、第２のインバータ及び第２のスイ
   ッチを通して接続され； 前記スレーブ段の第１及び第２のスイッチが、同時にか
   つ両者間の逆位相において、共通のクロックのシグナル
   によるデータのサンプリングのための前記回路の第１及
   び第２のスイッチに関連してコントロールされている特
   許請求の範囲第１項から第３項までのいずれかに記載の
   回路。