KR100299520B1 - 반도체 소자의 레티클 및 이를 이용한 마스크 공정 - Google Patents

Abstract

본 발명은 웨이퍼의 정렬마크를 초기의 상태로 노출시켜 WQ를 향상시킴으로써 웨이퍼 정렬패일을 최소화할 수 있는 반도체 소자의 레티클 및 이를 이용한 마스크 공정을 제공한다.

본 발명에 따른 반도체 소자의 레티클은 웨이퍼의 다이를 소정의 패턴대로 노광하기 위한 다이오픈영역과, 웨이퍼의 스크라이브 라인을 마스킹하기 위한 스크라이브 마스킹영역을 포함하고, 마스킹영역에는 상기 스크라이브 라인에 배치된 웨이퍼 정렬마크를 오픈하기 위한 정렬마크 오픈영역이 구비된 것을 특징으로 한다.

또한, 본 발명에 따른 마스크 공정은 다수개의 웨이퍼 정렬마크가 형성된 스크라이브 라인과 패턴이 형성되는 다이를 구비한 웨이퍼 상에 패턴형성용 막을 형성하는 단계; 막 상에 포토레지스트막을 형성하는 단계; 포토레지스트막을 노광 및 현상하여 다이부분 상의 막을 일부 노출시킴과 동시에 정렬마크 상의 막을 동시에 노출시키는 포토레지스트막 패턴을 형성하는 단계; 및 노출된 막을 식각하여 다이부분에 패턴을 형성함과 동시에 상기 정렬마크를 노출시키는 단계를 포함한다.

Description

반도체 소자의 레티클 및 이를 이용한 마스크 공정{Reticle of semiconductor device and mask process using the same}

본 발명은 반도체 소자의 레티클 및 이를 이용한 마스크 공정에 관한 것으로, 특히 웨이퍼 정렬패일을 최소화할 수 있는 반도체 소자의 레티클 및 이를 이용한 마스크 공정에 관한 것이다.

반도체 소자의 제조공정 중 웨이퍼의 마스크 공정시, 정렬마크를 사용하여 웨이퍼를 레티클에 정렬하고, 레티클의 정보를 웨이퍼 상에 노광한다. 한편, 이러한 웨이퍼와 레티클 사이의 정렬정도를 웨이퍼 특성값(Wafer Quality; WQ)으로 알 수 있다.즉, WQ는 스텝퍼(stepper)의 정렬 시스템인 스테이지(stage) 상의 기준마크 (fiducial mark)를 기준으로 웨이퍼 상의 정렬마크의 신호강도를 정량화(%)한 값으로서, WQ가 클수록 정확한 정렬이 이루어진다.

그러나, 반도체 소자의 고집적화에 따른 불안정한 공정요소의 증가로 웨이퍼의 정렬패일이 증가된다. 예컨대, 도 1a 내지 도 1c는 웨이퍼의 정렬패일이 발생된 경우 캐패시터의 스토리지 전극 콘택을 나타낸 평면도 및 단면도로서, 도 1a 및 도 1b에 도시된 바와 같이, 웨이퍼 정렬패일에 의해 콘택홀 부분이 손상되고, 도 1c에 도시된 바와 같이, 코어산화막의 적용후 코어산화막의 제거시 스토리지 전극 콘택이 제거된다. 이에 따라 스토리지 전극 콘택사이로 누설전류가 발생되는 문제가 야기된다.

상기한 바와 같이, 웨이퍼 정렬패일이 발생되는 이유는 웨이퍼의 스크라이브 라인 상에 형성되어 웨이퍼 정렬에 참여하는 정렬마크(Scribe line primary mark; SPM)는 웨이퍼에 패턴을 형성함에 따라 그의 상부에도 막들이 적층되어 초기의 모양 및 두께를 유지하지 못하기 때문이다. 웨이퍼와 레티클의 정렬이 이루어지기 위해서는 웨이퍼 특성(wafer quality; WQ)이 적어도 5% 이상 되어야 하는데, 이러한 WQ는 공정을 진행하면서 0.1 내지 5%로 감소한다.

따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 웨이퍼의 정렬마크를 초기의 상태로 노출시켜 WQ를 향상시킴으로써 웨이퍼 정렬패일을 최소화할 수 있는 반도체 소자의 레티클 및 이를 이용한 마스크 공정을 제공함에 그 목적이 있다.

도 1a 내지 도 1c는 종래의 반도체 소자의 스토리지 콘택을 나타낸 평면도 및 단면도.

도 2는 본 발명의 실시예에 따른 레티클을 나타낸 평면도.

도 3a 및 도 3b는 본 발명의 실시예에 따른 웨이퍼 및 스크라이브 라인을 나타낸 평면도.

도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 마스크 공정을 나타낸 단면도.

도 5a 내지 도 5c는 본 발명의 실시예에 따른 반도체 소자의 스토리지 콘택을 나타낸 평면도 및 단면도.

(도면의 주요부분에 대한 부호의 설명)

100 : 레티클 110 : 다이 오픈영역

120 : 스크라이브 마스킹 영역

120X, 120Y : 정렬마크 오픈영역

320X, 320Y : 정렬마크 400, 410 : 제 1 및 제 2 막

420 : 포토레지스트막 420A : 포토레지스트막 패턴

A : 스크라이브 라인

상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 레티클은 웨이퍼의 다이를 소정의 패턴대로 노광하기 위한 다이오픈영역과, 웨이퍼의 스크라이브 라인을 마스킹하기 위한 스크라이브 마스킹영역을 포함하고, 마스킹영역에는 상기 스크라이브 라인에 배치된 웨이퍼 정렬마크를 오픈하기 위한 정렬마크 오픈영역이 구비된 것을 특징으로 한다.

또한, 본 발명에 따른 마스크 공정은 다수개의 웨이퍼 정렬마크가 형성된 스크라이브 라인과 패턴이 형성되는 다이를 구비한 웨이퍼 상에 패턴형성용 막을 형성하는 단계; 막 상에 포토레지스트막을 형성하는 단계; 포토레지스트막을 노광 및현상하여 다이부분 상의 막을 일부 노출시킴과 동시에 정렬마크 상의 막을 동시에 노출시키는 포토레지스트막 패턴을 형성하는 단계; 및 노출된 막을 식각하여 다이부분에 패턴을 형성함과 동시에 상기 정렬마크를 노출시키는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.

도 2는 본 발명의 실시예에 따른 레티클을 나타낸 평면도이고, 도 3a 및 도 3b는 본 발명에 따른 웨이퍼 및 웨이퍼의 소정 스크라이브 라인(A)의 확대도이다.

도 2에 도시된 바와 같이, 레티클(100)은 웨이퍼의 다이를 소정의 패턴대로 노광하기 위한 다이오픈영역(110)과 웨이퍼의 스크라이브 라인을 마스킹하기 위한 스크라이브 마스킹영역(120)으로 이루어진다. 또한, 마스킹영역(120)에는 예컨대 SPM 또는 XPA(eXpanded Pattern Area) 마크와 같은 웨이퍼 정렬마크를 오픈하기 위한 정렬마크 오픈영역(120X, 120Y)을 구비하는데, 이때 정렬마크 오픈영역(120X, 120Y)은 직교하는 X축 및 Y축 방향으로 각각 배치되며, X축의 정렬마크 오픈영역(120X)의 크기는 800 내지 1,000× 80 내지 100㎛이고, Y축의 정렬마크 오픈영역(120Y)의 크기는 80 내지 100 내지 800 내지 1,000㎛이다.

한편, 상기한 레티클을 이용하여 도 3a의 웨이퍼(200)를 노광한 후 현상하게 되면, 도 3b에 도시된 바와 같이, 웨이퍼 정렬마크(320X, 320Y)가 초기의 상태로 오픈된다.

즉, 도 4a 내지 도 4d는 도 3b의 B-B'선에 따른 단면도로서, 먼저 도 4a에 도시된 바와 같이, 웨이퍼(200)의 스크라이브 라인(A)의 소정부분에 다수개의 핀형상의 웨이퍼 정렬마크(320X)가 형성되고, 도 4b에 도시된 바와 같이, 웨이퍼(200)의 다이부분에 소정의 패턴을 형성하기 위하여 웨이퍼(200) 전면에 제 1 및 제 2 막(400, 410)을 형성하고, 그 상부에 포토레지스트막(420)을 형성한다. 그리고 나서, 도 2의 레티클(100)을 이용하여 포토레지스트막(420)을 노광한 후 현상하여, 도 4c에 도시된 바와 같이, 포토레지스트막 패턴(420A)을 형성한다. 이때, 레티클(100)에 구비된 정렬마크 오픈영역(120X, 120Y)에 의해 스크라이브 라인(A) 상부의 포토레지스트막(420)이 일부 노광되어, 정렬마크(320X) 상부의 제 1 및 제 2 막(400, 410)이 동시에 노출된다.

그리고 나서, 노출된 제 1 및 제 2 막(400, 410)을 식각하여 웨이퍼(200)의 다이부분에 패턴(미도시)을 형성함과 동시에 도 4d에 도시된 바와 같이, 스크라이브 라인(A)의 정렬마크(320X)를 노출시킨 후, 공지된 방법으로 포토레지스트막 (420)을 제거한다.

상기한 본 발명에 의하면, 레티클의 스크라이브 라인 마스킹 영역에 웨이퍼 정렬을 위하여 스크라이브 라인에 형성된 정렬마크를 오픈시키기 위한 소정의 오픈영역을 구비하도록 하여 다이부분의 패턴 형성을 위한 마스크 공정시 웨이퍼 정렬마크를 동시에 오픈시킨다. 이에 따라, 후속 마스크 공정 시 웨이퍼와 레티클의 정렬이 용이하게 이루어지고 WQ가 예컨대 종래의 5 내지 15%로 향상되고, 오버레이 3시그마(sigma)도 종래의 50 내지 60nm에서 30 내지 40nm감소됨으로써, 웨이퍼 정렬패일이 감소된다.

예컨대, 도 5a 내지 도 5c는 상기한 레티클을 이용한 마스크 공정의 진행 후캐패시터의 스토리지 전극 콘택을 형성한 후의 평면도 및 단면도로서, 도 5a 및 도 5b에 도시된 바와 같이, 종래와 같은 콘택홀 부분의 손상없이 용이하게 콘택이 이루어질 뿐만 아니라 코어산화막의 적용후 야기되는 스토리지 전극 콘택의 손실이 방지됨을 알 수 있다.

또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (4)

1. 웨이퍼의 다이를 소정의 패턴대로 노광하기 위한 다이오픈영역과,

   상기 웨이퍼의 스크라이브 라인을 마스킹하기 위한 스크라이브 마스킹영역을 포함하고,

   상기 마스킹영역에는 상기 스크라이브 라인에 배치된 웨이퍼 정렬마크를 오픈하기 위한 정렬마크 오픈영역이 구비된 것을 특징으로 하는 반도체 소자의 레티클.
2. 제 1 항에 있어서, 상기 정렬마크 오픈영역은 서로 직교하여 배치된 것을 특징으로 하는 반도체 소자의 레티클.
3. 제 2 항에 있어서, 상기 정렬마크 오픈영역의 크기는 800 내지 1,000× 80 내지 100㎛인 것을 특징으로 하는 반도체 소자의 레티클.
4. 다수개의 웨이퍼 정렬마크가 형성된 스크라이브 라인과 패턴이 형성되는 다이를 구비한 웨이퍼 상에 패턴형성용 막을 형성하는 단계;

   상기 막 상에 포토레지스트막을 형성하는 단계;

   상기 포토레지스트막을 노광 및 현상하여 상기 다이부분 상의 막을 일부 노출시킴과 동시에 상기 정렬마크 상의 막을 동시에 노출시키는 포토레지스트막 패턴을 형성하는 단계; 및

   상기 노출된 막을 식각하여 상기 다이부분에 패턴을 형성함과 동시에 상기 정렬마크를 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 마스크 공정.