KR100299565B1 - 반도체 메모리장치 - Google Patents

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Abstract

본 발명은 파이프라인화된 데이타 버스라인 구조에 의해 작은 전압진폭으로 데이타를 전달시켜 저전력·고속화를 실현한 반도체 메모리장치에 관한 것으로, 특히 전달하고자 하는 각각의 데이타마다 싱글라인의 데이타 버스라인을 사용하므로써 칩 내부면적의 증가를 반으로 감소시키고, 이와 더불어 데이타신호와 비교전압 신호 및 데이타 스트로브신호를 동시에 같은 조건으로 전달하는 것이 가능해져 커먼모드 노이즈 및 그라운드 바운싱에 의한 영향을 최소화한 반도체 메모리장치에 관한 것이다.

Description

반도체 메모리장치{Semi-conductor memory device}
본 발명은 반도체 메모리장치에 관한 것으로, 보다 상세하게는 파이프라인화된 데이타 버스라인 구조에 의해 작은 전압진폭으로 데이타를 전달시키므로써, 저전력·고속화를 실현한 반도체 메모리장치에 관한 것이다.
일반적으로, 컴퓨터의 메인 메모리 및 그래픽 메모리 등으로 사용되는 디램(DRAM)은 시스템의 성능향상을 위해 높은 대역폭(bandwidth)이 요구되어지며, 이러한 요구조건을 만족시키기 위해 디램의 내부 동작 주파수를 증가시키거나 이와 동시에 파이프라인(pipeline) 및 프리페치(prefetch) 방식의 회로구조를 채택하여 사용하게 된다.
그러나, 디램의 내부동작 속도는 워드라인 액세스 및 센싱 등의 내부동작 원리상 한계가 따르기 때문에 다수의 데이타 버스라인을 사용하여 동시에 많은 데이타를 입·출력 인터페이스 회로로 미리 전달하여 차례대로 출력하는 방법(이를 '프리페치 구조'라 함)을 데이타 액세스회로에 적용하여, 요구되는 대역폭을 실현하고 있다.
그래서, 싱크로너스 디램(Synchronous DRAM), 디디알 에스디램(D.D.R. SDRAM), 램버스 디램(Rambus DRAM) 등과 같이 고속동작을 요하는 메모리장치에서는 상기한 프리페치 방식을 내부회로에 적용하고 있으며, 또한, 디램소자를 내장하는 Embedded 메모리장치에서도 로직회로에서 요구되는 대역폭을 만족시키기 위해 128 비트 또는 그 이상의 많은 수의 데이타 버스라인을 사용하기도 한다.
그런데, 종래에 사용된 반도체 메모리장치에서의 데이타 버스라인 구조는 일반적으로 2개의 라인으로 1개의 데이타를 전달하며 CMOS 레벨의 신호를 사용하는 구조로 이루어지는데(이때, CMOS 레벨이라 함은 접지전위(Vss)와 전원전위(Vdd)를 지칭함), 이러한 데이타 버스라인 구조로는 150MHz이상의 고속동작에 대응하기가 매우 어려우며, 많은 수의 데이타 버스라인을 사용하는 경우에는 전력소모가 급속도로 커지는 문제점이 발생한다.
도 1 은 종래에 사용된 반도체 메모리장치에서의 데이타 버스라인 구조를 나타낸 구성도로, 2개의 글로벌 데이타 버스라인이 1개의 데이타를 전달하는 구조를 갖는데, 이와 같은 구조는 다수의 메모리 셀로 이루어진 뱅크(100)와 입·출력 인터페이스 회로부(200) 사이에 n개의 데이타 전달을 위한 2n개의 글로벌 데이타 버스라인을 구비하여 구성된다.
또한, 상기 뱅크(100) 및 입·출력 인터페이스 회로부(200)에는 각 글로벌 데이타 버스라인 구동을 위한 n개의 구동수단(10)과, 상기 구동수단(10)에 의해 구동된 각각의 2개의 글로벌 데이타 버스라인에 실린 2개의 데이타를 전달받아 이를 비교하여 데이타값을 판별하는 데이타 수신수단(20)을 데이타 수만큼 각각에 구비하여 구성된다.
그런데, 종래의 반도체 메모리장치는 상기한 바와 같이 데이타 전달을 위해 각각의 데이타마다 2개의 데이타 버스라인을 사용하는 데이타 버스라인 구조에 의해 커먼모드 노이즈에는 강한 동작특성을 갖는 장점이 있기는 하지만, 칩 내부면적이 상당히 커지는 단점이 있다.
또한, 일반적으로 사용되는 글로벌 데이타 버스라인의 경우 길이가 매우 긴 메탈라인으로 구성되며 라인의 캐패시턴스 또한 상당히 크기 때문에, 다수의 글로벌 데이타 버스라인을 통해 동시에 많은 수의 CMOS 레벨 데이타가 전달될 경우 상당한 전력소모가 뒤따르게 되는 문제점이 있으며, 프리차지시의 소모시간도 길어서 150MHz 이상의 고속동작에 대응하기가 어려워지는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 각 데이타마다 단일 글로벌 데이타 버스라인을 사용하되 전원전압 수준으로 클램핑시켜 데이타전달에 사용하므로써, 전압진폭을 감소시켜 고속의 저전력소모 동작을 실현한 반도체 메모리장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 메모리장치는 뱅크와 입·출력 인터페이스 회로부 사이에 연결되는 데이타수와 동일한 수의 글로벌 데이타 버스라인과 단일 데이타 스트로브 라인 및 기준 비교전압 라인과;
상기 다수의 글로벌 데이타 버스라인, 데이타 스트로브 라인, 기준 비교전압 라인들을 일정 전위레벨로 고정시키기 위해 각 라인마다 연결된 클램핑수단과;
상기 다수의 글로벌 데이타 버스라인과 데이타 스트로브 라인 및 기준 비교전압 라인의 양측단마다 연결되며, 입·출력 인에이블신호와 데이타 스트로브 신호 및 각 데이타신호의 조합에 의해 각 라인들의 구동을 제어하는 제1 내지 제3 구동수단과;
상기 데이타 스트로브 라인의 양측단에 연결되며, 데이타 스트로브 라인에 실린 스트로브신호를 수신받아 기준 비교전압과의 비교에 의해 데이타 스트로브신호를 출력하는 제1 수신수단과;
상기 다수의 글로벌 데이타 버스라인 각각의 양측단에 연결되며, 상기 제1 수신수단으로부터 출력되는 데이타 스트로브신호의 제어하에 각 데이타신호와 기준 비교전압 신호를 비교하여 각각의 데이타값을 출력하는 제2 수신수단을 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 메모리장치는 상기 클램핑수단에 의한 데이타 버스라인의 프리차지를 고속화하기 위해, 상기 글로벌 데이타 버스라인 및 데이타 스트로브 라인 각각에 연결된 다수의 프리차지수단을 추가로 구비하는 것을 특징으로 한다.
도 1 은 종래에 사용된 반도체 메모리장치에서의 데이타 버스라인 구조를 나타낸 구성도
도 2 는 본 발명의 제1 실시예에 따른 반도체 메모리장치에서의 데이타 버스라인 구조를 나타낸 구성도
도 3 은 본 발명의 제2 실시예에 따른 반도체 메모리장치에서의 데이타 버스라인 구조를 나타낸 구성도
도 4 는 도 2 및 도 3 에 도시된 반도체 메모리장치의 동작 타이밍도
도 5 는 본 발명에 따른 반도체 메모리장치에서의 데이타 버스라인구조를 그룹으로 적용한 것을 나타낸 구성도
도 6 은 본 발명에 따른 반도체 메모리장치에 사용되는 데이타 (스트로브) 구동수단의 일 예를 나타낸 회로 구성도
도 7 은 본 발명에 따른 반도체 메모리장치에 사용되는 데이타 수신수단의 일 예를 나타낸 회로 구성도
<도면의 주요부분에 대한 부호의 설명>
10, 30, 40: 구동수단 20, 25: 수신수단
50, 60: 클램핑수단
100: 뱅크 200: 입·출력 인터페이스 회로부
DQ: 데이타 입·출력핀 IOEN: 입·출력 인에이블신호
DQS: 데이타 스트로브 라인 D·QSTR: 입력 데이타 스트로브 신호
GDB1∼GDBn: 글로벌 데이타 버스 라인
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2 는 본 발명의 제1 실시예에 따른 반도체 메모리장치에서의 데이타 버스라인 구조를 나타낸 구성도로, 뱅크(100)와 입·출력 인터페이스 회로부(200) 사이에 연결되는 데이타수와 동일한 수(n개)의 글로벌 데이타 버스라인(GDB1∼GDBn)과 단일 데이타 스트로브 라인(DQS) 및 기준 비교전압 라인(Vref)과; 상기 다수의 글로벌 데이타 버스라인(GDB1∼GDBn), 데이타 스트로브 라인(DQS), 기준 비교전압 라인(Vref)들을 일정 전위레벨로 고정시키기 위해 각 라인마다 연결된 클램핑수단(50)과; 상기 다수의 글로벌 데이타 버스라인(GDB1∼GDBn)과 데이타 스트로브 라인(DQS) 및 기준 비교전압 라인(Vref)의 양측단마다 연결되며, 입·출력 인에이블신호(IOEN)와 데이타 출력 스트로브 신호(QSTR) 및 각 데이타신호(DATA1∼DATAn)의 조합에 의해 각 라인들의 구동을 제어하는 각각의 구동수단(10, 30, 40)과; 상기 데이타 스트로브 라인(DQS)의 양측단에 연결되며, 데이타 스트로브 라인(DQS)에 실린 스트로브신호를 수신받아 기준 비교전압(Vref)과의 비교에 의해 데이타 스트로브신호(DSTR)를 출력하는 데이타 스트로브 수신수단(25)과; 상기 다수의 글로벌 데이타 버스라인(GDB1∼GDBn) 각각의 양측단에 연결되며, 상기 데이타 스트로브 수신수단(25)으로부터 출력되는 데이타 스트로브신호(DSTR)의 제어하에 각 데이타신호(DATA1∼DATAn)와 기준 비교전압 신호(Vref)를 비교하여 각각의 데이타값을 출력하는 데이타 수신수단(20)을 구비하여 구성한다.
동 도면에서, 상기 클램핑 수단(50)은 전원전압(Vdd) 인가단과 각각의 라인 사이에 연결된 클램핑 저항(Rc)으로 이루어진다.
또한, 상기 각각의 데이타 구동수단(10), 데이타 스트로브 구동수단(30), 비교전압 구동수단(40)은 각각의 라인(GDB1∼GDBn, DQS, Vref) 양측단과 접지단(Vss) 사이에 접속되어 각각의 게이트단으로 각 데이타신호(DATA1∼DATAn)와 입·출력 인에이블신호(IOEN)의 앤드조합신호, 데이타 출력 스트로브신호(QSTR)와 상기 입·출력 인에이블신호(IOEN)의 앤드조합신호, 그리고 입·출력 인에이블신호(IOEN)가 인가되는 NMOS 트랜지스터로 이루어진다.
이때, 상기 데이타 구동수단(10)과 데이타 스트로브 구동수단(30) 및 비교전압 구동수단(40)을 구성하는 각각의 NMOS 트랜지스터의 채널폭(channel width)비는 2WN: 2WN: 1WN이 된다.
다음의 표 1 은 각 구동수단을 비교한 것이 된다.
<표 1>
구동수단 채널폭 구동전류 구동신호 전압
데이타 구동수단(10)과데이타 스트로브 구동수단(30) 2WN 2×IO Vdd-2Vt
비교전압 구동수단(40) 1WN 1×IO Vdd-Vt
상기 비교전압 구동수단(40)은 데이타가 전달될 때만 턴-온되어 기준 비교전압 라인에 Vdd－Vt 전위수준의 비교전압(Vref)을 실어 데이타 수신수단(20) 및 데이타 스트로브 수신수단(25)으로 전달하게 된다.
이때, 상기 데이타 수신수단(20)은 데이타 스트로브신호(DSTR)에 의해 제어되며, 전달된 비교전압(Vref)신호와 각 글로벌 데이타 버스라인(GDB1∼GDBn)에 실린 전위신호를 비교하여 '1' 또는 '0'의 데이타값을 판별하게 되며, n개의 데이타가 전달될 때 출력 데이타 스트로브신호(QSTR)가 같이 전달되기 때문에 데이타신호간의 전달지연에 의한 왜곡(skew)를 줄일 수 있게 된다. 또한, n개의 데이타신호(DATA1∼DATAn)와 기준 비교전압 신호(Vref) 및 데이타 스트로브신호(DSTR)가 동시에 같은 조건으로 전달되어져 커먼 모드 노이즈 및 그라운드 바운싱에 의한 영향을 줄일 수 있게 된다.
그리고, 도면에 도시된 입·출력 인에이블신호(IOEN)는 데이타를 전달하는 부분에서만 활성화되어지는데, 예를들어 뱅크(100)에서 입·출력 인터페이스 회로부(200) 로의 데이타 전달시에는 뱅크(100) 부분의 입·출력 인에이블신호(IOEN)만이 활성화되고, 입·출력 인터페이스 회로부(200)의 입·출력 인에이블신호(IOEN)는 활성화되지 않게 된다.
도 3 은 본 발명의 제2 실시예에 따른 반도체 메모리장치에서의 데이타 버스라인 구조를 나타낸 구성도로, 도 2 에 도시된 제1 실시예와 기본 구성은 동일하며 단지 상기 클램핑수단(60)을 구성함에 있어 클램핑저항(Rc) 대신 게이트단이 접지연결된 PMOS 트랜지스터(Mc)를 사용하는 차이만이 있을 뿐 나머지는 동일하므로 자세한 구성설명은 생략하기로 한다.
도 4 는 도 2 및 도 3 에 도시된 반도체 메모리장치의 동작 타이밍도를 나타낸 것으로, 동 도면의 경우 데이타 1, 0, 1, 0 을 전달할 때를 도시하고 있다.
우선, (a)에 도시된 바와 같이 입·출력 인에이블신호(IOEN)가 '로직하이'로 활성화되면 일차적으로 비교전압 구동수단(40)을 이루는 NMOS 트랜지스터가 턴-온되어지면서 기준 비교전압 라인(Vref)을 구동한다.
그리고, n개의 데이타신호(DATA1∼DATAn)와 데이타 출력 스트로브신호(QSTR)가 각각 n개의 글로벌 데이타 버스라인(GDB1∼GDBn)과 데이타 스트로브라인(DQS)을 거쳐 각각에 연결된 수신수단(20, 25)에 전달된다.
그러면, 각 데이타 수신수단(20)은 (e)에 도시된 바와 같이 데이타가 전달될 때마다 활성화되는 입력 데이타 스트로브신호(DSTR)에 의해 동작 제어되어, 전달된 데이타신호와 비교전압(Vref) 신호를 비교하여 '0' 또는 '1' 의 데이타값을 판별하게 되는데, 상기 입·출력 인에이블신호(IOEN)가 활성화되어 있는 동안 (c)에 도시된 바와 같이 비교전압(Vref) 신호는 'Vdd－Vt' 의 전위수준을 유지하며 각 수신수단(20, 25)으로 전달된다.
그래서, 데이타가 '0'일 때에는 글로벌 데이타 버스라인(GDB)으로 전압변화없이 'Vdd' 전위가 전달되며, 데이타가 '1' 일 때에는 상기 글로벌 데이타 버스라인(GDB)에 'Vdd－2Vt' 전위가 (f)에 도시된 바와 같이 전달되어 진다.
도 5 는 본 발명에 따른 반도체 메모리장치에서의 데이타 버스라인구조를 그룹으로 적용한 것을 나타낸 구성도로, 너무 많은 수의 데이타 버스라인을 구비하는 반도체 메모리장치에 본 발명에서 사용되는 데이타 버스라인 구조를 그대로 적용하기에는 여러가지 문제점(예를들어, 데이타신호간 왜곡의 급증 및 커먼모드 노이즈의 영향 증가)이 있기 때문에, m×n개로 이루어진 다수의 데이타 버스라인을 동 도면에 도시된 바와 같이 m개의 그룹으로 나누어 각 그룹마다 n개의 글로벌 데이타 버스라인과 단일 데이타 스트로브 라인 및 비교전압 라인을 배치하여 구성하면 상기한 여러 문제점을 제거할 수 있게 된다.
도 6 은 본 발명에 따른 반도체 메모리장치에 사용되는 데이타 (스트로브)구동수단(10, 30)의 일 예를 각각 나타낸 회로 구성도로, 데이타신호 (스트로브) 신호(DATA, QSTR)와 입·출력 인에이블신호(IOEN)를 낸드조합하는 낸드 게이트(NAND1)와, 상기 낸드게이트(NAND1)의 출력단에 연결된 인버터(IV1)와, 상기 인버터(IV1)의 출력신호가 게이트단으로 인가되며 각 데이타 버스라인(GDB) 및 데이타 스트로브라인(DQS)과 접지단 사이에 연결된 2WN의 채널폭을 갖는 NMOS 트랜지스터(MN1)로 구성된다.
상기 구성에 의해, 상기 입·출력 인에이블신호(IOEN)가 활성화상태로 인가시 입력되는 데이타(DATA) 또는 데이타 출력 스트로브신호(QSTR)에 따라 상기 NMOS 트랜지스터(MN1)의 턴-온을 제어하여 글로벌 데이타 버스라인(GDB) 및 데이타 스트로브 라인(DQS)에 각기 다른 전위를 실게 된다.
도 7 은 본 발명에 따른 반도체 메모리장치에 사용되는 데이타 수신수단(20)의 일 예를 각각 나타낸 회로 구성도로, 글로벌 데이타 버스라인(GDB)에 실린 데이타 신호를 제1 입력신호로 하고 상기 기준 비교전압 신호(Vref)를 제2 입력신호로 하여 상기 데이타 스트로브신호(DSTR)의 제어하에 동작하는 전류미러 구조의 차동증폭기로 이루어지며, 이의 자세한 설명은 이미 공지된 사항이므로 생략하기로 한다.
상기 구성에 의해, 글로벌 데이타 버스라인(GDB)에 실린 데이타신호를 기준 비교전압(Vref)과 비교하여 그 차에 따라 데이타 신호값을 판별하게 되는 것이다.
또한, 본 발명에 따른 반도체 메모리장치에서는 '로직하이'의 데이타가 전달된 다음, 다수의 글로벌 데이타 버스라인들은 각각 상기 클램핑수단(50, 60)에 의해 Vdd 수준으로 프리차지되게 되는데, 이때 상기 프리차지되는데 요구되는 시간을 단축시키기 위해 별도의 프리차지수단을 각각의 글로벌 데이타 버스라인(GDB1∼GDBn) 및 데이타 스트로브 라인(DQS)에 추가하여 구성할 수도 있겠다.
본 발명에서 사용하게 되는 프리차지수단은 상기 데이타 스트로브 신호(DSTR)의 제어하에 일단 제어 펄스신호를 발생시키고 상기 제어 펄스신호에 따라 동작제어되어 해당 라인의 프리차지를 수행할 수 있도록 구성하면 되는데, 펄스 발생회로 및 프리차지 회로의 세부구성은 이미 공지되어 통상적으로 사용되고 있는 회로이므로 자세한 설명은 이하 생략하기로 한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체 메모리장치에 의하면, 전달하고자 하는 각각의 데이타마다 싱글라인의 데이타 버스라인을 사용하므로써, 칩 내부면적의 증가를 반으로 감소시킬 수 있는 경제적인 효과가 있다.
그리고, 데이타신호와 비교전압 신호 및 데이타 스트로브신호를 동시에 같은 조건으로 전달하는 것이 가능해져 커먼모드 노이즈 및 그라운드 바운싱에 의한 영향을 최소화할 수 있을 뿐만 아니라, 데이타 신호간의 전달지연으로 인한 왜곡을 제거할 수 있는 매우 뛰어난 효과가 있다.
또한, 미리 전원전압(Vdd)로 클램핑된 글로벌 데이타 버스라인을 거쳐 데이타를 전달하기 때문에, 전압 진폭을 작게할 수 있어서 고속동작 및 저전력소모를 실현할 수 있는 매우 뛰어난 효과가 있다.
아울러, 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 뱅크와 입·출력 인터페이스 회로부 사이에 연결되는 데이타수와 동일한 수의 글로벌 데이타 버스라인과 단일 데이타 스트로브 라인 및 기준 비교전압 라인과;
    상기 다수의 글로벌 데이타 버스라인, 데이타 스트로브 라인, 기준 비교전압 라인들을 일정 전위레벨로 고정시키기 위해 각 라인마다 연결된 클램핑수단과;
    상기 다수의 글로벌 데이타 버스라인과 데이타 스트로브 라인 및 기준 비교전압 라인의 양측단마다 연결되며, 입·출력 인에이블신호와 데이타 스트로브 신호 및 각 데이타신호의 조합에 의해 각 라인들의 구동을 제어하는 제1 내지 제3 구동수단과;
    상기 데이타 스트로브 라인의 양측단에 연결되며, 데이타 스트로브 라인에 실린 스트로브신호를 수신받아 기준 비교전압과의 비교에 의해 데이타 스트로브신호를 출력하는 제1 수신수단과;
    상기 다수의 글로벌 데이타 버스라인 각각의 양측단에 연결되며, 상기 제1 수신수단으로부터 출력되는 데이타 스트로브신호의 제어하에 각 데이타신호와 기준 비교전압 신호를 비교하여 각각의 데이타값을 출력하는 제2 수신수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서,
    상기 클램핑수단은 전원전압 인가단과 각각의 라인 사이에 연결된 저항으로 구성하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 1 항에 있어서,
    상기 클램핑수단은 전원전압 인가단과 각각의 라인 사이에 연결되며, 게이트단이 접지연결된 PMOS 트랜지스터로 구성하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 1 항에 있어서,
    상기 제1 내지 제3 구동수단은 각각의 라인 양측단과 접지단 사이에 접속되어 각각의 게이트단으로는 각 데이타신호와 입·출력 인에이블신호의 앤드조합신호, 데이타 출력 스트로브신호와 상기 입·출력 인에이블신호의 앤드조합신호, 그리고 입·출력 인에이블신호가 인가되며 각각의 채널폭비가 2: 2: 1 이 되는 NMOS 트랜지스터로 구성하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 수신수단은 각각 데이타 스트로브신호 및 각 데이타신호를 제1 입력으로 하며, 상기 기준 비교전압 신호를 제2 입력으로 하는 전류미러 구조의 차동증폭기로 구성하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제 1 항에 있어서,
    상기 다수의 글로벌 데이타 버스라인과 데이타 스트로브 라인상에 상기 클램핑수단과 병렬로 접속되어 각각의 해당 라인을 일정 전위수준으로 프리차지시키는 다수의 프리차지수단을 추가로 구비하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 6 항에 있어서,
    상기 프리차지수단은 상기 데이타 스트로브 신호를 입력받아 발생된 제어 펄스신호의 제어하에 활성화되는 것을 특징으로 하는 반도체 메모리장치.
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