KR100332011B1

KR100332011B1 - 어드레스트랜지션검출회로를갖는펄스발생회로

Info

Publication number: KR100332011B1
Application number: KR1019970020528A
Authority: KR
Inventors: 테츠지 토가미
Original assignee: 닛본 덴기 가부시끼가이샤
Priority date: 1996-05-24
Filing date: 1997-05-24
Publication date: 2002-09-27
Anticipated expiration: 2017-05-24
Also published as: DE69724696D1; TW360868B; US6037815A; DE69724696T2; JPH09320274A; EP0809359A1; EP0809359B1; KR970076814A; JP3087653B2

Abstract

지연 회로 또는 리셋 회로로서 선택적으로 동작할 수 있는 제1 및 제2 지연회로를 갖는 펄스 발생 회로. 지연 회로는 각각 리셋 회로로서 동작할 때 신속하게 그의 관련 노드 상의 포텐셜을 고정시키기 위해 충전 트랜지스터와 방전 트랜지스터를 갖는다. 짧은 펄스가 사고로 입력 신호로서 계속 입력되더라도, 회로는, 입력 신호의 처음 변화와 동시에 변화하고, 입력 신호의 마지막 변화 때문에 원하는 기간을 갖는 신호 펄스를 확실하게 출력한다.

Description

어드레스 트랜지션 검출 회로를 갖는 펄스 발생 회로

본 발명은 펄스 발생 회로에 관한 것이며, 더욱 특히 입력신호 레벨의 변화에 대한 응답으로 펄스 신호를 발생하는 개선된 회로에 관한 것이다.

그러한 회로는 예컨대 어드레스 트랜지션 검출 회로와 같은 반도체 메모리 회로에 널리 사용된다. 그 회로는 어드레스 신호 또는 입력신호의 스위칭을 검출함으로써 펄스를 발생한다. 그 펄스는 워드 라인을 방전하고, 비트 라인 쌍 등을 미리 충전 및 등화시킴으로써 내부 메모리 회로를 리셋시키기 위해 사용된다. 그러한 회로는 예컨대 일본 특허 공개공보 5-54660호에 기재되어있다.

도1에서 지연회로(D51 및 D52), 표준 인버터 게이트(G55, G56, G57 및 G511), NOR 게이트(G58 및 G59), 액티브-로우 AND 게이트(G510)가 도시되어 있다.

지연회로(51)는 두 개의 인버터 게이트(G51과 G52) 및 커패시터(C51과 C52)로 구성되어 있다. 인버터 게이트(G51)는 좁은 게이트 채널폭을 갖는 P-채널 트랜지스터(P51) 및 넓은 게이트 채널폭을 갖는 N-채널 트랜지스터(N51)를 갖는다. 인버너 게이트(G52)는 넓은 게이트 채널폭을 갖는 P-채널 트랜지스터(P52)과, 좁은 게이트 채널폭을 갖는 N-채널 트랜지스터(N52)를 갖는다. 다른 지연 회로(D52)는지연 회로(D51)와 구성이 같으므로, 중복을 피하기 위해서 상세한 설명을 하지 않겠다. 이 회로는 입력 신호(501)을 수신하고 출력 신호(502)를 생성한다.

입력 신호(501)는 인버터 게이트(G51)의 입력으로 들어가고, 이 인버터 게이트(G51)의 출력은 인버터 게이트(G52)의 입력에 연결된다. 인버터 게이트(G52)의 출력은 인버터 게이트(G56)의 입력에 연결되고, 이 인버터 게이트(G56)의 출력은 NOR 게이트(G58)의 하나의 입력에 연결된다. 입력 신호(501)는 또한 NOR 게이트(G58)의 다른 입력에 연결된다. 커패시터(C51)는 한쪽에서 전원 포텐셜과 연결되고, 다른 한쪽에서 노드(503)에 연결된다. 즉, 인버터 게이트(G51)과 인버터 게이트(G52) 사이의 접합이 된다. 커패시터(C52)는 한쪽에서 접지 포텐셜에 연결되고, 다른 한쪽에서 노드(504)에 연결된다. 즉, 인버터 게이트(G52)과 인버터 게이트(G56) 사이의 접합이 된다.

또한, 입력 신호(501)는 표준 인버터 게이트(655)의 입력에 인가되고, 그의 출력은 지연 회로(D52)의 입력에 연결된다. 지연회로(D52)의 출력은 정규 인버터 게이트(G57)의 입력에 연결되고, 그의 출력은 NOR 게이트(G59)의 한 입력에 연결된다. 지연 회로(D52)의 입력은 NOR 게이트(59)의 다른 입력에 연결된다. NOR 게이트(G58)의 출력과 NOR 게이트(G59)의 출력은 각각 액티브-로우 AND 게이트(G510)의 두 입력에 연결된다. AND 게이트(G510)의 출력은 표준 인버터 게이트(G511)에 연결된다.

도 2에서 도1에 도시된 회로의 다양한 노드에서 나타나는 신호들의 파형이 도시되어 있다. 도2에는, 입력 신호(501), 출력 신호(502), 인버터 게이트(G51)로부터 출력된 신호(503), 인버터 게이트(G52)로부터 출력된 신호(504), 표준 인버터게이트(G55)로부터 출력된 신호(505), 인버터 게이트(G53)로부터 출력된 신호(506), 인버터 게이트(G54)로부터 출력된 신호(507), 표준 인버터 게이트(G57)로부터 출력된 신호(508), NOR 게이트(G59)로부터 출력된 신호(509), 표준 인버터 게이트(G56)로부터 출력된 신호(510), NOR 게이트(G5S)로부터 출력된 신호(511), AND 게이트(G510)로부터 출력된 신호(512)가 도시되어 있다.

도1과 도2를 참고해서 상기 회로의 자세한 동작에 대해서 설명하고자 한다. 입력 신호(501)는 로우 레벨로부터 하이 레벨로 변한다고 가정한다. 그러면, 지연회로(D51)의 노드(503)는 인버터 게이트(G51) 때문에 즉시 낮아지고, 그의 N-채널 트랜지스터(N51)는 높은 능력(전류 구동 능력)을 갖는다. 노드(504)는 인버터 게이트(G52) 때문에 즉시 높아지고, 그의 P 채널 트랜지스터(G52)는 높은 능력을 갖는다. 표준 인버터 게이트(G56)를 통해서 인버터 게이트(G52)에 연결된 노드(510)는 낮아지고, 노드(511) 즉, NOR게이트(G58)의 출력은 로우 레벨로 남아 있는다.

반면에, 노드(505) 즉, 표준 인버터 게이트(G55)의 출력은 입력 신호(501)의 상승 에지에서 로우로 된다. 지연 회로(D52)의 노드(506)는 인버터 게이트(G53) 때문에 천천히 하이로 되고, 그의 P-채널 트랜지스터(P53)는 낮은 능력을 가지며, 커패시터(C53) 때문에 로드를 가진다. 노드(507)는 인버터 게이트(G54) 때문에 느리게 낮아지며, 그의 N-채널 트랜지스터(N54)는 낮은 능력을 가지며, 커패시터(C54) 때문에 로드를 가진다. 노드(508), 즉 표준 인버터 게이트(G57)의 출력은 높아진다. 노드(508), 즉 NOR 게이트(G57)의 출력은 높아진다. 노드(509), 즉 NOR게이트(G59)의 출력은 입력 신호(501)의 상승 에지에서 높아진 다음, 지연 회로(D52)에 의해 제공된 지연(D)에 따라 낮아진다.

액티브 로우 AND 게이트(G510)은 노드(509 및 511) 상에 나타난 파형을 AND 한 다음, 인버터(G511)는 AND 게이트(510)의 출력을 반전시킨다. 그 결과로서, 인버터(G511)는 입력 신호(501)의 상승 에지에서 폭(D)을 갖는 펄스의 형태로 출력 신호(502)를 생성한다.

입력 신호(501)가 낮아지면, 지연 회로(D51 및 D52)는 상기 절차와 반대 절차를 수행한다. 계속해서, 그 회로는 입력 신호(501)의 하강 에지에서 출력 신호(502)로서 폭(D)을 갖는 펄스를 출력한다.

위에 설명한 바와 같이, 도1의 종래의 회로는 입력 신호(501)의 상승 에지와 하강 에지의 각각에서 원하는 폭(D)을 가진 펄스를 출력할 수 있다. 그러나, 도3에 도시된 바와 같이, 2 이상의 짧은 펄스가 계속해서 우연히 입력 신호(501)로서 그 회로에 가해진다고 가정해 보자. 그러면, 그 회로는 다음과 같은 이유 때문에 기대했던 펄스(또는 D만큼의 폭을 갖는 펄스)와 다른 잘못된 펄스를 생성한다.

도 3에 도시된 바와 같이, 지연 회로(D51)의 노드(503)는 입력 신호(501)의 제1 펄스의 하강 에지에서 높아진다. 그 다음에, 노드(503)는 입력 신호(501)의 제 2 펄스의 상승 에지에서 낮아진다. 이 순간에, 노드(504)의 레벨은 인버터(G52)에 의해 낮아진다. 노드(504)의 낮아진 레벨이 표준 인버터 게이트(G56)의 P-채널 트랜지스터의 임계 전압보다 낮다면, 노드(510)의 파형으로 나타낸 바와 같이, 노치가 나타날 것이다. 그 결과, NOR 게이트(G58)의 출력은 그 노치에 의해서 폭이 감소된다. 이것은 또한 다른 지연 회로(D52)에도 적용된다.

간단히 말해서, 종래의 회로는 각 지연 회로의 노드를 충전 및 방전하는데 있어서 인버터에 의존한다. 따라서, 입력신호의 펄스폭이 지연회로의 지연 완료 시간보다 작으면, 또, 리셋 시작 신호(입력 신호(501)의 하강 에지)가 인버터의 충전 및 방전 동작보다 타이밍이 느리다면, 상기 노치가 나타나고 기대했던 파형이 출력되지 못하게 한다. 지연 회로(D51 및 D52)의 단계의 수가 증가하인 그것은 리셋 시작 신호를 더 지연시킬 것이므로 이러한 문제를 더 악화시킬 것이다.

반도체 메모리 장치에서, 워드 라인의 방전, 비트 라인쌍의 회로단선, 충전, 데이터 센스 증폭기의 활성화 등의 진행을 출력 신호(502)의 펄스 폭(D)에 맞추는 것이 일반적인 관행이다. 따라서, 기대했던 펄스보다 작은 폭을 갖는 펄스는 반도체 메모리 소자의 위와 같은 동작에 필요한 시간을 지킬 수 없도록 만든다. 결과적으로, 반도체 메모리 소자에 잘못된 정보가 전송되어 정확한 동작을 할 수 없게 만든다.

따라서, 본 발명의 목적은 더 개선된 펄스 발생 회로를 제공하는 것이다.

본 발명의 또다른 목적은 반도체 메모리 소자에 내장할 수 있는 펄스 발생 회로를 제공하는 것이다.

본 발명의 또다른 목적은 입력 신호의 상태에 무관하게, 미리정한 폭을 갖고 노치를 갖지 않는 출력신호를 발생할 수 있는 펄스 발생 회로를 제공하는 것이다.

도1은 종래의 펄스 발생 회로를 보여주는 개략적인 블록도.

도2는 종래의 회로에 포함된 다양한 노드에 나타나는 신호의 파형을 보여주는 타이밍도.

도3은 도1과 유사하지만 조건이 다른 타이밍도.

도4는 본 발명을 구체화하는 펄스 발생 회로를 개략적으로 나타낸 블록도.

도5는 실시예에 포함된 다양한 노드에 나타나는 신호의 파형을 보여주는 타이밍도.

도6은 도4와 유사하지만 조건이 다른 타이밍도.

도7은 본 발명의 또다른 실시예를 개략적으로 나타낸 블록도.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 펄스 발생 회로

101 : 입력 신호

C11 : 커패시터

G13, G14 : 표준 인버터 게이트

D11 : 지연회로

M11 : 방전 회로

M12 : 충전회로

G15; NAND 게이트

G13 및 G14 : 표준 인버터 게이트

본 발명에 의한 펄스 발생 회로는 이 펄스 발생 회로의 인버터 회로를 제외하고는 충전 또는 방전 회로를 채용하는 것을 특징으로 한다. 본 발명에 의한 펄스 발생 회로는, 입력 신호를 수신하는 지연회로와, 지연회로의 출력과 연결된 방전 회로와, 지연회로의 출력을 형성하는 인버터 게이트와, 인버터 게이트의 출력과 연결되는 충전 회로, 및 인버터 게이트의 입력과 출력을 수신하는 NAND 게이트로 이루어진다. 충전 또는 방전 회로는 입력 신호를 수신하고, 펄스 발생 회로의 노드의 전위를 신속하게 제어한다.

따라서, 짧은 펄스가 펄스 발생 회로에 입력신호로서 계속 가해지더라도, 그 회로의 노드에 노치-모양의 신호가 나타나지 않는다. 따라서, 본 발명은 출력 펄스가 미리정한 폭보다 짧은 폭을 갖지 않도록 할 수 있다.

본 발명의 상기 목적과 기타 다른 목적, 특징 및 이점은 첨부된 도면을 참고해서 설명하는 아래의 상세한 설명으로부터 더욱 명백해질 것이다.

바람직한 실시예의 상세한 설명

도 4에서 본 발명의 실시예에 따른 펄스 발생 회로(100)이 도시되어있다. 이것은 실시예로서 어드레스 트랜지션 검출기로서 구현된 것이다. 한 단위의 펄스 발생 회로는 지연 회로, 방전 회로, 충전 회로, 표준 인버터 게이트, 및 NAND 게이트로 구성된다. 이 경우, 도시된 바와 같이, 회로(100)는 일반적으로, 도4에 도시된 바와 같이, 입력 신호(101)의 상승 예지에 응답하여 지연을 생성하는 상위 회로 그룹, 및 입력 신호(101)의 하강 에지에 응답하여 지연을 생성하는 하위 회로 그룹으로 이루어진다. 즉, 상위 회로 그룹은 입력 신호(101)의 상승 에지에 응답하는 펄스 신호를 발생하고, 하위 신호 그룹은 입력 신호(101)의 하강 에지에 응답하는 펄스 신호를 발생한다.

상위 회로 그룹은 표준 인버터 게이트(G13 및 G14), 제1 지연 회로(D11), 방전 회로(M11), 충전회로(M12), NAND 게이트(G16)를 포함한다. 제1 지연 회로 또는 집적 회로(D11)는 인버터 게이트(G11)와 커패시터(C11)로 이루어진다. 인버터 게이트(G11)는 좁은 게이트 채널폭을 갖는 P-채널 트랜지스터(P11)와 넓은 게이트 채널폭을 갖는 N-채널 트랜지스터(N11)를 포함한다. 표준 인버터 게이트(G14)는 파형을 형성하기 위해 사용된다. 방전 트랜지스터(M11)는 노드(104)가 로우 레벨이 되도록 일순간에 노드(104)를 방전한다. 충전 트랜지스터(M12)는 노드(105)가 하이레벨이 되도록 일순간에 노드(105)를 충전한다. NAND 게이트(G16)는 표준 인버터 게이트(G14)의 출력과 입력 신호(101)에 응답하여 폭(D)을 갖는 펄스를 발생한다.

바람직한 실시예에서, 표준 인버터 게이트(G13)는 P-채널 트랜지스터와 N-채널 트랜지스터를 갖는다. G13의 P-채널 트랜지스터치 게이트 채널 폭(W)은 12㎛로 설정되고, G13의 P-채널 트랜지스터의 게이트 채널 길이(L)는 0.9㎛로 설정된다. 또한, G13의 N-채널 트랜지스터의 게이트 채널 폭(W)은 6㎛로 설정되고, G13의 N-채널 트랜지스터의 게이트 채널 길이(L)는 0.8㎛로 설정된다. 그 결과, G13의 P-채널 트랜지스터의 전류 구동 능력은 G13의 N-채널 트랜지스터의 전류 구동능력과 같다. 또한, 표준 인버터 게이트(G14)의 구성은 표준 인버터 게이트(G13)의 구성과 같다. 반면에, 인버터 게이트(G11)는 하나의 P-채널 트랜지스터와 두 개의 N-채널 트랜지스터를 갖는다. G11의 N-채널 트랜지스터는 직렬로 연결되어 있다. G11의 P-채널 트랜지스터의 게이트 채널 폭(W)은 12㎛로 설정되고, G11의 P-채널 트랜지스터의 게이트 채널 길이(L)는 0.9㎛로 설정된다. 또한, G11의 N-채널 트랜지스터의 게이트 채널 폭(W)은 6㎛로 설정되고, G11의 N-채널 트랜지스터의 게이트 채널 길이(L)는 2.0㎛로 설정된다. 따라서, G11의 N-채널 트랜지스터의 전류 구동 능력은 G11의 P-채널 트랜지스터의 전류 구동 능력보다 더 크다. 또한, 방전 트랜지스터의 크기는 표준 인버터 게이트(G13)의 N-채널 트랜지스터에 상응한다. 충전 트랜지스터의 크기는 표준 인버터 게이트(G13)의 P-채널 트랜지스터에 상응한다.

하위 회로 그룹은 표준 인버터 게이트(G15), 제2 지연 회로(D12), 방전 회로(M13), 충전 회로(M14), 및 NAND 게이트(G17)를 포함한다. 제2 지연 회로(D12)는 인버터 게이트(G12)와 커패시터(C12)로 이루어진다. 인버터 게이트(G12)는 좁은 게이트 채널폭을 갖는 P-채널 트랜지스터(P12)와 넓은 게이트 채널폭을 갖는 N-채널 트랜지스터(N12)를 포함한다. 표준 인버터 게이트(G15)는 파형을 형성하기 위해 사용된다. 방전 트랜지스터(M13)는 노드(106)가 로우 레벨이 되도록 일순간에 노드(106)를 방전한다. 충전 트랜지스터(M14)는 노드(107)가 하이 레벨이 되도록 일순간에 노드(107)를 충전한다. NAND 게이트(G17)는 표준 인버터 게이트(G13)의 출력과 표준 인버터 게이트(G15)의 출력에 응답하여 폭(D)을 갖는 펄스를 발생한다.

상위 회로 그룹의 출력펄스와 하위 신호 그룹의 출력 펄스가 가해지고, NAND 게이트(G18)에 의해 NAND된다. 참조 번호 101은 입력 신호를 나타내고, 참조 번호 102는 출력 신호를 나타낸다.

더 상세히 말하면, 입력 신호(101)는 표준 인버터 게이트(G13)를 통해서 방전 트랜지스터(M11)의 게이트와 인버터 게이트(G11)의 입력에 인가된다. 인버터 게이트(G11)의 출력은 표준 인버터 게이트(G14)의 입력과 방전 트랜지스터(M11)의 드레인에 연결된다. 표준 인버터 게이트(G14)의 출력은 NAND 게이트(G16)의 하나의 입력과 충전 트랜지스터(M12)의 드레인에 연결된다. 충전 트랜지스터(M12)의 게이트와 입력 신호(101)는 NAND 게이트(G16)의 다른 입력에 연결된다. 커패시터(C11)는 한쪽에서 접지 포텐셜에 연결되고, 다른 쪽에서 노드(104)에 연결된다. 즉, 인버터(G11)과 인버터(G14) 사이의 접합이 생긴다.

또한, 입력 신호(101)는 방전 트랜지스터(M13)의 게이트와 인버터 게이트(G12)의 입력에 연결된다. 인버터 게이트(G12)의 출력은 인버터 게이트(G15)의 입력과 방전 트랜지스터(M13)의 드레인에 연결된다. 인버터 게이트(G15)의 출력은 NAND 게이트(G17)의 한 입력과 충전 트랜지스터(M14)의 드레인에 연결된다. 충전 트랜지스터(M14)의 게이트와 표준 인버터 게이트(G13)의 출력(103)은 NAND 게이트(G17)의 다른 입력에 연결된다. 커패시터(C12)는 한쪽에서 접지 포텐셜에 연결되고, 다른 쪽에서 노드(106)에 연결되어, 인버터 게이트(G12와 G15) 사이에 접합이 생긴다.

NAND 게이트(G16 및 G17)의 출력은 출력 신호(102)를 생성하는 NAND 게이트(G18)의 입력에 연결된다.

제1 지연 회로(D11)는 입력 신호(101)의 하강 에지에서 인버터 게이트(G13)를 통해서 지연 회로 역할을 하거나, 신호(101)의 상승 에지에서 고속 인버터의 역할을 한다. 제2 지연 회로(D12)는 제1 지연 회로(D11)와 구조가 같다. 지연 회로(D12)는 입력 신호(101)의 상승 에지의 지연 회로 역할을 하거나, 신호(101)의 하강 에지의 고속 인버터의 역할을 한다.

인버터 게이트(G14 및 G15)는 입력된 신호의 파형을 형성하고, 관련된 지연회로(D11 또는 D12)에 의해 무뎌진 신호 파형을 형성한다.

제 1 지연 회로(D11)에 할당된 방전 트랜지스터(M11)는 N-채널 MOS(금속 산화물 반도체) 트랜지스터로서 구현된다. 입력 신호(101)는 표준 인버터 게이트(G13)에 의해 반전되고, 다음에 N-채널 MOS 트랜지스터(M11)의 게이트에 인가된다. 트랜지스터(M11)는 입력 신호(101)의 하강 에지에서 턴온되어, 노드(104)가 고속으로 로우로 되도록 한다. 마찬가지로, 제2 지연 회로(D12)에 할당된 방전 트랜지스터(M13)는 N-채널 MOS(금속 산화물 반도체) 트랜지스터로서 구현한다. 트랜지스터(M13)는 입력 신호(101)의 상승 에지에서 턴온되어, 노드(106)가 고속으로 로우로 되도록 한다.

충전 트랜지스터(M12)는 그의 게이트에서 입력 신호(101)를 수신하는 P-채널 MOS 트랜지스터이다. 트랜지스터(M12)는 입력 신호(101)의 하강 에지에서 턴온되어, 노드(105)를 고속으로 하이 레벨로 만든다. 충전 트랜지스터(M14)는 그의 게이트에서, 표준 인버터 게이트(G13)가 입력신호(101)를 반전시킴으로써 출력되는 신호를 수신하는 P-채널 MOS 트랜지스터이다. 트랜지스터(M14)는 입력 신호(101)의 상승 에지에서 턴온되어, 노드(107)를 고속으로 하이 레벨로 만든다.

도 5에서 도4에 도시된 회로의 다양한 노드에서 나타나는 신호의 파형이 도시되어 있다. 도5에는, 입력신호(101), 출력 신호(102), 표준 인버터 게이트(G13)로부터 출력된 신호(103), 인버터 게이트(G11)로부터 출력된 신호(104), 표준 인버터 게이트(G14)로부터 출력된 신호(105), 인버터 게이트(G12)로부터 출력된 신호(106), 표준 인버터 게이트(G15)로부터 출력된 신호(107), NAND 게이트(G16)로부터 출력된 신호(108), 및 NAND 게이트(Gl7)로부터 출력된 신호(109)가 도시되어 있다.

도 5에 도시된 바와 같이 입력 신호(101)가 로우 레벨(제1 레벨)로부터 하이 레벨(제2 레벨)로 높아진다고 가정하자. 그러면, 노드(103)는 표준 인버터 게이트(G13) 때문에 하이 레벨로부터 로우 레벨로 변화한다. 제1 지연 회로(D11)는 하이 레벨로부터 로우 레벨로의 노드(103)의 변화에 대해 응답하는 집적회로로서 역할을 한다. 그 결과, 노드(104)의 파형은 로우 레벨로부터 하이 레벨로 천천히 상승하는 집적된 파형이 된다.

노드(105)는 인버터 게이트(G14)를 통하기 때문에 입력 신호의 상승에지 뒤에서 로우로 된다.

NAND 게이트(G16)는 노드(105)상의 신호와 입력 신호(101)에 기초한 펄스를 생성한다. NAND 게이트(G16)의 출력, 즉 노드(108)는 입력 신호(101)의 상승에지에서 낮아진 다음, 제1 지연 회로(D11)에 의해 제공된 지연(D)을 가지고 하이로 된다.

로우 레벨로부터 하이 레벨로 입력 신호(101)가 변화하자마자, 방전 트랜지스터(M13)는 일순간에 턴온되기 때문에 노드(106)는 빠르게 로우로 된다. 충전 트랜지스터(M14)가 하이 레벨로부터 로우 레벨로의 노드(103)의 변화에 응답하여 턴온되기 때문에, 노드(107)는 빠르게 하이로 된다.

NAND 게이트(G17)는 노드(107 및 103)의 레벨에 기초해서 펄스를 발생시키기 위해 사용된다. 이 순간에 노드(107 및 103)이 각자 실질적으로 동시에 높아지고 낮아지고 하기 때문에 NAND 게이트(G17)의 출력, 즉 노드(109)의 출력은 하이 레벨로 남아있다.

NAND 게이트(G18)는 노드(108 및 109)의 레벨에 기초해서 출력 신호(102)를 생성한다. 이 경우에, 노드(108)가 로우로 될 때 출력 신호(102)가 하이로 되고, 그 후 노드(108)가 하이로 될 때 출력 신호(102)가 로우로 된다. 결과적으로, 출력신호(102)는 입력 신호(101)가 높아질 때 실질적으로 동시에 높아진 다음, 제1 지연 회로(D11)에 의해서 지연(D)만큼 낮아진다.

하이 레벨에서 로우 레벨로의 입력 신호(101)의 트랜지션에 따라 일어나는 회로의 동작은 상기 동작과 정확히 반대이므로, 중복을 피하기 위해 상세히 설명하지 않는다.

도 6은 사용자가 우연히 연속적으로 2 이상의 짧은 펄스를 입력한 특정 경우에 대해서 설명하는 것이다.

이 경우, 먼저, 노드(104)는 입력신호(101)의 하이 레벨에 응답하여 로우 레벨로부터 하이 레벨로 천천히 상승하기 시작한다. 그러나, 노드(104)가 상승하는 중에, 입력 신호(101)는 하강하기 시작하고, 방전 트랜지스터(M11)는 노드(103)의 상승에 응답하여 턴온되고, 따라서 노드(104)가 빠르게 로우로 되게 한다. 그 결과, 노드(104)의 레벨은 파형 형성에 사용된 인버터 게이트(G14)의 임계전압으로 상승하지 않으므로, 노드(105)를 하이 레벨로 만든다. 따라서, 노드(108), 즉 NAND 게이트(G16)의 출력은 입력 신호(101)가 높아질 때와 동시에 낮아진 다음, 입력 신호(101)가 낮아질 때와 동시에 높아진다.

한편, 입력 신호(101)가 높아지면 방전 트랜지스터(M13)는 턴온된다. 그 다음에, 노드(106)는 제2 입력 펄스의 하강 에지에 응답하여 천천히 상승한다.

충전 트랜지스터(M14)는 노드(103)의 하강에 응답하여 턴온되며, 이것은 노드(107)가 빠르게 하이로 되게 만든다. 그러나, 노드(106)의 레벨 A(도6에 도시된 바와 같음)은 인버터 게이트(G15)의 임계 전압보다 낮다. 왜냐하면, 노드(107)는 하이 레벨에 남아있기 때문이다. 반면, 천천히 높아지는 노드(106)에 응답하여, 노드(107)는 인버터 게이트(G15)를 통해서 낮아진다.

노드(107 및 103) 상의 파형은 NAND 게이트(G17)로 입력된다. NAND 게이트(G17)의 출력, 즉 노드(109)는 노드(107)가 하이 레벨일 때와 노드(103)가 하이 레벨로 될 때 로우로 된다. 다음에, 노드(109)는 노드(107)가 인버터 게이트(G15)에 의해 낮아질 때 높아진다.

노드(108 및 109) 상의 파형은 NAND 게이트(G18)로 입력된다. 도6에 도시된 바와 같이, NAND 게이트(G18)의 출력(102)은 노드(108)가 낮아지면 높아지고, 다음에 노드(109)의 제2 상승 에지에 응답하여 낮아진다. 이러한 방법으로, 출력(102)은 입력 신호(101)가 높아질 때와 실질적으로 동시에 높아지고, 다음에 제2 지연 회로(D12)로 인해 입력 신호(101)의 마지막 하강 이후에 지연(D)을 가지고 낮아진다. 따라서, 도6에 도시된 바와 같이 짧은 펄스가 계속 입력되더라도, 회로(100)는 D이상의 폭을 갖는 펄스를 생성할 수 있다.

도 7에서 본 발명의 이점을 더 증강시키는 본 발명의 또다른 실시예에 대해서 설명하고자 한다. 도시된 바와 같이, 회로망(T41)은 도4에 도시된 회로망(T11 또는 T12)를 증가시킴으로써 펄스 폭(D)을 증가시키도록 구성된다. 망(T41)은 도4에 도시된 지연 회로(D11 또는 D12)와 동일한 지연 회로(D41)를 포함한다. 지연 회로(D42)는 인버터 게이트(G43)와 커패시터(C42)를 갖는다. 인버터 게이트(G43)은 높은 능력을 갖는 P-채널 트랜지스터와 낮은 능력을 갖는 N-채널 트랜지스터로 만들어진다. 커패시터(C42)는 한쪽에서 전원에 연결되고, 다른쪽에서 인버터 게이트(G43)의 출력에 연결된다. 그러한 두 개의 상이한 종류의 지연 회로는 홀수 단계로 연결된다. 특히, 지연 회로(D43 및 D44)는 지연 회로(D41 및 D42)와 각각 구성이 동일하다. 또한, 지연 회로 D4(2n+1)는 지연 회로(D41)와 동일하다. 도7에는, 인버터 게이트(G41), 방전 트랜지스터(M41, M43 및 M4(2n+1)), 및 충전 트랜지스터(M42 및 M44)가 도시되어있다.

이 경우, 더욱 바람직하게는, 인버터 게이트(G43)는 두 개의 P-채널 트랜지스터와 하나의 N-채널 트랜지스터를 갖는다. G43의 P-채널 트랜지스터는 직렬로 연결되어 있다. G43의 P-채널 트랜지스터의 게이트 채널 폭(W)은 12㎛로 설정되고, G43의 P-채널 트랜지스터의 게이트 채널 길이(L)는 2.0㎛로 설정된다, G43의 N-채널 트랜지스터의 폭(W)은 6㎛로 설정되고, G11의 N-채널 트랜지스터의 게이트 채널 길이(L)는 0.8㎛로 설정된다. 따라서, G43의 P-채널 트랜지스터의 전류 구동 능력은 N-채널 트랜지스터의 전류 구동 능력보다 더 크다.

과거에는, 펄스 폭(D)을 넓히기 위해 지연 회로의 수가 증가될 때, 그 노드에 관련된 지연 회로가 리셋 회로로서 작동할 때 각 노드의 포텐셜이 고정되도록 하기 위해 특정 시간이 필요하였다. 그러나, 여기 설명된 실시예에서는, 각 노드상에 위치한 충전 트랜지스터 또는 방전 트랜지스터가, 관련 회로가 리셋 회로로서 동작하는 순간에, 노드 포텐셜이 고정되도록 할 수 있다. 따라서, 짧은 펄스가 연속해서 입력되더라도, 회로는 D보다 큰 폭을 갖는 필스를 확실하게 출력하고 짧은 펄스를 출력하지 않는다.

요약하면, 본 발명은 입력 신호의 제1 트랜지션과 동시에 트랜지션되어 입력신호의 마지막 트랜지션 이후에 원하는 기간을 갖는 단일 펄스를 확실히 출력할 수 있고, 펄스 발생 회로를 제공한다. 이러한 이점은 지연 회로의 수가 증가함에 따라 더욱 현저해진다.

그러한 전례없는 이점은 일순간에 관련 노드의 포텐셜을 결정할 수 있는 방전 회로와 충전회로로부터 유도된다.

본 발명은 여기에 설명된 실시예에만 한정되지 않고 본 발명의 정신과 범위로부터 벗어나지 않고 수정 또는 변경될 수 있다는 것은 자명하다.

Claims

펄스 발생 회로에 있어서,

입력 신호가 공급되고, 제 1 지연 노드상의 제 1 지연된 신호를 출력하는 지연 회로로서, 상기 제 1 지연된 신호는 상기 입력 신호가 제 2 논리 레벨로부터 제 1 논리 레벨로 변화한 후에 상기 제 1 논리 레벨로부터 상기 제 2 논리 레벨로 변화하는, 상기 지연 회로와,

상기 제 1 지연 노드에 연결된 입력을 갖는 제 1 인버터와;

상기 입력 신호의 반전된 신호와 상기 제 1 인버터의 출력 신호가 공급되는 제 1 논리 회로로서, 상기 제 1 논리 회로는 상기 반전된 신호와 상기 제 1 인버터의 출력 신호가 모두 상기 제 2 논리 레벨을 취할 매 펄스 신호를 출력하는, 상기 제 1 논리 회로와;

상기 제 1 지연 노드와 제 1 전압 라인 사이에 연결된 소스-드레인 경로, 및 상기 입력 신호가 공급되는 게이트를 갖는 제 1 채널형의 제 1 트랜지스터와,

상기 반전된 신호가 공급되고, 제 2 지연 노드상의 제 2 지연된 신호를 출력하는 제 2 지연 회로로서, 상기 제 2 지연된 신호는 상기 반전된 신호가 상기 제 2 논리 레벨로부터 상기 제 1 논리 레벨로 변화한 후에 상기 제 1 논리 레벨로부터 상기 제 2 논리 레벨로 변화하는, 상기 제 2 지연 회로와;

입력이 상기 제 2 지연 노드에 연결되는 제 2 인버터와;

상기 입력 신호와 상기 제 2 인버터의 출력 신호가 공급되는 제 2 논리 회로로서, 상기 제 2 논리 회로는 상기 입력 신호와 상기 제 2 인버터의 출력 신호가 모두 상기 제 2 논리 레벨을 취할 때 제 2 펄스 신호를 출력하는, 상기 제 2 논리회로와;

상기 제 2 지연 노드와 상기 제 1 전압 라인 사이에 연결된 소스-드레인 경로와, 상기 반전된 신호가 공급되는 게이트를 갖는 상기 제 1 채널형의 제 2 트랜지스터를 포함하는, 펄스 발생 회로.
제 1 항에 있어서,

상기 제 2 인버터의 출력 노드와 제 2 전압 라인 사이에 연결된 소스-드레인 경로와, 상기 입력 신호가 공급되는 게이트를 갖는 제 2 채널형의 제 3 트랜지스터를 더 포함하는 펄스 발생 회로.
제 1 항에 있어서,

상기 제 1 지연 노드와 상기 제 1 전압 라인 사이에 연결된 제 1 커패시터를 더 포함하는 펄스 발생 회로.
제 1 항에 있어시,

상기 제 2 논리 회로는 NAND 회로인, 펄스 발생 회로.
펄스 발생 회로에 있어서,

입력 신호의 반전된 신호가 공급되고, 제 1 지연 노드상의 제 1 지연된 신호를 출력하는 지연 회로로서, 상기 제 1 지연된 신호는 상기 반전된 입련 신호가 제 2 논리 레벨로부터 제 1 논리 레벨로 변화한 후에 상기 제 1 논리 레벨로부터 상기 제 2 논리 레벨로 변화하는, 상기 지연 회로와;

상기 제 1 지연 노드에 연결된 입력을 갖는 제 1 인버터와;

상기 입력 신호와 상기 제 1 인버터의 출력 신호가 공급되는 제 1 논리 회로로서, 상기 제 1 논리 회로는 상기 입력 신호와 상기 제 1 인버터의 상기 출력 신호가 모두 상기 제 2 논리 레벨을 취할 때 펄스 신호를 출력하는, 상기 제 1 논리회로와;

상기 제 1 지연 노드와 제 1 전압 라인 사이긴 연결된 소스-드레인 경로와, 상기 입력 신호의 반전된 신호가 공급되는 게이트를 갖는 제 1 채널형의 제 1 트랜지스터와;

상기 제 1 인버터의 출력 노드와 제 2 전압 라인 사이에 연결된 소스-드레인 경로와, 상기 입력 신호가 공급되는 게이트를 갖는 제 2 채널형의 제 2 트랜지스터와;

상기 입력 신호가 공급되고, 제 2 지연 노드상의 제 2 지연된 신호를 출력하는 제 2 지연 회로로서, 상기 제 2 지연된 신호는 상기 입력 신호가 상기 제 2 논리 레벨로부터 상기 제 1 논리 레벨로 변화한 후에 상기 제 1 논리 레벨로부터 상기 제 2 논리 레벨로 변화하는, 상기 제 2 지연 회로와;

입력이 상기 제 2 지연 노드에 연결되는 제 2 인버터와;

상기 입력 신호의 반전된 신호와, 상기 제 2 인버터의 출력 신호가 공급되는 제 2 논리 회로로서, 상기 제 2 논리 회로는 상기 반전된 신호와 상기 제 2 인버터의 출력 신호가 모두 상기 제 2 논리 레벨을 취할 때 제 2 펄스 신호를 출력하는, 상기 제 2 논리 회로와;

상기 제 2 지연 노드와 상기 제 1 전압 라인 사이에 연결된 소스-드레인 경로와, 상기 입력 신호가 공급되는 게이트를 갖는 상기 제 1 채널형의 제 3 트랜지스터와;

상기 제 2 인버터의 출력 노드와 제 2 전압 라인 사이에 연결된 소스-드레인 경로와, 상기 입력 신호의 반전된 신호가 공급되는 게이트를 갖는 제 2 채널형의 제 4 트랜지스터를 포함하는, 펄스 발생 회로.
제 5 항에 있어서,

상기 제 1 지연 노드와 상기 제 1 전압 라인 사이에 연결된 제 1 커패시터를 더 포함하는 펄스 발생 회로.
제 5 항에 있어서,

상기 제 2 논리 회로는 NAND 회로인, 펄스 발생 회로.