JPH09320274A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09320274A JPH09320274A JP8153093A JP15309396A JPH09320274A JP H09320274 A JPH09320274 A JP H09320274A JP 8153093 A JP8153093 A JP 8153093A JP 15309396 A JP15309396 A JP 15309396A JP H09320274 A JPH09320274 A JP H09320274A
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- 230000003111 delayed effect Effects 0.000 claims abstract description 9
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- 238000007599 discharging Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- 230000007704 transition Effects 0.000 description 6
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- 230000004044 response Effects 0.000 description 3
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Dram (AREA)
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- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】入力信号として短パルスが連続して入力された
場合でも、出力が入力信号の最初の変化と同時に遷移
し、かつ入力信号の最後の変化から所望の幅のパルス信
号を１パルス確実に出力する。 【解決手段】遅延回路がリセット回路として動作すると
きに、より素早く各接点の電位を確定するためのディス
チャージトランジスタ、プリチャージトランジスタを備
えたことにより、所望の幅のパルス信号を１パルス確実
に出力する。
場合でも、出力が入力信号の最初の変化と同時に遷移
し、かつ入力信号の最後の変化から所望の幅のパルス信
号を１パルス確実に出力する。 【解決手段】遅延回路がリセット回路として動作すると
きに、より素早く各接点の電位を確定するためのディス
チャージトランジスタ、プリチャージトランジスタを備
えたことにより、所望の幅のパルス信号を１パルス確実
に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に入力信号の変化時に所望のパルスを発生する回
路に関する。
し、特に入力信号の変化時に所望のパルスを発生する回
路に関する。
【０００２】
【従来の技術】この種の従来の半導体記憶装置のパルス
発生回路は、例えば特開平５−５４６６０号公報に記載
されるように、ワード線の放電の促進、ビット線対の短
絡、チャージアップ、データセンスの活性化等を目的と
して、入力信号の切り替わりを検知し、クロックパルス
を発生するものとして用いられている。
発生回路は、例えば特開平５−５４６６０号公報に記載
されるように、ワード線の放電の促進、ビット線対の短
絡、チャージアップ、データセンスの活性化等を目的と
して、入力信号の切り替わりを検知し、クロックパルス
を発生するものとして用いられている。
【０００３】図５に、従来のパルス発生回路の回路構成
の一例を示す。図５において、Ｄ５１、Ｄ５２は遅延回
路、Ｇ５５、Ｇ５６、Ｇ５７、Ｇ５１１はインバータゲ
ート、Ｇ５８、Ｇ５９はＮＯＲゲート、Ｇ５１０は負論
理のＡＮＤゲートを示している。
の一例を示す。図５において、Ｄ５１、Ｄ５２は遅延回
路、Ｇ５５、Ｇ５６、Ｇ５７、Ｇ５１１はインバータゲ
ート、Ｇ５８、Ｇ５９はＮＯＲゲート、Ｇ５１０は負論
理のＡＮＤゲートを示している。
【０００４】遅延回路Ｄ５１は、ゲートチャネル幅が小
さいｐチャネルトランジスタＰ５１とゲートチャネル幅
が大きいｎチャネルトランジスタＮ５１からなるインバ
ータゲートＧ５１と、ゲートチャネル幅が大きいｐチャ
ネルトランジスタＰ５２とゲートチャネル幅が小さいｎ
チャネルトランジスタＮ５２からなるインバータゲート
Ｇ５２と、コンデンサＣ５１、Ｃ５２と、から構成され
ている。また、図示のように、遅延回路Ｄ５２も、遅延
回路Ｄ５１と同様な回路構成とされているため回路構成
の説明は省略する。さらに、５０１は入力信号、５０２
は出力信号を示している。
さいｐチャネルトランジスタＰ５１とゲートチャネル幅
が大きいｎチャネルトランジスタＮ５１からなるインバ
ータゲートＧ５１と、ゲートチャネル幅が大きいｐチャ
ネルトランジスタＰ５２とゲートチャネル幅が小さいｎ
チャネルトランジスタＮ５２からなるインバータゲート
Ｇ５２と、コンデンサＣ５１、Ｃ５２と、から構成され
ている。また、図示のように、遅延回路Ｄ５２も、遅延
回路Ｄ５１と同様な回路構成とされているため回路構成
の説明は省略する。さらに、５０１は入力信号、５０２
は出力信号を示している。
【０００５】入力信号５０１はインバータゲートＧ５１
の入力端に接続され、インバータゲートＧ５１の出力端
はインバータゲートＧ５２の入力端に接続され、インバ
ータゲートＧ５２の出力端はインバータゲートＧ５６の
入力端に接続され、インバータゲートＧ５６の出力端は
ＮＯＲゲートＧ５８の一の入力端に接続され、またＮＯ
ＲゲートＧ５８の他の入力端には入力信号５０１が接続
されている。また、コンデンサＣ５１の一端は電源電位
に、他端は節点５０３（インバータゲートＧ５１とＧ５
２の接続点）に接続され、コンデンサＣ５２の一端は接
地電位に、他端は節点５０４（インバータゲートＧ５２
とＧ５６の接続点）に接続されている。
の入力端に接続され、インバータゲートＧ５１の出力端
はインバータゲートＧ５２の入力端に接続され、インバ
ータゲートＧ５２の出力端はインバータゲートＧ５６の
入力端に接続され、インバータゲートＧ５６の出力端は
ＮＯＲゲートＧ５８の一の入力端に接続され、またＮＯ
ＲゲートＧ５８の他の入力端には入力信号５０１が接続
されている。また、コンデンサＣ５１の一端は電源電位
に、他端は節点５０３（インバータゲートＧ５１とＧ５
２の接続点）に接続され、コンデンサＣ５２の一端は接
地電位に、他端は節点５０４（インバータゲートＧ５２
とＧ５６の接続点）に接続されている。
【０００６】さらに、入力信号５０１はインバータゲー
トＧ５５の入力端にも接続され、その出力端は遅延回路
Ｄ５２の入力端に接続され、遅延回路Ｄ５２の出力端
は、通常インバータゲートＧ５７の入力端に接続され、
通常、インバータＧ５７の出力端はＮＯＲゲートＧ５９
の一の入力端に接続され、またＮＯＲゲートＧ５９の他
の入力端には遅延回路Ｄ５２の入力端が接続されてい
る。そして、ＮＯＲゲートＧ５８の出力端とＮＯＲゲー
トＧ５９の出力端は負論理のＡＮＤゲートＧ５１０の入
力端に接続され、その出力端はインバータゲートＧ５１
１に接続されている。
トＧ５５の入力端にも接続され、その出力端は遅延回路
Ｄ５２の入力端に接続され、遅延回路Ｄ５２の出力端
は、通常インバータゲートＧ５７の入力端に接続され、
通常、インバータＧ５７の出力端はＮＯＲゲートＧ５９
の一の入力端に接続され、またＮＯＲゲートＧ５９の他
の入力端には遅延回路Ｄ５２の入力端が接続されてい
る。そして、ＮＯＲゲートＧ５８の出力端とＮＯＲゲー
トＧ５９の出力端は負論理のＡＮＤゲートＧ５１０の入
力端に接続され、その出力端はインバータゲートＧ５１
１に接続されている。
【０００７】図６は、図５に示したパルス発生回路の各
節点の信号波形を示すタイミング波形図である。図６に
おいて、５０１は入力信号波形、５０２は出力信号波
形、５０３はインバータゲートＧ５１の出力信号波形、
５０４はインバータゲートＧ５２の出力信号波形、５０
５はインバータゲートＧ５５の出力信号波形、５０６は
インバータゲートＧ５３の出力信号波形、５０７はイン
バータゲートＧ５４の出力信号波形、５０８はインバー
タゲートＧ５７の出力信号波形、５０９はＮＯＲゲート
Ｇ５９の出力信号波形、５１０はインバータゲートＧ５
６の出力信号波形、５１１はＮＯＲゲートＧ５８の出力
信号波形、５１１は負論理ＡＮＤゲートＧ５１０の出力
信号波形、をそれぞれ示している。図６及び図５を参照
して、従来ノパルス発生回路の動作を以下に説明する。
節点の信号波形を示すタイミング波形図である。図６に
おいて、５０１は入力信号波形、５０２は出力信号波
形、５０３はインバータゲートＧ５１の出力信号波形、
５０４はインバータゲートＧ５２の出力信号波形、５０
５はインバータゲートＧ５５の出力信号波形、５０６は
インバータゲートＧ５３の出力信号波形、５０７はイン
バータゲートＧ５４の出力信号波形、５０８はインバー
タゲートＧ５７の出力信号波形、５０９はＮＯＲゲート
Ｇ５９の出力信号波形、５１０はインバータゲートＧ５
６の出力信号波形、５１１はＮＯＲゲートＧ５８の出力
信号波形、５１１は負論理ＡＮＤゲートＧ５１０の出力
信号波形、をそれぞれ示している。図６及び図５を参照
して、従来ノパルス発生回路の動作を以下に説明する。
【０００８】入力信号５０１がＬｏｗレベルからＨｉｇ
ｈレベルに立ち上がったとすると、図５における上段の
遅延回路Ｄ５１内の節点５０３は、ｎチャネルトランジ
スタＮ５１の能力（電流駆動能力）が高いインバータゲ
ートＧ５１によって速やかに立ち下がり、節点５０４は
ｐチャネルトランジスタＰ５２の能力が良いインバータ
Ｇ５２によって速やかに立ち上がる。
ｈレベルに立ち上がったとすると、図５における上段の
遅延回路Ｄ５１内の節点５０３は、ｎチャネルトランジ
スタＮ５１の能力（電流駆動能力）が高いインバータゲ
ートＧ５１によって速やかに立ち下がり、節点５０４は
ｐチャネルトランジスタＰ５２の能力が良いインバータ
Ｇ５２によって速やかに立ち上がる。
【０００９】さらに、インバータゲートＧ５６を介すと
節点５１０の波形は、図６に示すように、立ち下がり、
ＮＯＲゲートＧ５８の出力端である節点５１１は、以前
の状態と変わらず、図６に示すように、Ｌｏｗレベルと
される。
節点５１０の波形は、図６に示すように、立ち下がり、
ＮＯＲゲートＧ５８の出力端である節点５１１は、以前
の状態と変わらず、図６に示すように、Ｌｏｗレベルと
される。
【００１０】一方、インバータゲートＧ５５の出力であ
る節点５０５は、入力信号５０１の立ち上がりに応じて
立ち下がる。下段の遅延回路Ｄ５２内の節点５０６は、
ｐチャネルトランジスタＰ５３の能力（電流駆動能力）
の低いインバータゲートＧ５３とコンデンサＣ５３の負
荷を受けて緩やかに立ち上がり、その信号を受けて節点
５０７は、ｎチャネルトランジスタＮ５４の能力（電流
駆動能力）の低いインバータゲートＧ５４とコンデンサ
Ｃ５４の負荷を受けて緩やかに立ち下がる。さらに、イ
ンバータゲートＧ５７を介すと節点５０８の波形は、図
６に示すように立ち上がり、ＮＯＲゲートＧ５９の出力
端である節点５０９は、図６に示すように、入力波形５
０１の立ち上がりとともに立ち上がり、遅延回路Ｄ５２
によって幅Ｄだけ遅れて立ち下がる。
る節点５０５は、入力信号５０１の立ち上がりに応じて
立ち下がる。下段の遅延回路Ｄ５２内の節点５０６は、
ｐチャネルトランジスタＰ５３の能力（電流駆動能力）
の低いインバータゲートＧ５３とコンデンサＣ５３の負
荷を受けて緩やかに立ち上がり、その信号を受けて節点
５０７は、ｎチャネルトランジスタＮ５４の能力（電流
駆動能力）の低いインバータゲートＧ５４とコンデンサ
Ｃ５４の負荷を受けて緩やかに立ち下がる。さらに、イ
ンバータゲートＧ５７を介すと節点５０８の波形は、図
６に示すように立ち上がり、ＮＯＲゲートＧ５９の出力
端である節点５０９は、図６に示すように、入力波形５
０１の立ち上がりとともに立ち上がり、遅延回路Ｄ５２
によって幅Ｄだけ遅れて立ち下がる。
【００１１】これら節点５１１と５０９の波形を、負論
理ＡＮＤゲートＧ５１０とインバータゲートＧ５１１で
論理をとると、出力信号５０２として、入力信号５０１
の立ち上がりに対して、パルス幅Ｄの出力パルス波形が
得られる。
理ＡＮＤゲートＧ５１０とインバータゲートＧ５１１で
論理をとると、出力信号５０２として、入力信号５０１
の立ち上がりに対して、パルス幅Ｄの出力パルス波形が
得られる。
【００１２】入力信号５０１がＨｉｇｈレベルからＬｏ
ｗレベルに立ち下がった場合については、遅延回路Ｄ５
１とＤ５２が上述の逆の動作を行うだけであるので、こ
の場合の出力波形５０２としては、入力信号５０１の立
ち上がりに対してパルス幅Ｄの出力パルス波形が得られ
る。
ｗレベルに立ち下がった場合については、遅延回路Ｄ５
１とＤ５２が上述の逆の動作を行うだけであるので、こ
の場合の出力波形５０２としては、入力信号５０１の立
ち上がりに対してパルス幅Ｄの出力パルス波形が得られ
る。
【００１３】
【発明が解決しようとする課題】このように、図５に示
した従来例のパルス発生回路は、入力信号５０１の立ち
上がり、及び立ち下がりに対して、所望のパルス幅Ｄの
パルスを発生させることができる。
した従来例のパルス発生回路は、入力信号５０１の立ち
上がり、及び立ち下がりに対して、所望のパルス幅Ｄの
パルスを発生させることができる。
【００１４】しかし、図７に示すように、例えば入力信
号５０１として誤って短パルスを連続して入力した場
合、出力波形５０２は所望の出力パルスを発生せず、で
たらめな出力パルスを発生してしまうという問題点を有
している。
号５０１として誤って短パルスを連続して入力した場
合、出力波形５０２は所望の出力パルスを発生せず、で
たらめな出力パルスを発生してしまうという問題点を有
している。
【００１５】その理由は、短パルスが連続して入力され
た場合、遅延回路Ｄ５１、Ｄ５２が遅延完了前にリセッ
トされるが、このリセット開始信号が少しでも遅れてし
まうと、図７に、５０８、５１０として示すように、ヒ
ゲを発生してしまい、出力信号５０２に、でたらめな出
力パルスを発生してしまうことによる。
た場合、遅延回路Ｄ５１、Ｄ５２が遅延完了前にリセッ
トされるが、このリセット開始信号が少しでも遅れてし
まうと、図７に、５０８、５１０として示すように、ヒ
ゲを発生してしまい、出力信号５０２に、でたらめな出
力パルスを発生してしまうことによる。
【００１６】しかも、遅延回路Ｄ５１、Ｄ５２の段数が
増加すればするほど、リセット開始信号が遅れてしま
い、この問題点は一層顕著に現れることになる。
増加すればするほど、リセット開始信号が遅れてしま
い、この問題点は一層顕著に現れることになる。
【００１７】半導体記憶装置において、ワード線の放電
の促進、ビット線対の短絡、チャージアップ、データセ
ンスの活性化等の動作に必要な時間は、出力信号５０２
のパルス幅Ｄに合わせ込んであるので、このようなでた
らめなパルスを受けた場合、上記動作に必要な時間を確
保できなくなり、誤った情報を伝達してしまうことにな
る。その結果、メモリセルの正常動作が保証できなくな
る。
の促進、ビット線対の短絡、チャージアップ、データセ
ンスの活性化等の動作に必要な時間は、出力信号５０２
のパルス幅Ｄに合わせ込んであるので、このようなでた
らめなパルスを受けた場合、上記動作に必要な時間を確
保できなくなり、誤った情報を伝達してしまうことにな
る。その結果、メモリセルの正常動作が保証できなくな
る。
【００１８】従って、本発明は、上記問題点に鑑みなさ
れたものであって、その目的は、短パルスが連続して入
力された場合においても、出力が入力信号の最初の変化
と同時に遷移し、かつ入力信号の最後の変化から所望の
幅のパルス信号を１パルス確実に出力するパルス発生回
路を備えた半導体記憶装置を提供することにある。
れたものであって、その目的は、短パルスが連続して入
力された場合においても、出力が入力信号の最初の変化
と同時に遷移し、かつ入力信号の最後の変化から所望の
幅のパルス信号を１パルス確実に出力するパルス発生回
路を備えた半導体記憶装置を提供することにある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、入力信号の立ち上がり
信号波形を遅延させて出力すると共に、立ち下がり信号
波形をリセットして出力する第１の回路手段と、前記入
力信号の立ち上がり時に、前記第１の回路手段による遅
延時間に基づいて規定される幅のパルス信号を生成する
第１のゲート回路と、入力信号の立ち下がり信号波形を
遅延させて出力すると共に、立ち上がり信号波形をリセ
ットして出力する第２の回路手段と、前記入力信号の立
ち下がり時に、前記第２の回路手段による遅延時間に基
づいて規定される幅のパルス信号を生成する第２のゲー
ト回路と、を備え、前記第１及び第２のゲート回路の出
力に基づきパルス信号を取り出し、さらに、前記第１及
び第２の回路手段がリセット動作する時に電位をより速
く確定するためのプリチャージ用トランジスタ及びディ
スチャージ用トランジスタと、を備えたパルス発生回路
を含む、ことを特徴とする。
め、本発明の半導体記憶装置は、入力信号の立ち上がり
信号波形を遅延させて出力すると共に、立ち下がり信号
波形をリセットして出力する第１の回路手段と、前記入
力信号の立ち上がり時に、前記第１の回路手段による遅
延時間に基づいて規定される幅のパルス信号を生成する
第１のゲート回路と、入力信号の立ち下がり信号波形を
遅延させて出力すると共に、立ち上がり信号波形をリセ
ットして出力する第２の回路手段と、前記入力信号の立
ち下がり時に、前記第２の回路手段による遅延時間に基
づいて規定される幅のパルス信号を生成する第２のゲー
ト回路と、を備え、前記第１及び第２のゲート回路の出
力に基づきパルス信号を取り出し、さらに、前記第１及
び第２の回路手段がリセット動作する時に電位をより速
く確定するためのプリチャージ用トランジスタ及びディ
スチャージ用トランジスタと、を備えたパルス発生回路
を含む、ことを特徴とする。
【００２０】上記構成のもと、本発明によれば、短パル
スを連続して入力しても所望のパルス幅のパルスを得ら
れる。具体的には、入力信号の立ち上がりに対し通常イ
ンバータゲートを介し遅延回路となり、入力信号の立ち
下がりに対し通常インバータゲートを介しリセット回路
となる第１の遅延回路と、入力信号の立ち下がりに対し
リセット回路となり、入力信号の立ち上がりに対し遅延
回路となる第２の遅延回路と、遅延波形を整形するイン
バータゲートと、入力信号および入力信号に通常インバ
ータゲートを介した信号と遅延回路により遅延された信
号を入力とする幅Ｄのパルスを発生されるためのＮＡＮ
Ｄゲートに加えて、遅延回路がリセット回路として動作
するときに、より素早く各節点の電位を確定するための
ディスチャージ用トランジスタ（図１のＭ１１およびＭ
１３）、プリチャージ用トランジスタ（図１のＭ１２お
よびＭ１４）を備えたものであり、入力信号が短パルス
の連続であっても、いちはやく各節点の電位を確定する
ための入力信号の最後の変化から所望の幅のパルス信号
が１パルス確実に発生できる。
スを連続して入力しても所望のパルス幅のパルスを得ら
れる。具体的には、入力信号の立ち上がりに対し通常イ
ンバータゲートを介し遅延回路となり、入力信号の立ち
下がりに対し通常インバータゲートを介しリセット回路
となる第１の遅延回路と、入力信号の立ち下がりに対し
リセット回路となり、入力信号の立ち上がりに対し遅延
回路となる第２の遅延回路と、遅延波形を整形するイン
バータゲートと、入力信号および入力信号に通常インバ
ータゲートを介した信号と遅延回路により遅延された信
号を入力とする幅Ｄのパルスを発生されるためのＮＡＮ
Ｄゲートに加えて、遅延回路がリセット回路として動作
するときに、より素早く各節点の電位を確定するための
ディスチャージ用トランジスタ（図１のＭ１１およびＭ
１３）、プリチャージ用トランジスタ（図１のＭ１２お
よびＭ１４）を備えたものであり、入力信号が短パルス
の連続であっても、いちはやく各節点の電位を確定する
ための入力信号の最後の変化から所望の幅のパルス信号
が１パルス確実に発生できる。
【００２１】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。
を参照して以下に詳細に説明する。
【００２２】図１は、本発明の実施の形態の回路構成を
示す図である。図１を参照すると、本発明の実施の形態
は、大きく分けて、入力信号１０１の立ち上がりに対し
てディレイを生じるよう配置された、上段の回路群と、
入力信号１０１の立ち下がりに対してディレイを生じる
よう配置された下段の回路群に分類される。
示す図である。図１を参照すると、本発明の実施の形態
は、大きく分けて、入力信号１０１の立ち上がりに対し
てディレイを生じるよう配置された、上段の回路群と、
入力信号１０１の立ち下がりに対してディレイを生じる
よう配置された下段の回路群に分類される。
【００２３】上段の回路群は、通常インバータゲートＧ
１３と、ゲートチャネル幅が小さいｐチャネルトランジ
スタＰ１１とゲートチャネル幅が大きいｎチャネルトラ
ンジスタＮ１１からなるインバータゲートＧ１１と、キ
ャパシタＣ１１で構成される積分回路からなる第１の遅
延回路Ｄ１１と、波形を整形するための通常インバータ
ゲートＧ１４と、節点１０４を瞬時のうちに放電してＬ
ｏｗレベルとするためのディスチャージ用トランジスタ
Ｍ１１と、節点１０５を瞬時のうちに充電してＨｉｇｈ
レベルにするためのプリチャージ用トランジスタＭ１２
と、入力信号１０１とインバータゲートＧ１４の出力を
入力とし、幅Ｄのパルスを発生させるＮＡＮＤゲートＧ
１６と、から構成されている。
１３と、ゲートチャネル幅が小さいｐチャネルトランジ
スタＰ１１とゲートチャネル幅が大きいｎチャネルトラ
ンジスタＮ１１からなるインバータゲートＧ１１と、キ
ャパシタＣ１１で構成される積分回路からなる第１の遅
延回路Ｄ１１と、波形を整形するための通常インバータ
ゲートＧ１４と、節点１０４を瞬時のうちに放電してＬ
ｏｗレベルとするためのディスチャージ用トランジスタ
Ｍ１１と、節点１０５を瞬時のうちに充電してＨｉｇｈ
レベルにするためのプリチャージ用トランジスタＭ１２
と、入力信号１０１とインバータゲートＧ１４の出力を
入力とし、幅Ｄのパルスを発生させるＮＡＮＤゲートＧ
１６と、から構成されている。
【００２４】一方、下段の回路群は、ゲートチャネル幅
が小さいｐチャネルトランジスタＰ１２とゲートチャネ
ル幅が大きいｎチャネルトランジスタＮ１２からなるイ
ンバータゲートＧ１２とキャパシタＣ１２で構成される
積分回路からなる第２の遅延回路Ｄ１２と、波形を整形
するための通常インバータゲートＧ１５と、節点１０６
を瞬時のうちに放電してＬｏｗレベルにするためのディ
スチャージ用トランジスタＭ１３と、節点１０７を瞬時
のうちに充電してＨｉｇｈレベルにするためのプリチャ
ージ用トランジスタＭ１４と、通常インバータゲートＧ
１３の出力と入インバータゲートＧ１５の出力を入力と
し、幅Ｄのパルスを発生させるＮＡＮＤゲートＧ１７
と、から構成されている。
が小さいｐチャネルトランジスタＰ１２とゲートチャネ
ル幅が大きいｎチャネルトランジスタＮ１２からなるイ
ンバータゲートＧ１２とキャパシタＣ１２で構成される
積分回路からなる第２の遅延回路Ｄ１２と、波形を整形
するための通常インバータゲートＧ１５と、節点１０６
を瞬時のうちに放電してＬｏｗレベルにするためのディ
スチャージ用トランジスタＭ１３と、節点１０７を瞬時
のうちに充電してＨｉｇｈレベルにするためのプリチャ
ージ用トランジスタＭ１４と、通常インバータゲートＧ
１３の出力と入インバータゲートＧ１５の出力を入力と
し、幅Ｄのパルスを発生させるＮＡＮＤゲートＧ１７
と、から構成されている。
【００２５】さらに、上段の回路群から出力されるパル
スと、下段の回路群から出力されるパルスの論理をとる
ＮＡＮＤゲートＧ１８を備えて構成される。
スと、下段の回路群から出力されるパルスの論理をとる
ＮＡＮＤゲートＧ１８を備えて構成される。
【００２６】図１において、１０１は入力信号、１０２
は出力信号である。
は出力信号である。
【００２７】入力信号１０１は、通常インバータゲート
Ｇ１３を介しインバータゲートＧ１１の入力端と、ディ
スチャージトランジスタＭ１１のゲート端子に接続さ
れ、インバータゲートＧ１１の出力端は、ディスチャー
ジトランジスタＭ１１のドレイン端子と、波形整形用の
インバータゲートＧ１４の入力端に接続され、波形整形
インバータゲートＧ１４の出力端にはプリチャージ用ト
ランジスタＭ１２のドレイン端子と、ＮＡＮＤゲートＧ
１６の一の入力端に接続され、ＮＡＮＤゲートＧ１６の
他の入力端には入力信号１０１と、プリチャージトラン
ジスタＭ１２のゲート端子が接続されている。さらに、
コンデンサＣ１１の一端は接地電位に、他端は節点１０
４（インバータＧ１１とＧ１４の接続点）に接続されて
いる。
Ｇ１３を介しインバータゲートＧ１１の入力端と、ディ
スチャージトランジスタＭ１１のゲート端子に接続さ
れ、インバータゲートＧ１１の出力端は、ディスチャー
ジトランジスタＭ１１のドレイン端子と、波形整形用の
インバータゲートＧ１４の入力端に接続され、波形整形
インバータゲートＧ１４の出力端にはプリチャージ用ト
ランジスタＭ１２のドレイン端子と、ＮＡＮＤゲートＧ
１６の一の入力端に接続され、ＮＡＮＤゲートＧ１６の
他の入力端には入力信号１０１と、プリチャージトラン
ジスタＭ１２のゲート端子が接続されている。さらに、
コンデンサＣ１１の一端は接地電位に、他端は節点１０
４（インバータＧ１１とＧ１４の接続点）に接続されて
いる。
【００２８】また、入力信号５０１は、インバータゲー
トＧ１２の入力端と、ディスチャージ用トランジスタＭ
１３のゲート端子に接続され、インバータゲートＧ１２
の出力端はディスチャージ用トランジスタＭ１３のドレ
イン端子と、波形整形用のインバータゲートＧ１５の入
力端に接続され、波形整形用インバータゲートＧ１５の
出力端にはプリチャージトランジスタＭ１４のドレイン
端子と、ＮＡＮＤゲートＧ１７の一の入力端に接続さ
れ、ＮＡＮＤゲートＧ１７の他の入力端には通常インバ
ータゲートＧ１３の出力端１０３と、プリチャージ用ト
ランジスタＭ１４のゲート端子が接続されている。さら
に、コンデンサＣ１２の一端は接地電位に、他端は節点
１０６（インバータゲートＧ１２とＧ１５の接続点）に
接続されている。
トＧ１２の入力端と、ディスチャージ用トランジスタＭ
１３のゲート端子に接続され、インバータゲートＧ１２
の出力端はディスチャージ用トランジスタＭ１３のドレ
イン端子と、波形整形用のインバータゲートＧ１５の入
力端に接続され、波形整形用インバータゲートＧ１５の
出力端にはプリチャージトランジスタＭ１４のドレイン
端子と、ＮＡＮＤゲートＧ１７の一の入力端に接続さ
れ、ＮＡＮＤゲートＧ１７の他の入力端には通常インバ
ータゲートＧ１３の出力端１０３と、プリチャージ用ト
ランジスタＭ１４のゲート端子が接続されている。さら
に、コンデンサＣ１２の一端は接地電位に、他端は節点
１０６（インバータゲートＧ１２とＧ１５の接続点）に
接続されている。
【００２９】さらに、ＮＡＮＤゲートＧ１６の出力端と
ＮＡＮＤゲートＧ１７の出力端はＮＡＮＤゲートＧ１８
の入力端に接続され、出力１０２を得る。
ＮＡＮＤゲートＧ１７の出力端はＮＡＮＤゲートＧ１８
の入力端に接続され、出力１０２を得る。
【００３０】第１の遅延回路Ｄ１１は、積分回路を構成
しており、入力信号１０１の立ち下がりに対して、通常
インバータゲートＧ１３を介し遅延回路として動作し、
入力信号の立ち上がりに対して、高速インバータとして
動作する。
しており、入力信号１０１の立ち下がりに対して、通常
インバータゲートＧ１３を介し遅延回路として動作し、
入力信号の立ち上がりに対して、高速インバータとして
動作する。
【００３１】第２の遅延回路Ｄ１２は、第１の遅延回路
Ｄ１１と同一の回路構成とされており、入力信号１０１
の立ち上がりに対して、遅延回路として動作し、入力信
号１０１の立ち下がりに対して高速インバータとして動
作する。
Ｄ１１と同一の回路構成とされており、入力信号１０１
の立ち上がりに対して、遅延回路として動作し、入力信
号１０１の立ち下がりに対して高速インバータとして動
作する。
【００３２】インバータゲートＧ１４、Ｇ１５は、遅延
回路Ｄ１１、Ｄ１２により鈍っている信号波形を波形整
形する。
回路Ｄ１１、Ｄ１２により鈍っている信号波形を波形整
形する。
【００３３】また、第１の遅延回路Ｄ１１に付属してい
るディスチャージ用トランジスタＭ１１は、入力信号１
０１をインバータゲートＧ１３で反転した信号をゲート
入力とするＮチャネルＭＯＳトランジスタからなり、入
力信号１０１の立ち下がりに対して即座に導通状態とな
り、節点１０４をＬｏｗレベルに遷移させる。第２の遅
延回路Ｄ１２に付属しているディスチャージ用トランジ
スタＭ１３は、入力信号１０１をゲート入力とするＮチ
ャネルＭＯＳトランジスタからなり、入力信号１０１が
立ち上がったときに導通状態となり、トランジスタＭ１
１と同様にして、節点１０６をＬｏｗレベルに遷移させ
る働きをする。
るディスチャージ用トランジスタＭ１１は、入力信号１
０１をインバータゲートＧ１３で反転した信号をゲート
入力とするＮチャネルＭＯＳトランジスタからなり、入
力信号１０１の立ち下がりに対して即座に導通状態とな
り、節点１０４をＬｏｗレベルに遷移させる。第２の遅
延回路Ｄ１２に付属しているディスチャージ用トランジ
スタＭ１３は、入力信号１０１をゲート入力とするＮチ
ャネルＭＯＳトランジスタからなり、入力信号１０１が
立ち上がったときに導通状態となり、トランジスタＭ１
１と同様にして、節点１０６をＬｏｗレベルに遷移させ
る働きをする。
【００３４】プリチャージ用トランジスタＭ１２は、入
力信号１０１をゲート入力とするＰチャネルＭＯＳトラ
ンジスタからなり、入力信号１０１の立ち下がりに対し
て即座に導通状態になり、節点１０５のＨｉｇｈレベル
を素早く確定するように作用し、またプリチャージ用ト
ランジスタＭ１４は、入力信号１０１をインバータゲー
トＧ１３で反転した信号をゲート入力とするＰチャネル
ＭＯＳトランジスタからなり、入力信号１０１の立ち上
がりに対して即座に導通状態になり、節点１０７のＨｉ
ｇｈレベルを素早く確定するよう作用するものである。
力信号１０１をゲート入力とするＰチャネルＭＯＳトラ
ンジスタからなり、入力信号１０１の立ち下がりに対し
て即座に導通状態になり、節点１０５のＨｉｇｈレベル
を素早く確定するように作用し、またプリチャージ用ト
ランジスタＭ１４は、入力信号１０１をインバータゲー
トＧ１３で反転した信号をゲート入力とするＰチャネル
ＭＯＳトランジスタからなり、入力信号１０１の立ち上
がりに対して即座に導通状態になり、節点１０７のＨｉ
ｇｈレベルを素早く確定するよう作用するものである。
【００３５】図１に示した本発明の実施の形態の回路の
動作について以下に説明する。図２は、図１の回路の各
節点の信号波形を示したタイミング波形図である。図２
において、１０１は入力信号波形、１０２は出力信号波
形、１０３はインバータゲートＧ１３の出力信号波形、
１０４はインバータゲートＧ１１の出力信号波形、１０
５はインバータゲートＧ１４の出力信号波形、１０６は
インバータゲートＧ１２の出力信号波形、１０７はイン
バータゲートＧ１５の出力信号波形、１０８はＮＡＮＤ
ゲートＧ１６の出力信号波形、１０９はＮＡＮＤゲート
Ｇ１７の出力信号波形、をそれぞれ示している。
動作について以下に説明する。図２は、図１の回路の各
節点の信号波形を示したタイミング波形図である。図２
において、１０１は入力信号波形、１０２は出力信号波
形、１０３はインバータゲートＧ１３の出力信号波形、
１０４はインバータゲートＧ１１の出力信号波形、１０
５はインバータゲートＧ１４の出力信号波形、１０６は
インバータゲートＧ１２の出力信号波形、１０７はイン
バータゲートＧ１５の出力信号波形、１０８はＮＡＮＤ
ゲートＧ１６の出力信号波形、１０９はＮＡＮＤゲート
Ｇ１７の出力信号波形、をそれぞれ示している。
【００３６】図２を参照すると、入力信号１０１がＬｏ
ｗレベルからＨｉｇｈレベルに立ち上がると、節点１０
３は通常インバータゲートＧ１３によりＨｉｇｈレベル
からＬｏｗレベルに立ち下がる。
ｗレベルからＨｉｇｈレベルに立ち上がると、節点１０
３は通常インバータゲートＧ１３によりＨｉｇｈレベル
からＬｏｗレベルに立ち下がる。
【００３７】次に、第１の遅延回路Ｄ１１は、節点１０
３の立ち下がりに対して積分回路として働き、節点１０
４は、図２に示すような積分波形となり、Ｌｏｗレベル
からＨｉｇｈレベルに緩やかに立ち上がる。この積分回
路は、例えばゲートチャネル幅が小さいｐチャネルトラ
ンジスタとゲートチャネル幅が大きいｎチャネルトラン
ジスタからなるインバータゲートとコンデンサ等で構成
される。
３の立ち下がりに対して積分回路として働き、節点１０
４は、図２に示すような積分波形となり、Ｌｏｗレベル
からＨｉｇｈレベルに緩やかに立ち上がる。この積分回
路は、例えばゲートチャネル幅が小さいｐチャネルトラ
ンジスタとゲートチャネル幅が大きいｎチャネルトラン
ジスタからなるインバータゲートとコンデンサ等で構成
される。
【００３８】節点１０５は、節点１０４の緩やかな立ち
上がり波形より波形整形インバータゲートＧ１４を介し
て、図２に示すように、ＨｉｇｈレベルからＬｏｗレベ
ルに立ち下がる。
上がり波形より波形整形インバータゲートＧ１４を介し
て、図２に示すように、ＨｉｇｈレベルからＬｏｗレベ
ルに立ち下がる。
【００３９】次に、節点１０５と入力信号１０１を入力
とするパルス発生のためのＮＡＮＤゲートＧ１６の出力
端である節点１０８は、入力信号１０１の立ち上がりと
同時にＨｉｇｈレベルからＬｏｗレベルに立ち下がり、
第１の遅延回路Ｄ１１によって遅れた時間Ｄの幅をもっ
てＬｏｗレベルからＨｉｇｈレベルに立ち上がる。
とするパルス発生のためのＮＡＮＤゲートＧ１６の出力
端である節点１０８は、入力信号１０１の立ち上がりと
同時にＨｉｇｈレベルからＬｏｗレベルに立ち下がり、
第１の遅延回路Ｄ１１によって遅れた時間Ｄの幅をもっ
てＬｏｗレベルからＨｉｇｈレベルに立ち上がる。
【００４０】また、節点１０６は、入力信号１０１がＬ
ｏｗレベルからＨｉｇｈレベルに立ち上がると、ディス
チャージ用トランジスタＭ１３が瞬時のうちに導通状態
になり、即座にＨｉｇｈレベルからＬｏｗレベルに立ち
下がる。
ｏｗレベルからＨｉｇｈレベルに立ち上がると、ディス
チャージ用トランジスタＭ１３が瞬時のうちに導通状態
になり、即座にＨｉｇｈレベルからＬｏｗレベルに立ち
下がる。
【００４１】節点１０７は、節点１０３の立ち下がりを
受けてプリチャージ用トランジスタＭ１４が瞬時に導通
状態になり、即座にＬｏｗレベルからＨｉｇｈレベルに
立ち上がる。
受けてプリチャージ用トランジスタＭ１４が瞬時に導通
状態になり、即座にＬｏｗレベルからＨｉｇｈレベルに
立ち上がる。
【００４２】次に、節点１０７と節点１０３を入力とす
るパルス発生のためのＮＡＮＤゲートＧ１７の出力端節
点１０９は、ＮＡＮＤゲートＧ１７の入力となる節点１
０７の立ち上がりと、節点１０３の立ち下がりと、がほ
ぼ同時であるため、以前の状態Ｈｉｇｈレベルを維持す
る。
るパルス発生のためのＮＡＮＤゲートＧ１７の出力端節
点１０９は、ＮＡＮＤゲートＧ１７の入力となる節点１
０７の立ち上がりと、節点１０３の立ち下がりと、がほ
ぼ同時であるため、以前の状態Ｈｉｇｈレベルを維持す
る。
【００４３】さらに、節点１０８と節点１０９を入力と
するＮＡＮＤゲートＧ１８により出力信号１０２は、図
２に示すように、節点１０８の立ち下がりに対して立ち
上がり、節点１０８の立ち上がりに対して立ち下がる。
するＮＡＮＤゲートＧ１８により出力信号１０２は、図
２に示すように、節点１０８の立ち下がりに対して立ち
上がり、節点１０８の立ち上がりに対して立ち下がる。
【００４４】したがって、入力信号１０１がＬｏｗレベ
ルからＨｉｇｈレベルに立ち上がるとほぼ同時にＬｏｗ
レベルからＨｉｇｈレベルに立ち上がり、第１の遅延回
路Ｄ１１によって遅れた時間Ｄの幅をもってＨｉｇｈレ
ベルからＬｏｗレベルに立ち下がる。
ルからＨｉｇｈレベルに立ち上がるとほぼ同時にＬｏｗ
レベルからＨｉｇｈレベルに立ち上がり、第１の遅延回
路Ｄ１１によって遅れた時間Ｄの幅をもってＨｉｇｈレ
ベルからＬｏｗレベルに立ち下がる。
【００４５】入力信号１０１がＨｉｇｈレベルからＬｏ
ｗレベルに立ち下がった場合については、上述の全く双
対な動作を行うため説明は省略する。
ｗレベルに立ち下がった場合については、上述の全く双
対な動作を行うため説明は省略する。
【００４６】ここで、例えばユーザーが誤って短パルス
を連続して入力した場合について、図３を参照して説明
する。
を連続して入力した場合について、図３を参照して説明
する。
【００４７】入力信号１０１が、Ｌｏｗレベル→Ｈｉｇ
ｈレベル→Ｌｏｗレベル→Ｈｉｇｈレベル→Ｌｏｗレベ
ルと遷移すると、節点１０３は通常インバータゲートＧ
１３により、Ｈｉｇｈレベル→Ｌｏｗレベル→Ｈｉｇｈ
レベル→Ｌｏｗレベル→Ｈｉｇｈレベルと遷移する。
ｈレベル→Ｌｏｗレベル→Ｈｉｇｈレベル→Ｌｏｗレベ
ルと遷移すると、節点１０３は通常インバータゲートＧ
１３により、Ｈｉｇｈレベル→Ｌｏｗレベル→Ｈｉｇｈ
レベル→Ｌｏｗレベル→Ｈｉｇｈレベルと遷移する。
【００４８】次に、第１の遅延回路Ｄ１１は、節点１０
３の遷移に対して積分回路、あるいはリセット回路とし
て働き、節点１０４は、図３に示すような積分波形ある
いはＬｏｗレベル波形となり、ＬｏｗレベルからＨｉｇ
ｈレベルに緩やかに立ち上がり始めるが、入力信号１０
１が既に立ち下がり始めているので、ディスチャージ用
トランジスタＭ１１は、節点１０３の立ち上がりを受け
て瞬時に導通状態になり、節点１０４は即座にＬｏｗレ
ベルに立ち下がる。したがって、節点１０４のレベル
は、波形整形用インバータゲートＧ１４の閾値まで上昇
せず、節点１０５は以前の状態を維持しＨｉｇｈレベル
になる。
３の遷移に対して積分回路、あるいはリセット回路とし
て働き、節点１０４は、図３に示すような積分波形ある
いはＬｏｗレベル波形となり、ＬｏｗレベルからＨｉｇ
ｈレベルに緩やかに立ち上がり始めるが、入力信号１０
１が既に立ち下がり始めているので、ディスチャージ用
トランジスタＭ１１は、節点１０３の立ち上がりを受け
て瞬時に導通状態になり、節点１０４は即座にＬｏｗレ
ベルに立ち下がる。したがって、節点１０４のレベル
は、波形整形用インバータゲートＧ１４の閾値まで上昇
せず、節点１０５は以前の状態を維持しＨｉｇｈレベル
になる。
【００４９】次に、節点１０５と入力信号１０１を入力
とするパルス発生のためのＮＡＮＤゲートＧ１６の出力
端である節点１０８は、入力信号１０１の立ち上がりと
同時にＨｉｇｈレベルからＬｏｗレベルに立ち下がり、
立ち下がりと同時にＬｏｗレベルからＨｉｇｈレベルに
立ちあがる。
とするパルス発生のためのＮＡＮＤゲートＧ１６の出力
端である節点１０８は、入力信号１０１の立ち上がりと
同時にＨｉｇｈレベルからＬｏｗレベルに立ち下がり、
立ち下がりと同時にＬｏｗレベルからＨｉｇｈレベルに
立ちあがる。
【００５０】また、第２の遅延回路Ｄ１２は、入力信号
１０１の遷移に対してリセット回路、あるいは積分回路
として働き、節点１０６は、図３に示すようなＬｏｗレ
ベル波形あるいは積分波形となり、ディスチャージトラ
ンジスタＭ１３は入力信号１０１の立ち上がりを受けて
瞬時に導通状態になり、節点１０６は即座にＬｏｗレベ
ルに立ち下がる。
１０１の遷移に対してリセット回路、あるいは積分回路
として働き、節点１０６は、図３に示すようなＬｏｗレ
ベル波形あるいは積分波形となり、ディスチャージトラ
ンジスタＭ１３は入力信号１０１の立ち上がりを受けて
瞬時に導通状態になり、節点１０６は即座にＬｏｗレベ
ルに立ち下がる。
【００５１】そのうち、節点１０６は入力信号１０１が
ＨｉｇｈレベルからＬｏｗレベルに立ち下がるのに対
し、緩やかに立ち上がり始めるがディスチャージトラン
ジスタＭ１３は入力信号１０１の立ち上がりを受けて瞬
時に導通状態になり、節点１０６は即座にＬｏｗレベル
に立ち下がる。
ＨｉｇｈレベルからＬｏｗレベルに立ち下がるのに対
し、緩やかに立ち上がり始めるがディスチャージトラン
ジスタＭ１３は入力信号１０１の立ち上がりを受けて瞬
時に導通状態になり、節点１０６は即座にＬｏｗレベル
に立ち下がる。
【００５２】しかし、入力信号１０１の最後の立ち下が
りに対しては、積分回路として働き、節点１０６は図３
に示すような積分波形となり、ＬｏｗレベルからＨｉｇ
ｈレベルに緩やかに立ち上がる。
りに対しては、積分回路として働き、節点１０６は図３
に示すような積分波形となり、ＬｏｗレベルからＨｉｇ
ｈレベルに緩やかに立ち上がる。
【００５３】節点１０７は、節点１０３の立ち下がりを
プリチャージトランジスタＭ１４が受けて瞬時に導通状
態になり、即座にＨｉｇｈレベルに立ち上がる。しか
し、節点１０６のレベルが図３に示すＡの状態では波形
整形インバータゲートＧ１５の閾値まで上がらず節点１
０７は以前の状態を維持しＨｉｇｈレベルになる。
プリチャージトランジスタＭ１４が受けて瞬時に導通状
態になり、即座にＨｉｇｈレベルに立ち上がる。しか
し、節点１０６のレベルが図３に示すＡの状態では波形
整形インバータゲートＧ１５の閾値まで上がらず節点１
０７は以前の状態を維持しＨｉｇｈレベルになる。
【００５４】さらに、節点１０６のＬｏｗレベルからＨ
ｉｇｈレベルに緩やかに立ち上がる積分波形に対して
は、波形整形用インバータゲートＧ１５を介して図３に
示すようにＨｉｇｈレベルからＬｏｗレベルに立ち下が
る。
ｉｇｈレベルに緩やかに立ち上がる積分波形に対して
は、波形整形用インバータゲートＧ１５を介して図３に
示すようにＨｉｇｈレベルからＬｏｗレベルに立ち下が
る。
【００５５】次に、節点１０７と節点１０３を入力とす
るパルス発生のためのＮＡＮＤゲートＧ１７の出力端で
ある節点１０９は、ＮＡＮＤゲートＧ１７の入力となる
節点１０７がＨｉｇｈレベルの状態でかつ節点１０３の
立ち上がりのときに立ち下がり、節点１０７の波形整形
インバータゲートＧ１５によって立ち下がったところか
ら立ち上がる。
るパルス発生のためのＮＡＮＤゲートＧ１７の出力端で
ある節点１０９は、ＮＡＮＤゲートＧ１７の入力となる
節点１０７がＨｉｇｈレベルの状態でかつ節点１０３の
立ち上がりのときに立ち下がり、節点１０７の波形整形
インバータゲートＧ１５によって立ち下がったところか
ら立ち上がる。
【００５６】さらに、節点１０８と節点１０９を入力と
するＮＡＮＤゲートＧ１８により出力信号１０２は、図
３に示すように、節点１０８の立ち下がりに対して立ち
上がり、節点１０９の第２の立ち上がりに対して立ち下
がる。
するＮＡＮＤゲートＧ１８により出力信号１０２は、図
３に示すように、節点１０８の立ち下がりに対して立ち
上がり、節点１０９の第２の立ち上がりに対して立ち下
がる。
【００５７】したがって、入力信号１０１がＬｏｗレベ
ルからＨｉｇｈレベルに立ち上がるとほぼ同時にＬｏｗ
レベルからＨｉｇｈレベルに立ち上がり、入力信号１０
１の最後の立ち下がりに対して、第２の遅延回路Ｄ１２
によって遅れた時間Ｄの幅をもってＨｉｇｈレベルから
Ｌｏｗレベルに立ち下がる。
ルからＨｉｇｈレベルに立ち上がるとほぼ同時にＬｏｗ
レベルからＨｉｇｈレベルに立ち上がり、入力信号１０
１の最後の立ち下がりに対して、第２の遅延回路Ｄ１２
によって遅れた時間Ｄの幅をもってＨｉｇｈレベルから
Ｌｏｗレベルに立ち下がる。
【００５８】したがって、図３に示すような短パルスを
連続して入力した場合についても常に最後の入力パルス
に対してパルス幅Ｄのパルスを発生することができ、か
つでたらめなパルスを発生しない。
連続して入力した場合についても常に最後の入力パルス
に対してパルス幅Ｄのパルスを発生することができ、か
つでたらめなパルスを発生しない。
【００５９】図４を参照して、本発明の作用効果がより
顕著に現れる実施の形態について説明する。
顕著に現れる実施の形態について説明する。
【００６０】図４に示す部分回路図は、図１に示したＴ
１１もしくはＴ１２の回路網を増加させ、より広いパル
ス幅Ｄを発生させるように構成した回路網Ｔ４１であ
る。
１１もしくはＴ１２の回路網を増加させ、より広いパル
ス幅Ｄを発生させるように構成した回路網Ｔ４１であ
る。
【００６１】遅延回路Ｄ４１は、図１の第１の遅延回路
Ｄ１１もしくは第２の遅延回路Ｄ１２と等しい回路であ
り、遅延回路Ｄ４２は能力が高いｐチャネルトランジス
タと能力が低いｎチャネルトランジスタからなるインバ
ータゲートＧ４３と、一方を電源電位に接続し、他方を
インバータゲートＧ４３の出力端に接続した回路であ
り、これらが交互に奇数段接続された回路網Ｔ４１であ
る。
Ｄ１１もしくは第２の遅延回路Ｄ１２と等しい回路であ
り、遅延回路Ｄ４２は能力が高いｐチャネルトランジス
タと能力が低いｎチャネルトランジスタからなるインバ
ータゲートＧ４３と、一方を電源電位に接続し、他方を
インバータゲートＧ４３の出力端に接続した回路であ
り、これらが交互に奇数段接続された回路網Ｔ４１であ
る。
【００６２】このようにより広いパルス幅Ｄを発生させ
るように遅延回路を増加させると、リセット回路として
動作するとき、各節点電位を確定するのにある程度の時
間を要することになる。
るように遅延回路を増加させると、リセット回路として
動作するとき、各節点電位を確定するのにある程度の時
間を要することになる。
【００６３】しかし、本発明のように各節点にディスチ
ャージトランジスタおよびプリチャージトランジスタを
設けることにより、リセット回路として動作するとき各
節点電位を即座に確定することができ、短パルスを連続
して入力した場合についても常に最後の入力パルスに対
してパルス幅Ｄのパルスを発生することができ、かつで
たらめなパルスを発生しない。
ャージトランジスタおよびプリチャージトランジスタを
設けることにより、リセット回路として動作するとき各
節点電位を即座に確定することができ、短パルスを連続
して入力した場合についても常に最後の入力パルスに対
してパルス幅Ｄのパルスを発生することができ、かつで
たらめなパルスを発生しない。
【００６４】
【発明の効果】以上説明したように、本発明によれば、
短パルスが連続するような入力信号が入った場合におい
ても、最初の入力信号の変化と同時に遷移し、かつ入力
信号の最後の変化から所望の幅のパルス信号を１パルス
確実に発生できるという効果を有する。しかも、回路構
成において、遅延回路部分の段数が増加すればするほど
この効果は顕著に現れるという利点を有する。
短パルスが連続するような入力信号が入った場合におい
ても、最初の入力信号の変化と同時に遷移し、かつ入力
信号の最後の変化から所望の幅のパルス信号を１パルス
確実に発生できるという効果を有する。しかも、回路構
成において、遅延回路部分の段数が増加すればするほど
この効果は顕著に現れるという利点を有する。
【００６５】この理由は、本発明においては、各節点の
電位を即座に決定するためにディスチャージトランジス
タ、プリチャージトランジスタを設けたためである。
電位を即座に決定するためにディスチャージトランジス
タ、プリチャージトランジスタを設けたためである。
【図１】本発明の半導体記憶装置の実施の形態を示す図
である。
である。
【図２】本発明の実施の形態の動作を説明するための図
であり、図１の各節点の信号波形を示すタイムチャート
である。
であり、図１の各節点の信号波形を示すタイムチャート
である。
【図３】本発明の実施の形態の動作を説明するための図
であり、図１の各節点の信号波形を示すタイムチャート
である。
であり、図１の各節点の信号波形を示すタイムチャート
である。
【図４】本発明の実施の形態として、本発明の効果がよ
り顕著に現れる場合の図１のＴ１１、Ｔ１２部分を詳細
に示した回路図である。
り顕著に現れる場合の図１のＴ１１、Ｔ１２部分を詳細
に示した回路図である。
【図５】従来の半導体記憶装置を示す回路図である。
【図６】従来の半導体記憶装置の動作を説明するための
図であり、図５の各節点の信号波形を示すタイムチャー
トである。
図であり、図５の各節点の信号波形を示すタイムチャー
トである。
【図７】従来の半導体記憶装置の動作を説明するための
図であり、図５の各節点の信号波形を示すタイムチャー
トである。
図であり、図５の各節点の信号波形を示すタイムチャー
トである。
Ｐ１１、Ｐ１２ Ｐｃｈトランジスタ（能力大） Ｎ１１、Ｎ１２ Ｎｃｈトランジスタ（能力小） Ｇ１１、Ｇ１２ Ｐ１１とＮ１１、Ｐ１２とＮ１２で構
成されるインバータゲート Ｇ１３、Ｇ１４、Ｇ１５ インバータゲート Ｇ１６、Ｇ１７、Ｇ１８ ＮＡＮＤゲート Ｃ１１、Ｃ１２ コンデンサ Ｄ１１、Ｄ１２ Ｇ１１とＣ１１、Ｇ１２とＣ１２で構
成される遅延回路 Ｍ１１、Ｍ１３ Ｎｃｈトランジスタのディスチャージ
トランジスタ Ｍ１２、Ｍ１４ Ｐｃｈトランジスタのプリチャージト
ランジスタ Ｔ１１、Ｔ１２ Ｄ１１とＭ１１、Ｄ１２とＭ１３から
構成されるディスチャージトランジスタ付き遅延回路 Ｇ４１ インバータゲート Ｇ４２ Ｐ１１とＮ１１で構成されるインバータゲート Ｇ４３ Ｐｃｈトランジスタ（能力大）とＮｃｈトラン
ジスタ（能力小）で構成されるインバータゲート Ｃ４１、Ｃ４２ コンデンサ Ｍ４１、Ｍ４３ Ｎｃｈトランジスタのディスチャージ
トランジスタ Ｍ４（２ｎ＋１） Ｎｃｈトランジスタのディスチャー
ジトランジスタ Ｍ４２、Ｍ４４ Ｐｃｈトランジスタのプリチャージト
ランジスタ Ｄ４１、Ｄ４３ Ｇ４２とＣ４１で構成される遅延回路 Ｄ４（２ｎ＋１） Ｇ４２とＣ４１で構成される遅延回
路 Ｄ４２、Ｄ４４ Ｇ４３とＣ４２で構成される遅延回路 Ｔ４１ Ｄ４１とＤ４２が交互に奇数段接続され、Ｍ４
１、Ｍ４２が交互に接続されたディスチャージ、プリチ
ャージトランジスタ付き遅延回路網 １０１ 入力信号 １０２ 出力信号 １０３ インバータゲートＧ１３の出力端 １０４ インバータゲートＧ１１の出力端 １０５ インバータゲートＧ１４の出力端 １０６ インバータゲートＧ１２の出力端 １０７ インバータゲートＧ１５の出力端 １０８ ＮＡＮＤゲートＧ１６の出力端 １０９ ＮＡＮＤゲートＧ１７の出力端 Ｐ５１、Ｐ５３ Ｐｃｈトランジスタ（能力小） Ｐ５２、Ｐ５４ Ｐｃｈトランジスタ（能力大） Ｎ５１、Ｎ５３ Ｎｃｈトランジスタ（能力大） Ｎ５２、Ｎ５４ Ｎｃｈトランジスタ（能力小） Ｇ５１、Ｇ５３ Ｐ５１とＮ５１、Ｐ５３とＮ５３で構
成されるインバータゲート Ｇ５２、Ｇ５４ Ｐ５２とＮ５２、Ｐ５４とＮ５４で構
成されるインバータゲート Ｇ５５、Ｇ５６、Ｇ５７、Ｇ５１１ 通常のインバータ
ゲート Ｇ５８、Ｇ５９ ＮＯＲゲート Ｇ５１０ 負論理ＡＮＤゲート Ｃ５１、Ｃ５２、Ｃ５３、Ｃ５４ コンデンサ Ｄ５１、Ｄ５２ Ｇ５１とＧ５２とＣ５１とＣ５２、Ｇ
５３とＧ５４とＣ５３とＣ５４で構成される遅延回路 ５０１ 入力信号 ５０２ 出力信号 ５０３ インバータゲートＧ５１の出力端 ５０４ インバータゲートＧ５２の出力端 ５０５ インバータゲートＧ５５の出力端 ５０６ インバータゲートＧ５３の出力端 ５０７ インバータゲートＧ５４の出力端 ５０８ インバータゲートＧ５７の出力端 ５０９ ＮＯＲゲートＧ５９の出力端 ５１０ インバータゲートＧ５６の出力端 ５１１ ＮＯＲゲートＧ５８の出力端 ５１２ 負論理ＡＮＤゲートＧ５１０の出力端
成されるインバータゲート Ｇ１３、Ｇ１４、Ｇ１５ インバータゲート Ｇ１６、Ｇ１７、Ｇ１８ ＮＡＮＤゲート Ｃ１１、Ｃ１２ コンデンサ Ｄ１１、Ｄ１２ Ｇ１１とＣ１１、Ｇ１２とＣ１２で構
成される遅延回路 Ｍ１１、Ｍ１３ Ｎｃｈトランジスタのディスチャージ
トランジスタ Ｍ１２、Ｍ１４ Ｐｃｈトランジスタのプリチャージト
ランジスタ Ｔ１１、Ｔ１２ Ｄ１１とＭ１１、Ｄ１２とＭ１３から
構成されるディスチャージトランジスタ付き遅延回路 Ｇ４１ インバータゲート Ｇ４２ Ｐ１１とＮ１１で構成されるインバータゲート Ｇ４３ Ｐｃｈトランジスタ（能力大）とＮｃｈトラン
ジスタ（能力小）で構成されるインバータゲート Ｃ４１、Ｃ４２ コンデンサ Ｍ４１、Ｍ４３ Ｎｃｈトランジスタのディスチャージ
トランジスタ Ｍ４（２ｎ＋１） Ｎｃｈトランジスタのディスチャー
ジトランジスタ Ｍ４２、Ｍ４４ Ｐｃｈトランジスタのプリチャージト
ランジスタ Ｄ４１、Ｄ４３ Ｇ４２とＣ４１で構成される遅延回路 Ｄ４（２ｎ＋１） Ｇ４２とＣ４１で構成される遅延回
路 Ｄ４２、Ｄ４４ Ｇ４３とＣ４２で構成される遅延回路 Ｔ４１ Ｄ４１とＤ４２が交互に奇数段接続され、Ｍ４
１、Ｍ４２が交互に接続されたディスチャージ、プリチ
ャージトランジスタ付き遅延回路網 １０１ 入力信号 １０２ 出力信号 １０３ インバータゲートＧ１３の出力端 １０４ インバータゲートＧ１１の出力端 １０５ インバータゲートＧ１４の出力端 １０６ インバータゲートＧ１２の出力端 １０７ インバータゲートＧ１５の出力端 １０８ ＮＡＮＤゲートＧ１６の出力端 １０９ ＮＡＮＤゲートＧ１７の出力端 Ｐ５１、Ｐ５３ Ｐｃｈトランジスタ（能力小） Ｐ５２、Ｐ５４ Ｐｃｈトランジスタ（能力大） Ｎ５１、Ｎ５３ Ｎｃｈトランジスタ（能力大） Ｎ５２、Ｎ５４ Ｎｃｈトランジスタ（能力小） Ｇ５１、Ｇ５３ Ｐ５１とＮ５１、Ｐ５３とＮ５３で構
成されるインバータゲート Ｇ５２、Ｇ５４ Ｐ５２とＮ５２、Ｐ５４とＮ５４で構
成されるインバータゲート Ｇ５５、Ｇ５６、Ｇ５７、Ｇ５１１ 通常のインバータ
ゲート Ｇ５８、Ｇ５９ ＮＯＲゲート Ｇ５１０ 負論理ＡＮＤゲート Ｃ５１、Ｃ５２、Ｃ５３、Ｃ５４ コンデンサ Ｄ５１、Ｄ５２ Ｇ５１とＧ５２とＣ５１とＣ５２、Ｇ
５３とＧ５４とＣ５３とＣ５４で構成される遅延回路 ５０１ 入力信号 ５０２ 出力信号 ５０３ インバータゲートＧ５１の出力端 ５０４ インバータゲートＧ５２の出力端 ５０５ インバータゲートＧ５５の出力端 ５０６ インバータゲートＧ５３の出力端 ５０７ インバータゲートＧ５４の出力端 ５０８ インバータゲートＧ５７の出力端 ５０９ ＮＯＲゲートＧ５９の出力端 ５１０ インバータゲートＧ５６の出力端 ５１１ ＮＯＲゲートＧ５８の出力端 ５１２ 負論理ＡＮＤゲートＧ５１０の出力端
Claims (3)
- 【請求項１】入力信号の立ち上がり信号波形を遅延させ
て出力すると共に、立ち下がり信号波形をリセットして
出力する第１の回路手段と、 前記入力信号の立ち上がり時に、前記第１の回路手段に
よる遅延時間に基づいて規定される幅のパルス信号を生
成する第１のゲート回路と、 入力信号の立ち下がり信号波形を遅延させて出力すると
共に、立ち上がり信号波形をリセットして出力する第２
の回路手段と、 前記入力信号の立ち下がり時に、前記第２の回路手段に
よる遅延時間に基づいて規定される幅のパルス信号を生
成する第２のゲート回路と、 を備え、 前記第１及び第２のゲート回路の出力に基づきパルス信
号を取り出し、さらに、 前記第１及び第２の回路手段がリセット動作する時に電
位をより速く確定するためのプリチャージ用トランジス
タ及びディスチャージ用トランジスタと、 を備えたパルス発生回路を含む、ことを特徴とする半導
体記憶装置。 - 【請求項２】入力信号の立ち上がりに対して第１のイン
バータゲートを介し遅延回路となり前記入力信号の立ち
下がりに対して前記第１のインバータゲートを介しリセ
ット回路として機能する第１の遅延回路と、 前記入力信号の立ち下がりに対し遅延回路となり前記入
力信号の立ち下がりに対して遅延回路として機能する第
２の遅延回路と、 前記第１及び第２の遅延回路の出力波形をそれぞれ波形
整形する波形整形回路と、 前記入力信号および前記入力信号に前記第１のインバー
タゲートを介した信号と、前記第１および第２の遅延回
路のそれぞれにより遅延された信号を入力とするある一
定の幅のパルスを発生されるための論理ゲートに加え
て、 前記第１および第２の遅延回路がリセット回路として動
作するときに、より素早く信号パスの電位を確定するた
めのディスチャージ用トランジスタ、及びプリチャージ
用トランジスタを備えたことを特徴とする半導体記憶装
置。 - 【請求項３】入力信号の立ち上がりに対し第１のインバ
ータゲートを介し遅延回路となり前記入力信号の立ち下
がりに対し前記第１のインバータゲートを介しリセット
回路となるゲートチャネル幅が小さい第１のｐチャネル
トランジスタとゲートチャネル幅が大きい第１のｎチャ
ネルトランジスタからなる第２のインバータゲートと、 一端が前記第２のインバータゲートの出力端に接続され
他端が接地電位に接続される第１のキャパシタと、から
なる第１の遅延回路と、 前記第１の遅延回路の出力端にドレイン端子が接続され
ゲート端子が前記第１のインバータゲートの出力端に接
続されソース端子が接地電位に接続される第１のディス
チャージ用トランジスタと、 前記入力信号の立ち下がりに対しリセット回路となり前
記入力信号の立ち上がりに対し遅延回路となるゲートチ
ャネル幅が小さい第２のｐチャネルトランジスタとゲー
トチャネル幅が大きい第２のｎチャネルトランジスタか
らなる第３のインバータゲートと、 一端が前記第３のインバータゲートの出力端に接続され
他端が接地電位に接続される第２のキャパシタと、から
なる第２の遅延回路と、 前記第２の遅延回路の出力端にドレイン端子が接続され
ゲート端子が前記入力信号に接続されソース端子が接地
電位に接続される第２のディスチャージ用トランジスタ
と、 前記第１及び第２の遅延回路の遅延波形をそれぞれ波形
整形する第４及び第５のインバータゲートと、 ゲート端子が前記入力信号に接続されドレイン端子が前
記第４のインバータゲートの出力端に接続されソース端
子が電源電位に接続される第１のプリチャージ用トラン
ジスタと、 ゲート端子が前記第１のインバータゲートの出力端に接
続されドレイン端子が前記第５のインバータゲートの出
力端に接続されソース端子が電源電位に接続される第２
のプリチャージ用トランジスタと、 前記入力信号と前記第１の遅延回路を介し前記第４のイ
ンバータゲートを入力とするある一定の幅のパルスを発
生させるための第１のＮＡＮＤゲートと、 前記入力信号に前記第１のインバータゲートを介した信
号と前記第２の遅延回路を介し前記第５のインバータゲ
ートを入力とするある一定の幅のパルスを発生させるた
めの第２のＮＡＮＤゲートと、 前記第１のＮＡＮＤゲートと前記第２のＮＡＮＤゲート
を入力とする第３のＮＡＮＤゲートと、 を備えたことを特徴とする半導体記憶装置。
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