KR100525909B1 - 데이터 입력 버퍼 - Google Patents

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본 발명은 데이터 입력 버퍼에 관한 것으로, 특히, 서입 인에이블 신호의 입력에 따라 데이터를 입력받는 버퍼와, 상기 버퍼의 출력단자 및 데이터 출력단자간에 직렬 접속된 다수의 인버터와, 상기 인버터 중 소정인버터의 출력단자 및 접지단자간에 각각 연결된 복수개의 지연수단과, 상기 소정인버터의 입력단자 및 출력단자간에 접속되며, 서로 반대의 위상을 갖는 제 1 및 제 2 제어신호에 따라 동작되어, 상기 지연수단에 의한 지연 시간보다 짧은 시간내에 상기 소정인버터의 입력단자의 전위를 출력단자로 전달시키는 데이터 입력 제어 회로를 포함하는 것을 특징으로 한다.

Description

데이터 입력 버퍼 {Data input buffer}
본 발명은 데이터 입력 버퍼에 관한 것으로, 특히, 데이터 서입시의 동작 마진(Margin)을 확보할 수 있도록 한 데이터 입력 버퍼에 관한 것이다.
일반적으로 플래쉬 메모리 소자에 데이터를 저장하기 위한 서입(Write) 동작시 데이터 입력 버퍼를 통해 외부로부터 데이터가 입력되는데, 종래의 데이터 입력 버퍼는 도 1에 도시된 바와 같이 구성된다.
서입 인에이블 신호(WECEb) 및 입출력 패드(I/O Pad)를 통해 입력되는 데이터(DATA)는 버퍼(1)로 입력되며, 상기 버퍼(1)의 출력단자 및 데이터 출력단자(PDATA)간에 다수의 인버터(I1 내지 I7)가 직렬 접속되고, 상기 인버터(I4 및 I5)의 출력단자(PDATA) 및 접지간에 캐패시터로 동작되도록 구성된 다수의 NMOS 트랜지스터로 이루어진 지연회로(2)가 접속된다.
상기와 같이 구성된 데이터 입력 버퍼는 도 2에 도시된 바와 같은 서입 인에이블 신호(WECEb)의 입력에 따라 동작되며, 상기 버퍼(1)를 통해 입력되는 데이터(DATA)는 상기 인버터(I4 및 I5)를 통해 출력단자(PDATA)로 출력되는데, 상기 지연회로(2)에 의해 소정 시간만큼 지연되어 출력된다.
이때, 데이터는 서입 동작에 영향을 미치는 파라메터(Parameter)중 하나인 서입 펄스 폭(Write Pulse Width; Twp)에 해당하는 시간동안 입력되며, 데이터의 입력을 서입 명령으로 인식한다.
그런데 종래의 데이터 입력 버퍼를 이용하면 데이터의 셋-업 시간(Set-up Time)은 존재하지만, 유지시간(Hold Time)이 존재하지 않게 되어 서입 인에이블 신호(WECEb)와 데이터(DATA)가 같은 시간에 입력되더라도 시간 지연에 의해 데이터 유지 시간에 대한 충분한 마진 확보가 어려워지고 서입 펄스 폭 마진이 불량해 진다. 또한, 이를 방지하기 위하여 데이터 지연 시간을 감소시키는 경우 데이터 유지 시간에 대한 마진이 감소된다.
따라서 본 발명은 서입 펄스 시간에 대한 마진 확보를 위해 서입 인에이블 신호가 인에이블될 때의 데이터 지연 시간을 감소시키고 디스인에이블될 때의 데이터 지연 시간을 증가시켜 서입 펄스 시간에 대한 마진이 확보되는 동시에 데이터 유지 시간도 충분히 확보되도록 하므로써 상기한 단점을 해소할 수 있는 데이터 입력 버퍼를 제공하는 데 그 목적이 있다.
본 발명에 따른 데이터 입력 버퍼는 서입 인에이블 신호의 입력에 따라 데이터를 입력받는 버퍼와, 상기 버퍼의 출력단자 및 데이터 출력단자간에 직렬 접속된 다수의 인버터와, 상기 인버터 중 소정인버터의 출력단자 및 접지단자간에 각각 연결된 복수개의 지연수단과, 상기 소정인버터의 입력단자 및 출력단자간에 접속되며, 서로 반대의 위상을 갖는 제 1 및 제 2 제어신호에 따라 동작되어, 상기 지연수단에 의한 지연 시간보다 짧은 시간내에 상기 소정인버터의 입력단자의 전위를 출력단자로 전달시키는 데이터 입력 제어 회로를 포함하는 것을 특징으로 한다.상기 데이터 입력 제어 회로는 전원단자와 상기 소정인버터의 출력단자 간에 직렬 접속되며, 게이트를 통해 상기 제 1 제어신호 및 상기 소정인버터의 입력단자의 전위를 각각 입력받는 제 1 및 제 2 PMOS 트랜지스터와, 상기 소정인버터의 출력단자와 접지단자 간에 직렬 접속되며, 게이트를 통해 상기 제 2 제어신호 및 상기 소정인버터의 입력단자의 전위를 각각 입력받는 제 1 및 제 2 NMOS 트랜지스터로 이루어진 것을 특징으로 한다.
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그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 데이터 입력 버퍼를 설명하기 위한 회로도이다.
서입 인에이블 신호(WECEb) 및 입출력 패드(I/O Pad)를 통해 입력된 데이터(DATA)는 버퍼(11)로 입력되며, 상기 버퍼(1)의 출력단자 및 제 1 노드(K1)간에 인버터(I11 내지 I13)가 직렬 접속된다. 상기 제 1 노드(K1) 및 제 2 노드(K2)간에 인버터(I14)가 접속되며, 상기 제 2 노드(K2) 및 출력단자(PDARA)간에 인버터(I15 내지 I17)가 직렬 접속된다. 또한, 상기 제 2 노드(K2) 및 접지간에는 캐패시터로 동작되도록 구성된 다수의 NMOS 트랜지스터로 이루어진 제 1 지연회로(12)가 접속되며, 상기 제 3 노드(K3) 및 접지간에는 캐패시터로 동작되도록 구성된 다수의 NMOS 트랜지스터로 이루어진 제 2 지연회로(13)가 접속된다. 그리고 상기 제 1 노드(K1) 및 제 2 노드(K2)간에 데이터 입력 제어 회로(14)가 접속되는데, 상기 데이터 입력 제어 회로(14)는 다음과 같이 구성된다.
전원전압(Vcc) 및 상기 제 2 노드(K2)간에 제 1 PMOS 트랜지스터(P1) 및 제 2 PMOS 트랜지스터(P2)가 직렬 접속되며, 상기 제 2 노드(K2) 및 접지간에 제 1 NMOS 트랜지스터(N1) 및 제 2 NMOS 트랜지스터(N2)가 직렬 접속되고, 상기 제 2 PMOS 트랜지스터(P2) 및 제 1 NMOS 트랜지스터(N1)의 게이트는 상기 제 1 노드(K1)에 접속된다. 그리고 상기 제 1 PMOS 트랜지스터(P1)의 게이트를 통해 제 1 제어신호(WECELb_d)가 입력되며, 제 2 NMOS 트랜지스터(N2)의 게이트를 통해 제 2 제어신호(WECEL_d)가 입력되는데, 상기 제 1 및 제 2 제어신호(WECELb_d 및 WECEL_d)는 도 4와 같이 구성된 제어신호 발생 장치로부터 출력된다.
상기 제어신호 발생 장치는 상기 서입 인에이블 신호(WECEb) 및 인버터(I21 내지 I23)를 경유하여 지연된 서입 인에이블 신호(WECEb)를 각각 입력받는 낸드 게이트(G)의 출력단자 및 제 1 제어신호 출력단자(WECELb_d)간에 인버터(I24)가 접속되며, 상기 낸드 게이트(G)의 출력단자 및 상기 제 2 제어신호 출력단자(WECEL_d)간에 인버터(I25 및 I26)가 직렬 접속된다. 또한, 상기 인버터(I21 및 I22)의 접속점 및 상기 인버터(I22 및 I23)의 접속점과 접지간에는 NMOS 트랜지스터로 이루어진 캐패시터(C1 및 C2)가 각각 접속된다.
따라서 상기 제어 신호 발생 장치는 상기 서입 인에이블 신호(WECEb)가 도 5에 도시된 바와 같이 인에이블되면 서로 반대의 위상을 갖는 쇼트 펄스(Short Pulse)인 상기 제 1 및 제 2 제어 신호(WECELb_d 및 WECEL_d)를 발생시킨다.
그러면 상기와 같이 이루어진 데이터 입력 버퍼의 동작을 설명하면 다음과 같다.
서입 인에이블 신호(WECEb)가 인에이블되면 상기 버퍼(11)를 통해 데이터(DATA)가 입력되고, 상기 버퍼(11)로부터 출력된 데이터는 상기 인버터(I11 내지 I13)를 통해 반전된다. 이때 상기 제 1 제어 신호(WECELb_d) 및 제 2 제어 신호(WECEL_d)는 각각 도 5에 도시된 바와 같이 소정 시간동안 로우 및 하이 상태로 입력되기 때문에 상기 제 1 PMOS 트랜지스터(P1) 및 제 2 NMOS 트랜지스터(N2)가 턴온(Turn On)되고, 이에 따라 상기 제 1 지연회로(12)의 지연 시간보다 짧은 시간내에 상기 제 1 노드(K1)의 전위가 상기 제 2 노드(K2)로 전달된다.
그리고 소정 시간 후 상기 제 1 및 제 2 제어 신호(WECELb_d 및 WECEL_d)가 반대의 위상으로 변화되면 상기 데이터는 상기 제 1 및 제 2 지연회로(12 및 13)에 의해 소정 시간 지연된 후 상기 데이터 출력단자(PDATA)로 전달된다.
상술한 바와 같이 본 발명에 따르면 서입 펄스 시간(Twp) 마진이 확보되는 동시에 데이터 유지 시간(Tdh)이 충분히 확보된다. 즉, 서입 펄스 시간(Twp)에 대한 마진 확보를 위해 서입 인에이블 신호(WECEb)가 인에이블될 때의 데이터 지연 시간을 감소시키고 디스인에이블될 때의 데이터 지연 시간을 증가시킨다.
종래에는 NMOS 트랜지스터로 이루어진 캐패시터를 이용하여 데이터의 전달이 지연되도록 하였기 때문에 데이터 유지 시간은 확보되었으나, 서입 펄스 시간은 충분히 확보되지 않았다. 그러나 본 발명은 서입 인에이블 신호(WECEb)가 인에이블된 후 소정 시간동안 데이터의 지연 시간이 감소되도록 하므로써 도 6에 도시된 바와 같이 데이터 유지 시간(Tdh) 및 서입 펄스 시간(Twp)이 충분히 확보되도록 한다.
따라서 본 발명에 따르면 플래쉬 메모리 소자의 동작이 안정적으로 이루어져 소자의 신뢰성이 향상된다.
도 1은 종래의 데이터 입력 버퍼를 설명하기 위한 회로도.
도 2는 도 1의 동작을 설명하기 위한 타이밍도.
도 3은 본 발명에 따른 데이터 입력 버퍼를 설명하기 위한 회로도.
도 4는 도 3의 제어 신호 발생 회로의 상세 회로도.
도 5는 도 4의 동작을 설명하기 위한 타이밍도.
도 6은 도 3의 동작을 설명하기 위한 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
1 및 11: 버퍼 2: 지연 회로
12 및 13: 제 1 및 제 2 지연 회로
14: 데이터 입력 제어 회로

Claims (4)

  1. 서입 인에이블 신호의 입력에 따라 데이터를 입력받는 버퍼와,
    상기 버퍼의 출력단자 및 데이터 출력단자간에 직렬 접속된 다수의 인버터와,
    상기 인버터 중 소정인버터의 출력단자 및 접지단자간에 각각 연결된 복수개의 지연수단과,
    상기 소정인버터의 입력단자 및 출력단자간에 접속되며, 서로 반대의 위상을 갖는 제 1 및 제 2 제어신호에 따라 동작되어, 상기 지연수단에 의한 지연 시간보다 짧은 시간내에 상기 소정인버터의 입력단자의 전위를 출력단자로 전달시키는 데이터 입력 제어 회로를 포함하는 것을 특징으로 하는 데이터 입력 버퍼.
  2. 제 1 항에 있어서,
    상기 지연수단은 캐패시터로 동작되도록 구성된 다수의 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 데이터 입력 버퍼.
  3. 제 1 항에 있어서,
    상기 데이터 입력 제어 회로는 전원단자와 상기 소정인버터의 출력단자 간에 직렬 접속되며, 게이트를 통해 상기 제 1 제어신호 및 상기 소정인버터의 입력단자의 전위를 각각 입력받는 제 1 및 제 2 PMOS 트랜지스터와,
    상기 소정인버터의 출력단자와 접지단자 간에 직렬 접속되며, 게이트를 통해 상기 제 2 제어신호 및 상기 소정인버터의 입력단자의 전위를 각각 입력받는 제 1 및 제 2 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 데이터 입력 버퍼.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 제어신호는 소정 시간동안 입력되는 쇼트 펄스인 것을 특징으로 하는 데이터 입력 버퍼.
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