KR100537893B1 - 리드 프레임과 이를 이용한 적층 칩 패키지 - Google Patents

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Abstract

본 발명은 종래의 적층 칩 패키지와 같은 크기를 가지면서 보다 실장 밀도를 높일 수 있는 구조의 리드 프레임과 이를 이용한 적층 칩 패키지에 관한 것이다. 본 발명의 목적은 패키지 몸체의 형태를 변형시키지 않고 반도체 패키지 내에 더 많은 반도체 칩을 실장하는데 있다. 이러한 목적을 달성하기 위하여 본 발명은 반도체 칩이 탑재되는 중앙 다이 패드와 중앙 다이 패드의 주위에 형성되어 다른 반도체 칩이 탑재되는 복수 개의 주변 다이 패드를 구비하며, 중앙 다이 패드는 중앙 다이 패드에 탑재되는 반도체 칩의 상부면과 주변 다이 패드가 같은 높이를 갖도록 주변 다이 패드에 대해서 소정의 깊이로 다운 세팅 처리가 되는 것을 특징으로 하는 칩 탑재부를 구비하는 리드 프레임을 제공한다. 또한 본 발명은 중심 본딩 패드를 갖는 제1반도체 칩, 복수 개의 제2반도체 칩, 리드 프레임으로서 제1반도체 칩이 탑재되는 중앙 다이 패드와, 중앙 다이 패드의 주위에 형성되어 제2반도체 칩이 탑재되는 복수 개의 주변 다이 패드를 구비하며, 중앙 다이 패드는 중앙 다이 패드에 탑재되는 반도체 칩의 상부면과 주변 다이 패드가 같은 높이를 갖도록 주변 다이 패드에 대해서 소정의 깊이로 다운 세팅 처리가 되는 것을 특징으로 하는 리드 프레임을 구비하는 적층 칩 패키지를 제공한다.

Description

리드 프레임과 이를 이용한 적층 칩 패키지{Leadframe and multichip package using the same}
본 발명은 리드 프레임과 이를 이용한 적층 칩 패키지에 관한 것으로서, 보다 구체적으로는 종래의 적층 칩 패키지와 같은 크기를 가지면서 보다 실장 밀도를 높일 수 있는 구조의 리드 프레임과 이를 이용한 적층 칩 패키지에 관한 것이다.
두 개 이상의 반도체 칩을 하나의 패키지 내에서 결합하는 적층 칩 패키지는 소자의 집적도를 높일 수 있는 효과적인 방법이다. 적층 칩 패키지는 하나의 반도체 패키지 내에 복수 개의 반도체 칩이 포함되기 때문에 반도체 패키지를 인쇄 회로 기판에 실장할 때 실장 밀도를 높일 수 있고, 반도체 칩 상호 간의 전기적 연결 길이가 짧기 때문에 반도체 패키지의 전기적 성능이 개선되는 장점이 있다. 이와 같은 적층 칩 패키지는 제어 칩과 이에 대응되는 메모리 칩이 함께 패키징되는 주문형 반도체(Application Specific Integrated Circuit) 패키지 및 복수 개의 메모리 칩이 실장되는 메모리 패키지 등에 널리 사용된다.
도 1은 종래 기술에 따른 적층 칩 패키지를 나타내는 단면도이다.
도 1을 참조하면, 적층 칩 패키지(10)는 패키지 몸체(12)의 두께가 1.0mm인 TSOP(Thin Small Outline Package, 이하 'TSOP'라 한다)로서, 하나의 반도체 패키지 안에 2개의 반도체 칩(14)을 적층한 것이다. 2개의 반도체 칩(14)이 같은 쪽을 바라보며 두께 방향으로 적층되어 접착제(16)에 의해서 접착되고, 각 반도체 칩(14)의 본딩 패드(18)와 리드 프레임(20)은 금속 세선(Bonding Wire)(22)에 의해서 전기적으로 연결된다.
2개의 반도체 칩(14)을 적층하여 하나의 적층 칩 패키지(10)를 구성하면 새로운 고집적 소자를 설계하는데 필요한 시간과 비용을 절감할 수 있다. 또한, 각각의 반도체 칩(14)을 성형하는 것보다 여러 개의 반도체 칩(14)을 한번의 공정에서 하나의 리드 프레임(20)과 성형 수지(Epoxy Molding Compound)를 사용하여 성형하는 것이 비용 면에서 훨씬 더 유리하다.
그러나, 3개 이상의 반도체 칩을 적층하면 반도체 패키지의 크기가 커지므로 새로운 반도체 패키지에 맞는 성형(Mold), 다듬기(Trim), 외부 리드 절곡(Form) 설비 등을 구비해야 한다.
따라서, 본 발명의 목적은 패키지 몸체의 형태를 변형시키지 않고 반도체 패키지 내에 더 많은 반도체 칩을 실장하는데 있다.
이러한 목적을 달성하기 위하여 본 발명은 반도체 칩이 탑재되는 중앙 다이 패드와 중앙 다이 패드의 주위에 형성되어 다른 반도체 칩이 탑재되는 복수 개의 주변 다이 패드를 구비하며, 중앙 다이 패드는 중앙 다이 패드에 탑재되는 반도체 칩의 상부면과 주변 다이 패드가 같은 높이를 갖도록 주변 다이 패드에 대해서 소정의 깊이로 다운 세팅 처리가 되는 것을 특징으로 하는 칩 탑재부, 중앙 다이 패드와 주변 다이 패드의 주위에 인접하여 배열되는 복수 개의 내부 리드 및 각각의 내부 리드에서 연장되는 복수 개의 외부 리드를 구비하는 리드 프레임을 제공한다.
또한 본 발명은 복수 개의 본딩 패드가 상부면의 중심선 상에 형성되는 중심 본딩 패드를 갖는 제1반도체 칩, 복수 개의 본딩 패드가 상부면에 형성되는 복수 개의 제2반도체 칩, 리드 프레임으로서 제1반도체 칩이 탑재되는 중앙 다이 패드와, 중앙 다이 패드의 주위에 형성되어 제2반도체 칩이 탑재되는 복수 개의 주변 다이 패드와, 중앙 다이 패드와 주변 다이 패드의 주위에 인접하여 배열되는 복수 개의 내부 리드와, 각각의 내부 리드에서 연장되는 복수 개의 외부 리드를 구비하며, 중앙 다이 패드는 중앙 다이 패드에 탑재되는 반도체 칩의 상부면과 주변 다이 패드가 같은 높이를 갖도록 주변 다이 패드에 대해서 소정의 깊이로 다운 세팅 처리가 되는 것을 특징으로 하는 리드 프레임 및 제1반도체 칩, 제2반도체 칩, 내부 리드를 전기적으로 연결하는 금속 세선을 구비하는 적층 칩 패키지를 제공한다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명하고자 한다. 도면 전반에 걸쳐서 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
도 2는 본 발명의 실시예에 따른 리드 프레임의 일부를 나타내는 평면도이고, 도 3은 도 2의 Ⅲ-Ⅲ 선에 대한 단면도이다. 도 2와 도 3은 하나의 적층 칩 패키지에 대응하는 리드 프레임을 도시하고 있으나, 리드 프레임은 다수의 적층 칩 패키지를 제조할 수 있는 길이를 갖는 띠(Strip) 형태를 하고 있다.
도 2 및 도 3을 참조하면, 리드 프레임(200)은 중앙 다이 패드(202)와 주변 다이 패드(204)로 이루어지는 칩 탑재부(206)를 구비하고, 중앙 다이 패드(202)와 주변 다이 패드(204)는 중앙 다이 패드(202)가 주변 다이 패드(204)에 대해서 소정의 깊이로 다운 세팅 처리된 다운 셋(Down-set) 부위(D)에 의해서 연결된다. 사각형상의 중앙 다이 패드(202)에는 반도체 칩과 성형 수지 사이의 접착을 향상시키기 위해서 열십자형의 관통 구멍(212)을 형성하는 것이 바람직하다. 일반적으로 반도체 칩을 다이 패드에 접착시키는 접착제와 반도체 칩 사이의 접착력보다 성형 수지와 반도체 칩 사이의 접착력이 더 크기 때문이다.
중앙 다이 패드(202)의 주위에는 중앙 다이 패드(202)와 평행한 면을 갖는 주변 다이 패드(204)가 중앙 다이 패드(202)의 마주보는 두 변에 다운 셋 부위(D)에 의해서 연결된다. 중앙 다이 패드(202)는 소정의 깊이로 다운 셋 처리되어, 중앙 다이 패드(202)에 탑재되는 반도체 칩(도시되지 않음)의 상부면과 주변 다이 패드(204)가 같은 높이를 유지한다. 중앙 다이 패드(202)와 주변 다이 패드(204)의 주위에는 이들(202, 204)에 인접하여 주변 다이 패드(204)와 동일 평면상에 형성되는 복수 개의 내부 리드(208)가 배열되고, 내부 리드(208)와 일체로 형성되는 외부 리드(210)는 중앙 다이 패드(202)로부터 멀어지는 방향으로 내부 리드(208)에서 연장된다.
일 평면상에 형성되는 내부 리드(208) 중에서 일부가 연장하여 주변 다이 패드(204)와 결합함으로써 중앙 다이 패드(202)와 주변 다이 패드(204)는 지지된다. 또한, 리드 프레임(200)에는 리드(208, 210)를 지지하고 성형을 할 때 성형 수지가 흘러나오지 않도록 하는 댐바(Dambar; 도시되지 않음), 정렬핀이 삽입되는 정렬 핀 구멍(도시되지 않음) 등이 형성된다.
도 4는 본 발명의 실시예에 따른 적층 칩 패키지를 나타내는 단면도이고, 도 5는 본 발명의 실시예에 따른 리드 프레임에 반도체 칩을 실장한 모습을 나타내는 평면도이다.
도 4 및 도 5를 참조하면, 적층 칩 패키지(100)에 도 2에 도시된 리드 프레임을 사용한다. 적층 칩 패키지(100)는 3개의 반도체 칩(102, 104)이 탑재되는 리드 프레임을 성형 수지로 성형하고, 후속 공정을 진행하여 완성된다.
중앙 다이 패드(202)에 탑재되는 제1반도체 칩(102)은 상부면의 중심선 상에 중심 본딩 패드(102a)가 형성되므로, 제1반도체 칩(102) 상부면 주변부의 중심 본딩 패드(102a)가 형성되지 않은 빈 자리에 제2반도체 칩(104)을 접착시킬 수 있다. 제1반도체 칩(102)과 제2반도체 칩(104)은 본딩 패드(102a, 104a)가 형성되는 상부면이 위를 향하고, 본딩 패드(102a, 104a)가 형성되지 않은 하부면이 접착제(116, 118)에 의해서 접착된다. 제2반도체 칩(104)은 상부면의 중심선에 본딩 패드가 위치하는 중심 본딩 패드(도시되지 않음)가 형성될 수도 있고, 상부면의 주변부에 위치하는 주변 본딩 패드(104a)가 형성될 수도 있다.
중앙 다이 패드(202)에 접착된 제1반도체 칩(102)의 상부면과 주변 다이 패드(204a, 204b)의 높이가 같도록 중앙 다이 패드(202)가 다운 세팅 처리되므로, 제2반도체 칩(104)의 하부면의 일부는 주변 다이 패드(204a, 204b)에 다른 일부는 제1반도체 칩(102)의 중심 본딩 패드(102a)가 형성되지 않은 상부면에 접착된다. 주변 다이 패드(204a, 204b)는 제1주변 다이 패드(204a)와 제2주변 다이 패드(204b)로 이루어지므로, 2개의 제2반도체 칩(104)의 하나는 제1주변 다이 패드(204a)와 나머지 하나의 제2반도체 칩(104)은 제2주변 다이 패드(204b)에 접착된다. 제1반도체 칩(102)은 중앙 다이 패드(202)에 형성되는 관통 구멍(212)에 의해서 성형 수지와 접착되어 접착력이 향상된다.
제1반도체 칩(102)과 중앙 다이 패드(202)는 은-에폭시(Ag-Epoxy)와 같은 전도성 접착제(116)에 의해 접착되고, 제2반도체 칩(104)은 비전도성 접착제(118)에 의해서 접착되는 것이 바람직하다. 제1반도체 칩(102)과 제2반도체 칩(104) 상호간 및 반도체 칩(102, 104)과 내부 리드(208)는 금속 세선(114)에 의해서 전기적으로 연결된다. 금속 세선(114)의 길이를 고려하면 내부 리드(208)는 제2반도체 칩(104)의 본딩 패드(104a)와 연결되는 것이 바람직하다. 반도체 칩(102, 104)과 내부 리드(208), 금속 세선(114)을 포함하는 전기적 연결 부분은 성형 수지로 이루어지는 패키지 몸체(112)에 의해 보호된다. 플레쉬(Flash)를 제거하고, 외부 리드(210)의 모양을 형성하면 적층 칩 패키지(100)가 완성된다.
이상 설명한 바와 같이 본 발명에 의하면, 같은 크기의 패키지 몸체 안에 더 많은 반도체 칩을 실장하여 제품 특성과 실장 밀도를 향상시킬 수 있다.
또한, 기존의 설비를 이용하여 새로운 적층 칩 패키지를 제조할 수 있으므로 설비 구입에 필요한 제조 비용을 절감할 수 있다.
도 1은 종래 기술에 따른 적층 칩 패키지를 나타내는 단면도,
도 2는 본 발명의 실시예에 따른 리드 프레임의 일부를 나타내는 평면도,
도 3은 도 2의 Ⅲ-Ⅲ 선에 대한 단면도,
도 4는 본 발명의 실시예에 따른 적층 칩 패키지를 나타내는 단면도,
도 5는 본 발명의 실시예에 따른 리드 프레임에 반도체 칩을 실장한 모습을 나타내는 평면도이다.
<도면의 주요 부분에 대한 설명>
10, 100; 적층 칩 패키지 12, 112; 패키지 몸체
14, 102, 104; 반도체 칩 16, 116, 118; 접착제
18, 102a, 104a; 본딩 패드 20, 200; 리드 프레임
22, 114; 금속 세선 202; 중앙 다이 패드
204, 204a, 204b; 주변 다이 패드
206; 칩 탑재부 208; 내부 리드
210; 외부 리드 212; 관통 구멍

Claims (21)

  1. 리드 프레임에 있어서,
    (1) 칩 탑재부로서,
    반도체 칩이 탑재되는 중앙 다이 패드와,
    상기 중앙 다이 패드의 주위에 형성되어 또 다른 반도체 칩이 탑재되는 복수 개의 주변 다이 패드를 구비하며,
    상기 중앙 다이 패드는 상기 중앙 다이 패드에 탑재되는 상기 반도체 칩의 상부면과 상기 주변 다이 패드가 같은 높이를 갖도록 상기 주변 다이 패드에 대해서 소정의 깊이로 다운 세팅 처리가 되는 것을 특징으로 하는 칩 탑재부와,
    (2) 상기 중앙 다이 패드와 상기 주변 다이 패드의 주위에 인접하여 배열되는 복수 개의 내부 리드와,
    (3) 상기 중앙 다이 패드로부터 멀어지는 방향으로 각각의 상기 내부 리드에서 연장되는 복수 개의 외부 리드를 구비하는 리드 프레임.
  2. 제 1항에 있어서, 각각의 상기 주변 다이 패드는 인접하는 상기 내부 리드 중의 일부가 연장되어 결합하는 것을 특징으로 하는 리드 프레임.
  3. 제 2항에 있어서, 상기 주변 다이 패드는 상기 내부 리드와 동일 평면상에 형성되는 것을 특징으로 하는 리드 프레임.
  4. 제 1항에 있어서, 상기 내부 리드는 일 평면상에 형성되는 것을 특징으로 하는 리드 프레임.
  5. 제 1항에 있어서, 상기 중앙 다이 패드는 관통 구멍이 형성되는 것을 특징으로 하는 리드 프레임.
  6. 제 1항에 있어서, 상기 중앙 다이 패드는 사각형상인 것을 특징으로 하는 리드 프레임.
  7. 제 6항에 있어서, 상기 주변 다이 패드는 상기 중앙 다이 패드의 한 변 쪽에 형성되는 제1주변 다이 패드와 상기 주변 다이 패드의 한 변과 이웃하지 않는 다른 변 쪽에 형성되는 제2주변 다이 패드로 이루어지는 것을 특징으로 하는 리드 프레임.
  8. 적층 칩 패키지에 있어서,
    (1) 복수 개의 본딩 패드가 상부면의 중심선 상에 형성되는 중심 본딩 패드를 갖는 제1반도체 칩과,
    (2) 복수 개의 본딩 패드가 상부면에 형성되는 복수 개의 제2반도체 칩과,
    (3) 리드 프레임으로서,
    상기 제1반도체 칩이 탑재되는 중앙 다이 패드와,
    상기 중앙 다이 패드의 주위에 형성되어 상기 제2반도체 칩이 탑재되는 복수 개의 주변 다이 패드와,
    상기 중앙 다이 패드와 상기 주변 다이 패드의 주위에 인접하여 배열되는 복수 개의 내부 리드와,
    상기 중앙 다이 패드로부터 멀어지는 방향으로 각각의 상기 내부 리드에서 연장되는 복수 개의 외부 리드를 구비하며,
    상기 중앙 다이 패드는 상기 중앙 다이 패드에 탑재되는 상기 반도체 칩의 상부면과 상기 주변 다이 패드가 같은 높이를 갖도록 상기 주변 다이 패드에 대해서 소정의 깊이로 다운 세팅 처리가 되는 것을 특징으로 하는 리드 프레임과,
    (4) 상기 제1반도체 칩, 상기 제2반도체 칩, 상기 내부 리드를 전기적으로 연결하는 금속 세선을 구비하는 적층 칩 패키지.
  9. 제 8항에 있어서, 상기 적층 칩 패키지는 상기 제1반도체 칩, 상기 제2반도체 칩, 상기 내부 리드 및 상기 금속 세선을 포함하는 성형 수지로 이루어지는 패키지 몸체를 더 구비하는 것을 특징으로 하는 적층 칩 패키지.
  10. 제 8항에 있어서, 상기 제1반도체 칩 및 상기 제2반도체 칩은 상기 본딩 패드가 형성되지 않은 하부면이 각각 상기 중앙 다이 패드 및 상기 주변 다이 패드에 접착되는 것을 특징으로 하는 적층 칩 패키지.
  11. 제 8항에 있어서, 상기 제2반도체 칩은 상기 본딩 패드가 형성되지 않은 상기 제2반도체 칩의 하부면의 일부는 상기 주변 다이 패드에 접착되고, 상기 하부면의 다른 일부는 상기 제1반도체 칩 상부면의 본딩 패드가 형성되지 않은 부분에 접착되는 것을 특징으로 하는 적층 칩 패키지.
  12. 제 11항에 있어서, 상기 적층 칩 패키지는 상기 제1반도체 칩과 상기 중앙 다이 패드는 전도성 접착제에 의해서 접착되고, 상기 제2반도체 칩과 상기 제1반도체 칩은 비전도성 접착제에 의해서 접착되는 것을 특징으로 하는 적층 칩 패키지.
  13. 제 8항에 있어서, 상기 제2반도체 칩은 상기 본딩 패드가 상기 제2반도체 칩 상부면의 주변부에 형성되는 주변 본딩 패드를 갖는 것을 특징으로 하는 적층 칩 패키지.
  14. 제 8항에 있어서, 상기 제2반도체 칩은 상기 본딩 패드가 상기 제2반도체 칩 상부면의 중심선 상에 형성되는 중심 본딩 패드를 갖는 것을 특징으로 하는 적층 칩 패키지.
  15. 제 8항에 있어서, 상기 중앙 다이 패드는 사각형상인 것을 특징으로 하는 적층 칩 패키지.
  16. 제 15항에 있어서, 상기 주변 다이 패드는 상기 중앙 다이 패드의 한 변 쪽에 형성되는 제1주변 다이 패드와 상기 주변 다이 패드의 한 변과 이웃하지 않는 다른 변 쪽에 형성되는 제2주변 다이 패드로 이루어지는 것을 특징으로 하는 적층 칩 패키지.
  17. 제 16항에 있어서, 상기 제2반도체 칩은 2개이며, 하나의 상기 제2반도체 칩은 상기 제1주변 다이 패드와 상기 제1반도체 칩의 상부면과 접착되고, 다른 하나의 상기 제2반도체 칩은 상기 제2주변 다이 패드와 상기 제1반도체 칩의 상부면과 접착되는 것을 특징으로 하는 적층 칩 패키지.
  18. 제 8항에 있어서, 상기 주변 다이 패드는 인접하는 상기 내부 리드 중의 일부가 연장되어 결합되는 것을 특징으로 하는 적층 칩 패키지.
  19. 제 8항에 있어서, 상기 주변 다이 패드는 상기 내부 리드와 동일 평면상에 형성되는 것을 특징으로 하는 적층 칩 패키지.
  20. 제 8항에 있어서, 상기 내부 리드는 일 평면상에 형성되는 것을 특징으로 하는 적층 칩 패키지.
  21. 제 8항에 있어서, 상기 중앙 다이 패드는 관통 구멍이 형성되는 것을 특징으로 하는 적층 칩 패키지.
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