KR100577112B1 - 출력단 - Google Patents

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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

출력단은, 공급 전압(SV)을 수신하는 제 1 및 제 2 공급 단자(1, 2)와, 입력 단자(IP)에 접속되어 입력 신호(Vi)를 수신하는 전치 구동 회로(pre-drive circuit: PDS)와, 입력 신호(Vi)에 응답하여 출력 단자(OP)에 출력 신호(Vo)를 전달하는 출력 구동 회로(output-drive circuit: ODS)와, 제어 전압(Vcntl)을 전달하는 제어 회로(control circuit: CC)를 포함하되, 전치 구동 회로는 전치 구동 회로의 출력(PDSOUT)으로부터 최대 전류를 제어하는 제어 전압(Vcntl)을 수신하는 제어 전극(TSg)을 갖는 직렬 트랜지스터(TS)와 제어 전압(Vcntl)을 유지하는 캐패시터(C)를 포함한다. 이 출력단은 출력 단자(OP)와 제어 전극(TSg) 사이에 연결되는 제어 회로(CC)를 더 포함한다. 전치 구동 회로(PDS)와 출력 구동 회로(ODS)는 함께 비반전 출력단을 형성한다. 출력 신호(Vo)의 슬루 레이트(slew rate)가 너무 크면 제어 전압(Vcntl)을 변환함으로써 출력 신호의 슬루 레이트가 점점 감소될 것이다. 제어 회로(CC), 전치 구동 회로(PDS), 출력 구동 회로(ODS)가 함께 몇 번의 클럭 주기 동안에 출력 신호(Vo)의 슬루 레이트를 자동적으로 조정하게 하기 위해 클럭에 따라 동작하는 궤환 루프를 형성한다.

Description

출력단{OUTPUT STAGE WITH SELF-CALIBRATING SLEW RATE CONTROL}
본 발명은 공급 전압을 수신하는 제 1 및 제 2 공급 단자와, 입력 단자에 접속되어 입력 신호를 수신하는 전치 구동 회로와, 입력 신호에 응답하여 출력 단자에 출력 신호를 전달하는 출력 구동 회로와, 제어 전압을 전달하는 제어 회로를 포함하는 출력단(output stage)에 관한 것으로서, 전치 구동 회로는 최대 전류를 제어하는 제어 전압을 전치 구동 회로의 출력으로부터 수신하는 제어 전극을 갖는 직렬 트랜지스터와, 제어 전압을 유지하는 캐패시터를 포함한다.
이러한 출력단은 미국 특허 제 4,972,101호에 개시되어 있다. 이렇게 개시된 출력단에서 전치 구동 회로의 출력으로부터 유도될 수 있는 최대 전류가 제한되고, 그 결과 출력 신호의 변화율도 또한 제한된다. 이는 제 1 공급 단자를 통한 전류의 변화율을 제한하고, 이에 따라 (부하가 출력 단자에 연결되는 경우에) 출력 단자를 통한 전류의 변화율을 제한하게 된다. 제 1 공급 단자 및/또는 출력 단자와 직렬인 기생 인덕턴스에 의해 초래된 제 1 공급 단자 및/또는 출력 단자에서의 기생 전압 스파이크(spike)를 줄이기 위해 제 1 공급 단자 및/또는 출력 단자를 통한 변화율을 제한할 필요가 있다. 개시된 출력단에서 제어 회로는 더미(dummy) 출력단과 버퍼단을 포함한다. 더미 출력단은 버퍼단을 통해 제어 전압을 공급한다. 특히, 집적 회로 내에 더미 출력단을 추가하는 것은 비교적 많은 양의 칩 면적을 추가할 필요가 있기 때문에 그것만으로는 불리하게 된다. 전술한 특허에서는 더미 출력단에 여러 개의 캐패시터가 제공된다. 이들 캐패시터도 필요로 하는 칩 면적을 증가시킨다. 또한 버퍼단의 존재도 필요로 하는 칩 면적을 상당히 증가시킨다. 개시된 출력단의 또 다른 결점은 제어 회로 내에 있는 구성 요소와 출력단의 다른 부분에 있는 구성 요소 사이의 정합에 따라 제어 전압의 정확도가 달라진다는 것이다.
본 발명의 목적은 전술한 결점을 제거한 개선된 출력단을 제공하는 것이다.
이를 달성하기 위해, 본 발명에 따라 서두에 규정된 유형의 출력단은 출력 단자와 제어 전극 사이에 제어 회로가 접속되는 것을 특징으로 한다. 이로써 제어 전압이 출력 신호의 변화율에 따라 달라지게 한다. 실제로 출력 신호의 슬루 레이트(slew rate)는 출력단 자체에 의해 조정된다. 이것의 장점은 제어 회로 내에 있는 구성 요소와 출력단의 다른 부분에 있는 구성 요소 사이에 구성 요소의 정확한 정합이 요구되지 않는다는 것이다.
본 발명에 따른 출력단의 일 실시예는 제어 회로(control circuit: CC)가 출력 신호의 레벨에 따라 달라지는 적어도 하나의 디지털 신호를 전달하는 레벨 검출 수단(level detecting means: LDMNS)을 포함하는 것을 특징으로 할 수 있다. 디지털 레벨은 제어 전압이 변환되어야 하는 지 여부를 결정하는 데 사용된다.
본 발명에 따른 출력단의 또 다른 실시예는 출력단이 클럭 신호의 제 1 클럭 에지 동안에 클럭 신호를 전달하는 수단을 포함하고, 제어 회로가 적어도 하나의 디지털 신호에 따라 제어 전압을 변환하는 수단을 포함하되, 제어 전압의 변환이 클럭 신호의 제 1 또는 제 2 클럭 에지에 의해 트리거(trigger)되는 것을 특징으로 할 수 있다. 이렇게 함으로써, 제어 전압이 입력 신호에 대하여 동기화되는 방식으로 변환된다. 이는 제어 전압을 적당하게 변환시키는 것을 더 용이하게 한다.
본 발명에 따른 출력단의 또 다른 실시예는 전치 구동 회로가 캐패시터를 충전하거나 방전하는 수단을 포함하는 것을 특징으로 할 수 있다. 이렇게 함으로써, DC 조건에서 캐패시터가 충분히 방전(또는 충전)되고 직렬 트랜지스터가 충분히 턴온(turn on)되도록 캐패시터에 대한 누설 경로가 제공된다. 이와 함께 출력단은 출력 신호의 슬루 레이트의 자연적 기울기가 최대가 되는 오류 안전 동작 모드를 갖는다. 이렇게 함으로써 출력단은 항상 출력단의 시동 직후에 출력 신호의 최대 슬루 레이트로 시작하게 된다. 이와 함께 유효한 출력 신호가 가능한한 빨리 출력 단자에서 생성될 수 있다. 출력단의 시동이 종료된 후에 출력 신호의 슬루 레이트를 줄이고 그에 따라 제 1 공급 단자 및/또는 출력 단자에서 기생 전압 스파이크를 줄이도록 제어 전압이 변환될 것이다. 몇 가지 이유 때문에 정상 동작 중에, 다시 말해서 출력단이 시동되는 동안이 아닌 정상 동작 중에, 제어 전압이 너무 많이 변환되면(과도 보상되면), 시간에 걸쳐 누설 경로에 의해 제어 전압이 그 올바른 값으로 되돌려질 것이다.
본 발명에 따른 출력단의 또다른 실시예는 클럭 신호의 다음 클럭 주기 동안에 입력 신호가 변화되지 않는 경우에 제어 전압이 변환되지 않게 하는 디지털 평가 신호를 전달하는 평가 수단을 출력단이 포함하는 것을 특징으로 할 수 있다. 이와 함께 제어 전압의 바람직하지 않은 변화가 방지된다.
본 발명을 첨부하는 도면을 참조로 보다 상세하게 설명할 것이다.
도 1은 본 발명에 따른 출력단의 일 실시예에 대한 회로 다이어그램이다.
도 2, 도 3, 도 4는 도 1에 도시한 출력단을 보다 잘 설명하기 위해 신호들을 도시한 다이어그램 세트이다.
이들 도면에서 동일한 기능 또는 목적을 갖는 부분이나 구성 요소는 동일한 참조 부호를 갖는다.
도 1은 본 발명에 따른 출력단의 일 실시예에 대한 회로 다이어그램이다. 출력단은 입력 신호(Vi)를 수신하는 입력 단자(IP)와 출력 신호(Vo)를 전달하는 출력 단자(OP)를 포함한다. 공급 전압(SV)은 제 1 공급 단자(1)와 제 2 공급 단자(2) 사이에 접속된다. 부하 캐패시터(CL)로 구현된 부하가 출력 단자(OP)와 제 1 공급 단자 사이에 접속된다. 기생 인덕턴스(LP)가 부하 캐패시터(CL)와 직렬로 도시되어 있다. 출력 신호(Vo)의 슬루 레이트가 비교적 크면 기생 인덕턴스(Lp)가 출력 단자(OP)에서 비교적 큰 전압 스파이크를 생성할 것이다. 출력 단자(OP)에 직렬인 기생 인덕턴스(LP)와 같이 제 1 공급 단자(1) 또는 제 2 공급 단자(2)에 직렬인 다른 기생 인덕턴스도 각각 제 1 공급 단자(1)와 제 2 공급 단자(2)에서 비교적 큰 전압 스파이크를 생성할 수 있다. 예를 들어 본 발명은 단지 기생 인덕턴스(Lp)에 의한 출력 단자(OP)에서의 전압 스파이크 감소만을 기술하고 있지만, 본 발명은 또한 유사한 방식으로 제 1 및 제 2 공급 단자(1,2)에서의 전압 스 파이크도 감소시킨다.
출력단은 또한 출력 구동 회로(output drive circuit: ODS), 전치 구동 회로(pre-drive circuit: PDS), 부가 전치 구동 회로(PDSA), 제어 회로(control circuit: CC), 평가 수단(evaluation means: EVMNS), 클럭 단자(CLK)에 클럭 신호(VCLK)를 전달하는 수단(CLKMNS)을 포함한다. 입력 신호(Vi)는 클럭에 따라 구동되는 신호이다. 이는 점선 화살표(DRRW)에 의해 표시된다.
출력 구동 회로(ODS)는 전계 효과 트랜지스터(T0), 부가 전계 효과 트랜지스터(T0A)를 포함한다. 제 1 전계 효과 트랜지스터(T0)는 게이트(GN), 제 1 공급 단자(1)에 접속된 소스, 출력 단자(OP)에 접속된 드레인을 포함하고, 부가 전계 효과 트랜지스터(T0A)는 게이트(GP), 제 2 공급 단자(2)에 접속된 소스, 출력 단자(OP)에 접속된 드레인을 포함한다.
전치 구동 회로(PDS)는 출력(PDSOUT)을 통해 전계 효과 트랜지스터(T0)의 게이트(GN)에 접속되고, 입력(PDSIN)으로서 입력 단자(IP)에 연결된다. 전치 구동 회로(PDS)는 제 1, 제 2, 제 3, 제 4, 제 5 트랜지스터(Q1, Q2, Q3, Q4, Q5), 직렬 트랜지스터(TS), 캐패시터(C)를 포함한다. 제 1 및 제 2 트랜지스터(Q1, Q2)는 모두 각각에 접속된 입력 전극을 가지며, 이런 식으로 전치 구동 회로(PDS)의 입력(PDSIN)을 구성한다. 제 1 및 제 2 트랜지스터(Q1, Q2)는 모두 각각에 접속되는 제 1 주전극을 가지며, 이런 식으로 전치 구동 회로(PDS)의 출력(PDSOUT)을 구성한다. 제 1 트랜지스터(Q1)의 제 2 주전극은 제 1 공급 단자(1)에 접속된다. 직렬 트랜지스터(TS)는 제 2 공급 단자(2)와 제 2 트랜지스터(Q2)의 제 2 주전극 사이에 연결된 주 전류 경로와 제어 전극(TSg)을 포함한다. 캐패시터(C)는 제어 전극(TSg)과 제 1 공급 단자(1) 사이에 접속된다. 제 3 트랜지스터(Q3)는 입력 전극, 제어 전극(TSg)에 접속된 제 1 주전극, 제 2 주전극을 포함한다. 제 4 트랜지스터(Q4)는 제 2 공급 단자(2)와 제 3 트랜지스터(Q3)의 제 2 주전극 사이에 다이오드 구성으로 배치된다. 제 5 트랜지스터(Q5)는 제어 전극(TSg)과 제 1 공급 단자(1) 사이에 캐패시터(C)를 방전하는 수단으로서 배치된다. 비록 배제되지 않았을지라도, 다이오드 구성은 캐패시터(C)를 너무 빠르게 방전시키기 때문에 제 5 트랜지스터(Q5)는 일반적으로 다이오드 구성으로 구현되지 않는다. 예를 들어, 제 5 트랜지스터(Q5)는 (전계 효과 트랜지스터도 적용될 수 있지만) 그 베이스와 이미터가 모두 제 1 공급 단자(1)에 접속되고 그 컬렉터가 제어 전극(TSg)에 접속되는 바이폴러 트랜지스터로 구현되는 것이 더 바람직하다. 그러나, 캐패시터(C) 양단의 모든 높은 저항 임피던스가 캐패시터(C)를 방전하는 수단으로 작용할 수 있다.
부가 전치 구동 회로(PDSA)가 출력(PDSOUT)을 통해 부가 전계 효과 트랜지스터(T0A)의 게이트(GP)에 접속되고, 입력(PDSINA)으로서 입력 단자(IP)에 접속된다. 부가 전치 구동 회로(PDSA)는 제 6, 제 7, 제 8, 제 9, 제 10 트랜지스터(Q1A, Q2A, Q3A, Q4A, Q5A)와, 부가 직렬 트랜지스터(TSA)와, 부가 캐패시터(CA)를 포함한다. 제 6 및 제 7 트랜지스터(Q1A, Q2A)는 모두 서로 접속된 입력 전극을 가지며, 이런 식으로 부가 전치 구동 회로(PDSA)의 입력(PDSINA)을 구성한다. 제 6 및 제 7 트랜지스터(Q1A, Q2A)는 모두 서로 접속되는 제 1 주전극을 가지며, 이런 식으로 부가 전치 구동 회로(PDSA)의 출력(PDSOUTA)을 구성한다. 제 1 트랜지스터(Q1A)의 제 2 주전극은 제 2 공급 단자(2)에 접속된다. 직렬 트랜지스터(TSA)는 제 1 공급 단자(1)와 제 2 트랜지스터(Q2)의 제 2 주전극 사이에 연결되는 주 전류 경로와 부가 제어 전극(TSgA)을 포함한다. 부가 캐패시터(CA)는 제어 전극(TSgA)과 제 1 공급 단자(1) 사이에 접속된다. 제 8 트랜지스터(Q3A)는 입력 전극, 부가 제어 전극(TSgA)에 접속되는 제 1 주전극, 제 2 주전극을 포함한다. 제 9 트랜지스터(Q4A)는 제 8 트랜지스터(Q3A)의 제 2 주전극과 제 1 공급 단자(1) 사이에 다이오드 구성으로 배치된다. 제 10 트랜지스터(Q5A)는, 예를 들어 제 5 트랜지스터(Q5)와 같은 식으로, 부가 제어 전극(TSgA)과 제 2 공급 단자(2) 사이에 부가 캐패시터(CA)를 방전시키는 부가 수단으로서 배치된다.
제 3, 제 4, 제 5 트랜지스터(Q3, Q4, Q5)가 전치 구동 회로(PDS)와 제어 회로(CC)의 공통 부분을 형성한다는 점을 주목해야 한다.
제어 회로(CC)는 출력 신호(Vo)의 레벨에 따라 달라지는 하나의 디지털 레벨을 갖는 적어도 하나의 디지털 신호를 전달하는 수단(LDMNS)을 더 포함한다. 이 수단(LDMNS)은 제 1 비교기(CMP1)와 제 2 비교기(CMP2)를 포함한다. 반전기(inverter)단과 같은 모든 종류의 비교기가 제 1 및 제 2 비교기(CMP1, CMP2)로 사용될 수 있다. 제 1 비교기(CMP1)의 입력은 출력 단자(OP)에 접속되고, 제 1 비교기(CMP1)의 출력은 제 1 제어 단자(ABV95)에 접속된다. 제 2 비교기(CMP2)의 입력은 출력 단자(OP)에 접속되고, 제 2 비교기(CMP2)의 출력은 제 2 제어 단자(ABV05)에 접속된다. 비교기(CMP1)는 출력 신호(Vo)의 레벨이 고 기준 레벨(RFH), 예를 들어 공급 전압(SV)의 95%를 초과하는 경우에 제 1 제어 단자(ABS95)에서 신호가 로직 "하이"로 되는 방식으로 설계되어 있다. 비교기(CMP1)와 유사하게, 비교기(CMP2)도 출력 신호(Vo)의 레벨이 저 기준 레벨(RFL), 예를 들어 공급 전압(SV)의 5%를 초과하는 경우에 제 2 제어 단자(ABS05)에서 신호가 로직 "하이"로 되는 방식으로 설계되어 있다. 제어 회로(CC)는 또한 제 1, 제 2, 제 3, 제 4 입력, 제 3 제어 단자(SLP)에 접속된 한 출력을 갖는 논리곱 게이트(AND)와, 제 1, 제 2, 제 3, 제 4 입력, 제 4 제어 단자(SLN)에 접속된 한 출력을 갖는 논리합 게이트(OR)와, 한 입력과 한 출력을 갖는 제 1 반전기(IV1)와, 한 입력과 한 출력을 갖는 제 2 반전기(IV2)를 포함한다.
평가 수단(EVMNS)은 입력 단자(IP)에 접속된 데이터 입력(DFF), 클럭 단자(CLK)에 접속된 클럭 입력(CLKFF), 출력(QFF)을 구비한 플립플롭(FF)과, 입력 단자(IP)에 접속된 제 1 입력(A1), 플립플롭(FF)의 출력(QFF)에 접속된 제 2 입력(A2), 논리곱 게이트(AND)의 제 1 입력에 접속되고 제 2 반전기(IV2)의 입력에 접속된 출력(QE)을 구비한 배타적 논리합 게이트(E)를 포함한다.
논리곱 게이트(AND)의 제 2 입력과 논리합 게이트(OR)의 제 4 입력은 입력 단자(IP)에 접속된다. 논리합 게이트(OR)의 제 2 입력과 제 1 반전기(IV1)의 입력은 클럭 단자(CLK)에 접속된다. 제 1 반전기(IV1)의 출력은 논리곱 게이트(AND)의 제 4 입력에 접속된다. 논리곱 게이트(AND)의 제 3 입력은 제 1 제어 단자(ABV95)에 접속된다. 논리합 게이트(OR)의 제 3 입력은 제 2 제어 단자(ABV05)에 접속된다. 제 2 반전기(IV2)의 출력은 논리합 게이트(OR)의 제 1 입력에 접속된다. 제 3 트랜지스터(Q3)의 입력 전극은 제 4 제어 단자(SLN)에 접속된다. 제 8 트랜지스터(Q3A)의 입력 전극은 제 3 제어 단자(SLP)에 접속된다.
도 2에서 다이어그램 Ⅰ, Ⅱ, Ⅲ, Ⅳ, Ⅴ는 각각 클럭 신호(VCLK), 입력 신호(Vi), 출력 신호(Vo), 제 3 제어 단자(SLP)에서의 제 1 슬루 레이트 제어 신호(VSLP), 제 4 제어 단자(SLN)에서의 제 2 슬루 레이트 제어 신호(VSLN)를 나타낸다.
전계 효과 트랜지스터(T0)와 부가 전계 효과 트랜지스터(ToA)의 동작은 상보적으로, 다시 말해서 출력 신호(Vo)가 로직 "하이"에서 로직 "로우"로 변화할 때 전계 효과 트랜지스터(T0)가 도통되는 반면 부가 전계 효과 트랜지스터(T0A)는 도통되지 않을 것이다. 출력 신호(Vo)가 로직 "로우"에서 로직 "하이"로 변화할 때에는 그 반대가 될 것이다. 다음과 같은 구성 요소 쌍들이 상호 유사한 동작을 갖는다.
T0/T0A, GN/GP, PDS/PDSA, PDSIN/PDSINA, PDSOUT/PDSOUTA, C/CA, TS/TSA, TSg/TSgA, Q1/Q1A, Q2/Q2A, Q3/Q3A, Q4/Q 4A, Q5/Q5A, VSLN/VSLP, SDWN/SUP, WN/WP, RFL/RFH, Vcntl/VcntlA.
출력단의 동작은 다음과 같다. 우선 도 2에 도시한 바와 같이 클럭 신호(VCLK)가 로직 "로우"에서 로직 "하이" 레벨로 변화할 때마다 입력 신호(Vi)가 변화한다고 가정한다. 그 결과 후술하는 바와 같이 배타적 논리합 게이트(E)의 출력(QE)에서 평가 신호(evaluation signal: EVS)(도 3을 참조)가 로직 "하이"로 된다. 전치 구동 회로(PDS)가 반전 증폭기이므로 전치 구동 회로(PDS)의 출력(PDSOUT)에서의 신호는 입력 신호(Vi)와 반대 위상을 갖는다. 그러나, 출력 구동 회로(ODS)도 또한 반전 증폭기이므로 출력 신호(Vo)는 입력 신호(Vi)와 같은 위상을 갖는다. 그러므로 시간 간격 t0 내지 t1에서 출력 신호(Vo)가 로직 "로우"에서 로직 "하이"로 변화한다. 출력 신호(Vo)의 상승 기울기는 (예를 들어 시간 간격 t0 내지 t1동안) SUP로 표시된다. 출력 신호(Vo)의 하강 기울기는 (예를 들어 시간 간격 t3 내지 t4 동안) SDWN로 표시된다. 하강 기울기(SDWN), 제 2 슬루 레이트 제어 신호(VSLN), 캐패시터(C) 양단의 제어 전압(Vcntl)이 각각 상승 기울기(SUP), 제 1 슬루 레이트 제어 신호(VSLP), 부가 캐패시터(CA) 양단의 부가 제어 전압(VcntlA)과 유사한 작용을 하므로, (당분간) 하강 기울기(SDWN), 제 2 슬루 레이트 제어 신호(VSLN), 캐패시터(C) 양단의 제어 전압(Vcntl)을 고려하지 않기로 하자. 출력 단자(OP)와 직렬인 기생 인덕턴스(LP)에 의해 초래된 출력 단자(OP)에서의 기생 전압 스파이크를 줄이기 위해, 시간 간격 t0 내지 t1에서 상승 기울기(SUP)가 너무 가파르다고 생각되므로 감소되어야 한다. 클럭 신호(VCLK)가 로직 "로우"일 때 소정 시간 간격 동안 부가 제어 전압(VcntlA)을 변환하므로써 이를 수행한다. 출력 신호(Vo)의 레벨이 고 기준 레벨(RFH)보다 높고 동시에 클럭 신호(VCLK)가 로직 "로우"일 때에만 제 1 슬루 레이트 제어 신호(VSLP)가 로직 "하이"가 된다. 시간 t2에서 클럭 신호(VCLK)가 로직 "로우"가 되고, 출력 신호(Vo)의 레벨이 이미 고 기준 레벨(RFH)보다 높기 때문에 제 1 슬루 레이트 제어 신호(VSLP)가 로직 "하이"가 된다. 제 1 슬루 레이트 제어 신호(VSLP)는 시간 t3까지 로직 "하이"로 유지되는데, 그 이유는 시간 t3에서 클럭 신호(VCLK)가 다시 로직 "하이"가 되기 때문이다. 제 1 슬루 레이트 제어 신호(VSLP)의 펄스 폭(WP)은 제 1 슬루 레이트 제어 신호(VSLP)가 로직 "하이"로 지속되는 시간으로 정의된다. 시간 간격 t2 내지 t3 동안 제 3 제어 단자(SLP)에서 제 1 슬루 레이트 제어 신호(VSLP)가 로직 "하이"이므로, 제 8 트랜지스터(Q3A)가 도통된다. 그 결과, 부가 캐패시터(CA)가 제 8 트랜지스터(Q3A)와 제 9 트랜지스터(Q4A)를 통해 부분 방전된다. 이렇게 함으로써, 부가 캐패시터(CA) 양단의 부가 제어 전압(VcntlA)이 줄어들고, 그 결과 부가 직렬 트랜지스터(TSA)의 트랜스컨덕턴스(transconductance)도 또한 줄어든다. 이렇게 함으로써, 부가 전치 구동 회로(PDSA)의 출력(PDSOUTA)에서 최대 전류가 감소된다. 그 결과, 출력 신호(Vo)가 로직 "하이"에서 로직 "로우"로 다시 변화해야 하는 때에 부가 전계 효과 트랜지스터(T0A)의 게이트­소스 캐패시턴스가 덜 급속하게 충전될 것이다. 이런 이유로, 시간 간격 t6 내지 t8에서의 상승 기울기(SUP)가 시간 간격 t0 내지 t1에서의 상승 기울기보다 훨씬 덜 가파를 것이다. 그러므로, 클럭 신호(VCLK)가 시간 t7에서 로직 "하이"에서 로직 "로우"로 변화하는 경우에 제 1 슬루 레이트 제어 신호(VSLP)는 아직 로직 "로우"에서 로직 "하이"로 변화하지 않는데, 그 이유는 시간 t7에서 출력 신호(Vo)의 레벨이 고 기준 레벨(RFH)보다 여전히 낮기 때문이다. 시간 t8에서 출력 신호(Vo)의 레벨은 고 기준 레벨(RFH)과 같다. 제 1 슬루 레이트 제어 신호(VSLP)는 로직 "하이"가 되고, 시간 t9까지 로직 "하이"를 유지하는데, 그 이유는 시간 t9에서 클럭 신호(VCLK)가 다시 로직 "하이"기 되기 때문이다. 그러므로 상승 기울기(SUP)가 시간 간격 t0 내지 t1보다 시간 간격 t6내지 t8에서 덜 가파르기 때문에, 시간 간격 t8 내지 t9에서의 펄스 폭(WP)은 시간 간격 t2 내지 t3의 경우에 비해 작아진다. 시간 간격 t2 내지 t3의 경우와 유사하게 부가 전치 구동 회로(PDSA)의 출력(PDSOUTA)에서 최대 전류가 더 감소된다. 그러나 출력(PDSOUTA)에서 최대 전류의 추가 감소량은 시간 간격 t2 내지 t3에 앞서 감소된 양보다 작아지는데, 그 이유는 시간 간격 t8 내지 t9에서의 펄스 폭(WP)이 시간 간격 t2 내지 t3에서의 펄스 폭보다 작기 때문이다. 시간 간격 t11 내지 t12에서의 상승 기울기(SUP)는 시간 간격 t6 내지 t8에서의 기울기보다 덜 가파르다. 시간 t12에서 출력 신호(Vo)의 레벨은 고 기준 레벨(RFH)과 같다. 그러나 시간 t12에서 클럭 신호(VCLK)는 로직 "로우"에서 로직 "하이"로 변화한다. 이 때문에 제 1 슬루 레이트 제어 신호(VSLP)가 로직 "로우"로 유지된다. 상승 기울기(SUP)가 요구된 기울기에 도달하게 되고, 제 1 슬루 레이트 제어 신호(VSLP)가 원리적으로는 로직 "로우"로 유지될 것이다.
도 3에서, 다이어그램 Ⅰ, Ⅱ, Ⅲ, Ⅳ, Ⅴ, Ⅵ, Ⅶ는 각각 클럭 신호(VCLK), 입력 신호(Vi), 출력 신호(Vo), 제 1 슬루 레이트 제어 신호(VSLP), 지연 입력 신호(ViDLD), 평가 신호(EVS), 제 3 제어 단자(SLP)에서의 제 1 변환 슬루 레이트 제어 신호(VSLPa)를 나타낸다.
지금까지 클럭 신호(VCLK)가 로직 "로우"에서 로직 "하이" 레벨로 변화할 때마다 입력 신호(Vi)가 변화한다고 가정되었다. 실제로 이런 경우는 매우 드물다. 입력 신호(Vi)는 물론 그에 따른 출력 신호(Vo)도 두 클럭 주기 동안 변화되지 않는 일이 종종 발생한다. 시간 T0에서 클럭 신호(VCLK)와 입력 신호(Vi)는 모두 로직 "로우"에서 로직 "하이"로 변화한다. 이로 인해 출력 신호(Vo)가 로직 "로우"에서 로직 "하이"로 점차 변화하게 된다. 시간 간격 T1 내지 T2에서 제 1 슬루 레이트 제어 신호(VSLP)는 로직 "하이"인데, 이는 도 2에 도시한 바와 같이 시간 간격 t8 내지 t9에 해당한다. 시간 T3에서 클럭 신호 VCLK가 로직 "로우"가 되는 반면 출력 신호(Vo)의 레벨이 이미 고 기준 레벨(RFH)보다 높으므로, 제 1 슬루 레이트 제어 신호 VSLP도 또한 로직 "하이"가 된다. 이는 도 2에 도시한 시간 t2에 해당한다. 그러나 출력 신호(Vo)의 레벨이 이미 고 기준 레벨(RFH)보다 높은 이유는 상승 기울기(SUP)가 도 2에 도시된 시간 간격 t0 내지 t1에 해당하는 경우와 같이 너무 가파르기 때문이 아니라, 출력 신호(Vo)가 시간 T2에서 변화하지 않기 때문이다. 그러므로, 도 3에 빗금으로 도시된 시간 T3 내지 T4에서의 제 1 슬루 레이트 제어 신호(VSLP)의 "하이" 로직 값은 거짓이다. 이 때문에 제 1 슬루 레이트 제어 신호(VSLP)는 제 1 변환 슬루 레이트 제어 신호(VSLPa)로 대체되어야 한다. 평가 신호(EVS)의 도움으로 이것이 수행된다. 평가 신호(EVS)는 제 1 슬루 레이트 제어 신호(VSLP)를 평가한다. 평가 신호(EVS)가 로직 "하이"인 경우 제 1 변환 슬루 레이트 제어 신호(VSLPa)는 제 1 슬루 레이트 제어 신호(VSLP)와 같고, 그렇지 않은 경우 제 1 변환 슬루 레이트 제어 신호(VSLPa)가 로직 "로우"가 된다. 이를 수행하기 위해, 플립플롭(FF)의 출력(QFF) 및 그에 따른 배타적 논리합 게이트(E)의 제 2 입력(A2)에서의 지연 입력 신호(ViDLD)가 배타적 논리합 게이트(E)의 제 1 입력(A1)의 입력 신호(Vi)와 비교된다. 이로 인해 배타적 논리합 게이트(E)의 출력(QE)에 평가 신호(EVS)가 발생한다.
전술한 바와 같이, 클럭 주기의 막바지에서 출력 신호(Vo)의 레벨이 정확하게 로직 "하이" 또는 로직 "로우" 레벨이 되도록 출력단이 상승 기울기(SUP)와 하강 기울기(SDWN)를 제어하게 된다는 것을 주목해야 한다. 이러한 것은 몇 가지 응용에 대해서는 충분히 "안전"하지 않을 수 있다. 제어 회로(CC)를 약간 수정함으로써, 클럭 주기 절반의 막바지에서 출력 신호(Vo)의 레벨이 정확하게 로직 "하이" 또는 로직 "로우" 레벨이 되도록 상승 기울기(SUP) 및 하강 기울기(SDWN)가 제어될 수 있다. 그러므로 출력 신호(Vo)의 레벨은 클럭 주기의 막바지에서 용이하게 유효한 로직 "하이" 또는 로직 "로우"에 도달할 것이다. 또한 이러한 해결책은 제 1 및 제 2 비교기(CMP1, CMP2)의 디멘전을 간단하게 한다. 수정안에서, 논리합 게이트(AND)의 제 4 입력은 제 1 반전기(IV1)의 출력 대신에 제 1 반전기(IV1)의 입력에 접속되어야 하고, 논리합 게이트(OR)의 제 2 입력은 제 1 반전기(IV1)의 입력 대신에 제 1 반전기(IV1)의 출력에 접속되어야 한다.
도 4에는 전술한 수정안의 효과가 도시되어 있다. 도 4는 도 2와 비교되어야 한다. 주요 차이점은 출력 신호(Vo)의 레벨이 고 기준 레벨(RFH)보다 높고 동시에 클럭 신호(VCLK)가 (도 2에 도시한 경우와 같이 로직 "로우"인 대신에) 로직 "하이"인 경우에만 제 1 슬루 레이트 제어 신호(VSLP)가 로직 "하이"라는 것이다.
캐패시터(C)도 또한 제어 전극(TSg)과 (제 1 공급 단자(1) 대신에) 제 2 공 급 단자(2) 사이에 접속될 수 있다. 이러한 것은 또한 부가 캐패시터(CA)에도 해당된다. 또한 적절하다면, 캐패시터(C, CA)를 방전시키는 대신에 캐패시터(C, CA)를 충전한다고 할 수 있다. 모든 종류의 트랜지스터에 의해 트랜지스터가 구현될 수 있다. 또한 제어 회로(CC)와 평가 수단(EVMNS)의 논리 게이트가 상이하게 구현될 수 있다. 출력 단자(OP)와 제 1 공급 단자(1) 사이에 접속되는 캐패시터성 부하(CL) 대신에 모든 종류의 부하가 출력 단자(OP)와 제 1 공급 단자(1) 및/또는 출력 단자(OP)와 제 2 공급 단자(2) 사이에 연결될 수 있다. 출력단은 집적 회로로서 또한 이산 구성 요소로서 형성될 수 있다.

Claims (6)

  1. 출력단에 있어서,
    공급 전압(SV)을 수신하는 제 1 및 제 2 공급 단자(1, 2)와,
    입력 단자(IP)에 접속되어 입력 신호(Vi)를 수신하는 전치 구동 회로(pre-drive circuit: PDS)―상기 전치 구동 회로는 상기 전치 구동 회로의 출력(PDSOUT)으로부터의 최대 전류를 제어하는 제어 전압(Vcntl)을 수신하는 제어 전극(TSg)을 갖는 직렬 트랜지스터(TS)와, 상기 제어 전압(Vcntl)을 유지하는 캐패시터(C)를 포함함―와,
    상기 입력 신호(Vi)에 응답하여 출력 단자(OP)에 출력 신호(Vo)를 전달하는 출력 구동 회로(output-drive circuit: ODS)와,
    상기 제어 전압(Vcntl)을 전달하는 제어 회로(control circuit: CC)를 포함하되,
    상기 제어 회로(CC)가 상기 출력 단자(OP)와 상기 제어 전극(TSg) 사이에 접속되는 것을 특징으로 하는
    출력단.
  2. 제 1 항에 있어서,
    상기 제어 회로(CC)가 상기 출력 신호(Vo)의 레벨에 따라 달라지는 적어도 하나의 디지털 신호를 전달하는 레벨 검출 수단(level detecting means: LDMNS)을 포함하는 것을 특징으로 하는
    출력단.
  3. 제 2 항에 있어서,
    상기 출력단이 클럭 신호(VCLK)를 상기 클럭 신호(VCLK)의 제 1 클럭 에지 동안에 전달하는 수단(CLKMNS)을 포함하고, 상기 제어 회로(CC)가 상기 적어도 하나의 디지털 신호에 따라 상기 제어 전압(Vcntl)을 변환시키는 수단(Q3, Q4)을 포함하되, 상기 제어 전압(Vcntl)의 변환이 상기 클럭 신호(VCLK)의 상기 제 1 또는 제 2 클럭 에지에 의해 트리거(trigger)되는 것을 특징으로 하는
    출력단.
  4. 제 3 항에 있어서,
    상기 전치 구동 회로(PDS)가 상기 캐패시터(C)를 방전시키거나 충전시키는 수단(Q5)을 포함하는 것을 특징으로 하는
    출력단.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 입력 신호(Vi)가 상기 클럭 신호(VCLK)의 다음 클럭 주기 중에 변화되지 않은 경우에 상기 제어 전압(Vcntl)이 변환되지 않게 하는 디지털 평가 신호(EVS)를 전달하는 평가 수단(EVMNS)을 상기 출력단이 포함하는 것을 특징으로 하는
    출력단.
  6. 제 5 항에 있어서,
    상기 평가 수단(EVMNS)이,
    상기 입력 신호(Vi)를 수신하는 데이터 입력부(DFF), 상기 클럭 신호(VCLK)를 수신하는 클럭 입력부(CLKFF), 지연 입력 신호(ViDLD)를 전달하는 출력부(QFF)를 구비하는 플립플롭(FF)과,
    상기 입력 신호(Vi)를 수신하는 제 1 입력부(A1), 상기 플립플롭(FF)의 상기 출력부(QFF)에 연결된 제 2 입력부(A2), 상기 디지털 평가 신호(EVS)를 전달하는 출력부(QE)를 구비한 배타적 논리합 게이트(E)를 포함하는 것을 특징으로 하는
    출력단.
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