KR100577652B1 - 이동국용 다중 대역폭 증폭기 제어 시스템 및 그 방법 - Google Patents

Abstract

본 발명은 이동 통신 장치에서 송신기용 RF 증폭기 제어 회로, 그 조합 및 그 방법에 관한 것이다. 제어 회로는 통상적으로 증폭기(110)의 제어 입력에 결합된 출력을 갖는 비례 및 적분 제어 회로를 포함한다. 초기 제어 신호는 입력이 결합된 벡터 변조 출력(120)이 최대의 출력 전력이기 전에 증폭기에 인가된다. 벡터 변조 출력은 초기 제어 신호를 인가한 후 최대 출력되도록 램핑된다. 이후, 램핑 동안 증폭기에 인가된 초기 제어 신호는 증폭기의 제어 입력에 결합된 적분 제어 회로로 제2 기준 신호에 대해 증폭기의 출력을 적분함으로써 정정되고, 제2 기준 신호는 램핑 벡터 변조 출력에 비례한다.

이동 통신 장치, 적분 제어 회로, 증폭기, 무선 통신 장치

Description

이동국용 다중 대역폭 증폭기 제어 시스템 및 그 방법{MULTIPLE BANDWIDTH AMPLIFIER CONTROL SYSTEM FOR MOBILE STATIONS AND METHODS THEREFOR}

본 발명은 일반적으로 제어 시스템에 관한 것으로, 특히 이동 통신 장치에서 전송기용 제어 회로, 그 조합 및 그 방법에 관한 것이다.

전력 제어 시스템이 일반적으로 알려져 있다. 아날로그 제어 회로에서, 증폭기 출력 전력은 적분기에 접속된 피크-검출 회로에 의해 검출된다. 적분기의 출력은 피크-검출 회로의 출력을 적분기에 대한 기준 신호와 매칭시키고자 하는 방식으로 증폭기를 제어한다.

본 출원과 동일한 양수인의 미국특허 제4,458,209호("Adaptive Power Control Circuit")는 RC 시정수의 제1 및 제2 저항들을 스위칭함에 의해 제공되는 가변 응답 시간을 갖는 적분기를 구비한 듀얼 밴드 아날로그 제어 루프를 개시한다. 보다 빠른 시정수가 전이(transient) 동작에 인가되며, 보다 느린 시정수가 대기 상태(steady-state)에 인가된다. 또한 미국특허 제5,697,074호("Dual Rate Power Control For a Transmitter")를 참조해라.

디지털 제어 회로에서, 피크 검출 회로 출력은 프로세서로 입력되기 전에 디지털 포맷으로 필터링 및 변환되는데, 상기 프로세서는 디지털화된 입력 신호와 기준 신호의 비교를 기초로 하여 출력 제어 신호를 제공한다. 상술한 아날로그 제어 회로와 같이, 디지털 제어 회로는 디지털화된 피크 검출 회로 신호를 기준 신호와 매칭하고자 하는 방식으로 증폭기를 제어한다. 그러나, 디지털 프로세싱은 일반적으로 피크 검출 회로 신호의 변조 레이트 보다 느린 레이트에서 동작하여, 인벨로프(envelope)의 변동 트래킹이 어렵거나 또는 전혀 일어나지 않는다. 다른 공지된 디지털 제어 회로에서의 제한 사항은, 프로세서의 출력에서 D/A 변환기가 초기에는 추정치로 기입되는데, 상기 추정치는 허용가능한 성능을 위해 전송 시퀀스의 초기에 이득(gain)에 대한 사전 정보(knowledge)를 요구한다는 것이다. 더욱이, 추정치는 온도, 전압, 부하 및 다른 조건에서의 변동에 영향을 받기 쉽다. 미국특허 제5,287,555호("Power Control Circuitry for A TDMA Radio Frequency Transmitter")의 요지는 본원에 합체된다.

본 발명의 여러 양상, 특징 및 이점은 다음의 첨부된 도면을 참고로 하여 본 발명의 상세한 설명을 고려할 때 본 기술 분야의 전문가에게는 보다 자명하게 이해될 것이다.

도 1은 본 발명의 제1 예시적인 실시예에 따르는 제어 회로의 아날로그 구현을 도시한다.

도 2는 다른 출력 전력 레벨용 추정 모드 동작 기준 신호를 저장하는 룩업 테이블을 도시한다.

도 3은 디지털 제어 회로를 구비한 예시적인 TDMA 전송기를 도시한다.

도 4는 본 발명의 예시적인 실시예에 따르는 TDMA 버스트 동작을 설명하는 타이밍 신호도이다.

도 5는 디지털 제어 회로를 구비한 예시적인 EDGE 전송기를 도시한다.

도 6은 본 발명의 예시적인 실시예에 따르는 EDGE 버스트 동작을 예시하는 타이밍 신호도이다.

도 7은 디지털 제어 회로를 구비한 예시적인 GSM 전송기를 도시한다.

도 8은 본 발명의 예시적인 실시예에 따르는 GSM 버스트 동작을 예시하는 타이밍 신호도이다.

본 발명은 예컨대 셀룰러 전화 핸드셋, 페이저, 무선 인에이블 개인용 휴대 단말기(wireless enabled personal digital assistants) 및 다른 무선 통신 장치와 같은 이동 통신 장치 전송기 예에서 구현하기에 적합한 제어 시스템 및 회로와 그 방법에 관한 것이다.

도 1은 변조기로부터의 벡터 변조를 증폭기의 RF 동작 주파수로 변환하는 RF 변조기(130)를 거쳐 증폭기의 입력에 접속되는 출력을 갖는 벡터 변조기(120) 및 증폭기(110)를 일반적으로 포함하는 예시적인 RF 증폭기 및 제어 회로(100)를 도시한다. 증폭기(110)는 일반적으로 제어 입력을 포함하며, 기술 분야에서 알려진 바와 같이 체인 또는 여러 스테이지를 포함한다.

제어 회로는 또한 비례(proportional) 제어 회로 및 적분(integral) 제어 회로를 포함한다. 일 실시예에서, 비례 제어 회로는 제1 기준 신호원에 접속된 입력과, 증폭기의 제어 입력에 접속된 출력을 포함한다. 적분 제어 회로는 기준 신호 에 대한 증폭기의 출력을 적분하며, 증폭기의 제어 입력에 접속된 적분기 제어 신호 출력을 포함한다.

도 1의 예시적인 실시예에서, 증폭기(110)의 제어 입력에 접속된 출력을 갖는 op-amp(140)는 비례 및 적분 제어 회로를 각각 구성하는 단일 이득 버퍼 회로 및 적분기 회로로 구성가능하다.

도 1에서, 증폭기의 출력은 일반적으로 예컨대 비선형 디바이스에 의해 op-amp(140)의 입력에 접속된다. 도 1에서, 피크 검출 회로(150)는 증폭기 출력을 op-amp 입력에 상호접속시킨다.

이하 "추정 모드"로 언급되는 동작의 초기 모드에서, 비례 제어 회로는 제1 기준 신호를 비례 이득 제어 회로에 인가함에 의해 초기 제어 신호를 증폭기의 제어 입력에 인가한다.

추정 모드 동안, 비례 제어 회로에 인가된 기준 신호는, 벡터 변조기가 풀(full) 출력 레벨에 있을 때, 그 소정의 출력 전력을 획득하기 위하여 증폭기 출력용 적분 제어 회로 출력(또는 증폭기의 제어 입력)에서 취득된 값의 추정치이다. 추정 동안 실제 전력 출력은 이하 설명되는 바와 같이 벡터 변조기 출력이 낮기 때문에 상대적으로 낮다.

추정 모드 동안, 벡터 변조기(120)는 전혀 풀 출력이 아니며, 활성이 아니다. 변조 포맷에 따라, 벡터 변조 출력은 0이 되거나, 또는 0과 낮은 레벨 출력들 사이에서 변동한다. 이런 후자의 조건은 변조 출력이 풀 전력으로 램프업(ramp up)하기 이전 기간에서 루트 제곱(root raised) 코사인 응답 벡터 변조기에서 일반적이다.

일 실시예에서, 증폭기 전력 출력에 대응하기 위한 추정 모드 기준 신호 값들은 예컨대 도 2에 예시된 룩업 테이블 또는 무선 로직 유닛의 메모리에 사전프로그래밍되고 저장된다. 몇몇 실시예에서, 추정 모드 기준 신호 레벨은 또한 이하 설명되는 바와 같이 동작의 연속적인 램핑 모드 후에 적분 제어 회로의 출력을 샘플링함에 의해 특정 출력 전력 레벨에 대해 얻어진다.

도 1의 예시적인 실시예에서, op-amp는 스위치 SW1를 폐쇄함에 의해 단일 이득 버퍼로서 구성되어, op-amp 출력이 그 양의 입력에 인가된 기준 신호를 추종하게 한다. 추정 모드 동안, 도 1의 예시적인 실시예에서, 스위치 SW1, SW2, SW3 및 SW4는 또한 폐쇄된다. 도 1에서, 기저대역 프로세서의 크기 블럭(160)은 op-amp 이득 회로에 대한 입력이다. 도 1의 예시적인 실시예에서, 스위치 SW1, SW2, SW3 및 SW4와 기저대역 프로세서는 프로세서(170)에 의해 제어된다.

일 실시예에서는 비례 이득 제어 회로의 기준 입력에서 신호 변화의 대역폭을 제어하고 추정 동안 밴드 전력의 전이(transient out)을 감소시키기 위하여, 기준 신호원과 비례 제어 회로의 입력 사이에 필터가 있다.

도 1의 예시적인 실시예에서, 필터는 op-amp(140)의 양의 입력에 있으며, 저항 Rp1과 캐패시턴스 Cp를 포함한다. 추정 모드 동안 전형적인 RC 시정수는 Rp1*Cp = 0.2Ts이며, 여기서 Ts는 벡터 변조 시스템에서의 연속적인 변조 심볼들간의 시간인 "심볼 시간"이다. 이런 전형적인 추정 모드 RC 시정수값은 단지 예시적이며, 본 발명을 제한하고자 하는 것은 아니다.

추정 모드는 일반적으로 대기 상태에 도달하기 위하여 비례 제어 회로에 요구되는 충분한 시간 간격 동안 지속된다. 일 실시예에서, 추정 모드 시간 주기는 비록 그 이하일 수 있도 있지만 대략 5RC 추정 모드 시정수 동안 지속된다.

추정 모드 후에, 벡터 변조기(120)의 출력은 램핑 모드에서 그 풀 출력 전력까지 상향 램핑된다. 일반적으로, 램핑 동안, 추정 모드 동안 증폭기에 인가된 초기 제어 신호는 제2 기준 신호에 대한 증폭기의 출력을 적분함에 의해 수정된다. 제2 기준 신호는 일반적으로 벡터 변조기의 램핑 출력에 비례하며, 소정의 출력 전력을 위해 스케일된다.

도 1에서, 램핑 모드는 스위치 SW1 및 SW2를 개방하며 크기 블럭(160)이 벡터 변조기의 램핑 출력에 비례한 기준 신호 Vref를 발생시키도록 구성함으로써 시작된다. 이런 구성에서, op-amp(140)는 적분기로 구성된다.

램핑 모드 동안의 RC 시정수는 일반적으로 추정 모드 동안의 RC 시정수보다 크다. 일반적으로, 램핑 모드는 추정 모드 보다 더 길게 지속된다. 일 실시예에서, 피드백 캐패시턴스 Cm은 Cp와 동일하며, Rm1은 (Rp1 + Rp2)와 동일하다. 예시적인 램핑 모드 RC 시정수는 추정 모드의 예시적인 RC 시정수 0.2Ts 보다 느린 대략 0.7Ts이다. 일 실시예에서, 램핑 모드는 대략 3 내지 3.5 Ts 동안 지속된다.

일 실시예에서, 램핑 모드 동안, 기준 신호 및 증폭기 출력은 지연 수단(162)을 갖는 적분 제어 회로에 인가된 기준 신호를 지연시킴에 의해 매칭된 위상이다. 지연 수단(162)은 지연 회로이거나 또는 신호의 소프트웨어 제어 지연이다.

램핑 모드 동안, 기준 신호 Vref는 벡터 변조기의 램핑 출력에 비례하여 증가하며, 소정의 출력 전력이 검출된 증폭기 출력 신호의 시간 평균으로 나타나는 모든 것으로 스케일된다. 램핑 모드는 일반적으로 전이가 램핑 모드의 종료까지는 안정해지도록 할만큼 충분히 길게 지속된다.

기준 신호 Vest가 추정 모드 동안 정확하게 들어맞고 피크 검출 신호가 증폭기 출력 전력의 완전한 프리젠테이션이라면, 기준 신호 및 피크 검출 출력은 서로 완벽하게 트래킹된다. 이런 상황하에서, 적분기 op-amp(140)에서의 입력들은 램핑 모드 동안 내내 동일하며(Vref 및 피크 검출 전압은 완벽하게 트래킹되며, 시정수는 동일하다), 적분기 출력 전압은 증폭기 제어 입력에 인가된 추정 출력과 동일하게 유지된다. 제어 회로는 추정 출력이 전이를 유도함이 없이 부정확한 정도로 증폭기 출력을 수정한다.

램핑 모드 동안, 전이 대역외(out-of-band) 전력 스펙트럼은 적분 제어 회로의 대역폭에 의해 제어된다. 일 실시예에서, 램핑 모드 동안 적분 제어 회로의 대역폭은 추정 모드 동안 비례 제어 회로의 대역폭에 비해 감소된다. 그러나, 램핑 모드 대역폭이 너무 낮으면, 적분 제어 회로는 충분히 응답하지 않는다. 따라서, 전이 대역외 전력 스펙트럼 제어와 적분 제어 회로 응답성 사이에는 트레이드 오프(trade off)가 있다.

램핑 모드 후에, 제어 회로는 "변조 모드"에서 동작한다. 변조 모드 동안, 추정치의 정확성에 따라서 램핑 모드 동안 수정 또는 수정되지 않으며, 증폭기에 인가된 수정된 제어 신호는 제3 기준 신호를 적분 제어 회로에 인가함에 의해 유지 된다. 제3 기준 신호는 증폭기의 평균 출력에 일반적으로 비례한다.

일 실시예에서, 적분 제어 회로는, 변조 모드에서, 그 램핑 모드 중의 대역폭보다도 작은 대역폭을 갖도록 구성된다. 변조 모드에서, 적분 제어 회로는 라인 드롭 및 열 이득 변동 등의 슬로우(slow) 현상을 바로잡으나, 변조 변동은 추적이 잘 되지 않거나 전혀 되지 않기도 한다.

도 1의 예시적인 실시예에서는, 변조 모드 중에, 스위치 SW3 및 SW4가 개방된다. 크기 블럭(160)에 의해 생성되어 op-앰프(140)의 입력에 인가되는 기준 신호 Vref는 원하는 증폭기 전력 출력에 대한 평균 피크 검출기 출력에 기초하거나 이에 비례한다. 크기 블럭은 베스트(Vest)로부터 및 벡터 변조기(120)의 출력으로부터의 입력을 무시한다. 변조 모드에 대한 전형적인 적분 이득 회로 RC 시정수는 대략 40 및 500Ts 사이이다. 스위치 SW3 및 SW4는 프로세서(170)에 의해 제어된다.

몇몇 동작 모드, 예컨대 TDMA 동작 모드에서는, 변조가 주기적으로 끝난다. 일 실시예에서는, 벡터 변조기가 변조가 끝나면 자연적으로 램프다운하도록 되어 있다. 변조 모드에서의 적분 제어 회로의 비교적 느린 대역폭은 비교적 빠른 전력 감소에 대하여 응답하지 않을 것이다. 제어 회로는 스펙트럼을 고려하지 않고 벡터 변조의 램프다운시에 디스에이블되는 경우가 있다.

본 발명의 증폭기 제어 회로는 디지털 회로 소자로 구현될 수도 있다. 도 3의 예시적인 실시예는, 아날로그 재구성 필터(313)에 의해 디지털 벡터 변조 신호 I/Q를 기저대역 처리기로부터 증폭기 회로(314)에 결합되는 디지털 I/Q 처리 회로(312)로 송신하는 인터페이스(310)를 통상 포함하는 디지털 제어 시스템을 갖는 송신기(300)를 구비한 이동 TDMA 통신 장치의 일부이다.

시프트 레지스터(320)를 포함하는 디지털 비례 제어 회로는 안정성을 제공한다. 디지털 적분 제어 회로는 시프트 레지스터(330)와 누산기(332)를 포함한다. 디지털 구현예에서는, 추정 모드 중에, 초기 제어 신호가 누산기의 레지스터 출력으로 직접 로드된다. 피크 검출 회로(340)의 출력은 아날로그 처리 회로(350)에 의해 처리된 다음 A/D 컨버터(360)에 의해 디지털화된다.

인터페이스(310)는 디지털 기준 신호를 기저대역 처리기에서 비례 제어 회로 및 적분 제어 회로로 레지스터(316)를 통해 제공한다. 레지스터(316)는 비례 및 적분 제어 회로에 대한 기준 신호의 적어도 일부를 지연시킨다. 피크 검출 회로(340)의 디지털화된 출력은 기저대역 처리기에 의해 제공되는 디지털 기준 신호와 합산되어 적분 제어 회로에 에러 신호를 제공한다.

레지스터(334)는 TDMA 포맷의 경우에는 필요하지 않고, 허용가능한 지연을 제공한다. 비례 및 적분 제어 회로의 출력은 처리 및 D/A 회로(370)에 의해 처리되어 변환된다. 결과의 아날로그 제어 신호는 증폭기 회로(314)의 제어 입력에 결합되기 전에 아날로그 처리 회로(380)에 의해 처리된다.

도 4는 전술한 동작 모드에서의 예시적인 IS-136 TDMA 애플리케이션에 대한 타이밍도를 도시한다. TDMA 추정 모드 동작은 DMCS 신호의 상승 에지와 함께 시작된다. PAC_DLY에 의해 설정된 지연 간격 후에, 검출된 RF 출력 전압은 잔류 오프셋에 의해 감소된다. 이 시점에 증폭기 출력은 없다. RAMP_DLY 신호는 변조된 RF 파형과 램프 파형을 정렬하도록 설정된다.

다음으로, 지연 INIT_DLY는 누산기 및 도 3의 AOC D/A가 ACC_INIT의 추정값에서 설정되는 시점을 설정한다. 도 3에서, 증폭기에 대한 제어 출력은 AOC D/A 입력(370) 상의 디지털 필터와 AOC D/A 출력 상의 아날로그 필터(380)에 의해 평활화되어 누산기 출력에 대하여 도시되는 불연속은 포함하지 않고 있다. 증폭기 출력은 검출된 전압에 비례할 것이다.

시간 간격 EST_DLY 이후에, TDMA 램핑 모드가 시작되고, 누산기로의 입력이 검출된 신호와 램핑 파형 사이에서 에러로 스위칭된다. 이 시간 도안, 적분 제어 회로 루프는 폐쇄되고, ERRGain1의 제1 대역폭 셋팅으로 구성된다. 도 3에서, D/A 입력 상의 디지털 필터는, 더이상 대역폭 제어에 대해서는 필요없고 루프 안정성과 타협할 수 있기 때문에, 이 시점에서 바이패스된다.

도 3에서, 후속하는 TDMA 버스트에 대한 램핑 모드의 종료시 또는 그 바로 전에 CDET_DLY가 종료할 때 출력 레지스터(334)의 값이 저장된다.

TDMA 변조 모드는 시간 간격 BW_DLY의 종료시에 시작한다. 적분 제어 회로는 ERRGain2의 대역폭 셋팅으로 구성된다.

결국, 증폭기 출력이 I/Q 변조가 0으로 파형 정형됨과 함께 하강된 후에, DMCS 신호는 낮아져서 I/Q 데이터의 끝을 의미한다. DN_DLY의 지연 후에, 도 3의 AOC 섹션(37)이 파워 다운된다. 이 예는 0의 지연을 가정하므로, DN_DLY가 0으로 도시된다. 실제로, DMCS는 DN_DLY가 끝나기 전에 하강할 것이다.

도 5의 예시적 실시예는 디지털 벡터 변조 신호를 기저대역 프로세서로부터 아날로그 재구성 필터(513)를 통해, 증폭기 회로(514)에 결합되는 디지털 I/Q 처리 회로(512)에 송신하는 위상 맵 출력(510)을 통상 포함하는 디지털 제어 시스템을 갖는 송신기(500)를 구비한 이동 EDGE 통신 장치의 일부이다.

시프트 레지스터(520)를 포함하는 디지털 비례 제어 회로는 안정성을 제공한다. 디지털 적분 제어 회로는 시프트 레지스터(530) 및 누산기(532)를 포함한다. 디지털 구현예에서는, 추정 모드 중에, 누산기의 레지스터 출력으로 초기 제어 신호가 직접 로딩된다. 피크 검출 회로(540)의 출력은 아날로그 처리 회로(550)에 의해 처리된 다음 A/D 컨버터(56)에 의해 디지털화된다.

도 5에서, 기준 신호는 기저대역 프로세서의 제어하에, 비례 제어 회로와 적분 제어 회로에 제공된다. 램핑 값이 표(516)에 저장되고, 원하는 전력 출력에 대한 팩터, PWR에 의해 스케일링된다. 이는, EDGE 포맷에서, 램핑값이 데이터에 의존하지 않기 때문에 가능하다. 각 송신은 동일한 램프-업 패턴을 사용할 수 있다. 이에 의해, 도 3의 TDMA 시스템에서 필요했었던, 디지털 인터페이스 양단에 램핑값을 전송할 필요가 없어진다. 피크 검출 회로(540)의 디지털화된 출력은 기저대역 프로세서에 의해 제공되는 디지털 기준 신호와 합산되어 에러 신호가 적분 제어 회로에 제공된다.

비례 및 적분 제어 회로의 디지털 출력은 D/A 회로(570)에 의해 아날로그 형태로 변환된다. 결과의 아날로그 제어 신호는 또한, 증폭기 회로(514)의 제어 입력에 결합되기 전에, 아날로그 처리 회로(580)에 의해 처리된다.

도 6은 전술한 동작 모드와 함께 예시적인 EDGE 애플리케이션에 대한 타이밍 도를 도시한다. EDGE 추정 모드 동작은 DMCS 신호의 상승 에지와 함께 시작된다. PAC_DLY에 의해 설정된 지연 간격 후에, 검출된 RF 출력 전압이 잔류 오프셋에 의해 감소된다. 이 시점에는 증폭기 출력이 없다. RAMP_DLY 신호는, 램프 파형을 변조된 RF 파형과 정렬시키도록 설정된다.

다음으로, 지연 INIT_DLY는 누산기와 도 5의 AOC D/A가 ACC_INIT의 추정값에서 설정되는 시점을 설정한다. 도 5에서, 증폭기에 대한 제어 출력은 AOC D/A 출력 상의 아날로그 필터(58)에 의해 평활화되어, 누산기 출력에 대해 도시된 불연속은 포함하고 있지 않다. 증폭기 출력은 검출된 전압에 비례할 것이다.

시간 간격 EST_DLY 후에, EDGE 램핑 모드가 시작되고, 누산기에 대한 입력은 검출된 신호와 램핑 파형 사이에서 에러 신호로 스위칭된다. 선두의 저-해상도 신호의 억제를 허용하는 지연 RAMP_DLY 후에, 램프 신호가 시작된다. 이 시간 동안, 적분 제어 회로 루프는 제1의 ERRGain1의 대역폭 셋팅으로 구성된다.

EDGE 변조 모드는 시간 간격 BW_DLY 및 DIV_DLY가 끝날 때 시작된다. 적분 제어 회로는 TDMA 변조 모드 대역폭보다 통상 훨씬 작은 ERRGain2의 대역폭 셋팅으로 구성된다. 도 5에서, CDET_DLY가 후속 버스트에 대하여 끝날 때 출력 레지스터(534)의 값이 저장된다.

또 다른 대안적인 실시예에서, 출력 레지스터(534)는 DIV_DLY의 종료시에 홀드된다. 이는 AOC 제어 회로가 EDGE 변조 충실도에 대해 유해한 영향을 미치지 않도록 한다. 이는 ERRGain2를 갖는 낮은 대역폭을 셋팅하는 것과 같다. 결국, 증폭기 출력이 0으로 파형정형되는 I/Q 변조와 함께 하강된 후에, DMCS 신호가 낮아져서 I/Q 데이터의 종료를 표시한다. DN_DLY에 의해 설정된 지연 후에, 도 5의 AOC 섹션(570)이 파워다운된다. 이 예는 0의 지연을 가정한다.

도 7의 예시적인 실시예에서는, 아날로그 I/Q 재구성 필터(713)를 통해 증폭기 회로(714)에 결합되는 디지털 I/Q 프로세싱 회로(712)에 결합되는 차동 엔코더(710)를 통상 포함하는 디지털 제어 시스템을 갖는 송신기(700)를 갖는 이동 GSM 통신 장치의 일부이다.

도 7에서, 시프트 레지스터(720)를 포함하는 디지털 비례 제어 회로는 안정성을 제공한다. 디지털 적분 제어 회로는 시프트 레지스터(730) 및 누산기(732)를 포함한다. 디지털 구현예에서는, 추정 모드 동안, 초기 제어 신호는 누산기의 레지스터 출력에 직접 로드된다. 피크 검출 회로(740)의 출력은 아날로그 처리 회로(750)에 의해 처리된 다음, A/D 컨버터(760)에 의해 디지털화된다.

도 7에서, 기준 신호는, 기저대역 프로세서의 제어하에서 비례 제어 회로(720) 및 적분 제어 회로(730)에 제공된다. 랩핑 값은 표(716)에 저장되어, 원하는 전력 출력에 대한 팩터 PWR에 의해 스케일링된다. 이는, GSM 포맷에서, 공통 램핑 패턴이 각 송신을 위한 변조에 대하여 부과되기 때문에 가능하다. 이는, 도 3의 TDMA 구현예에서 필요했었던, 디지털 인터페이스에 램핑값을 송출할 필요를 제거한다.

피크 검출 회로(740)의 처리되고 디지털화된 출력은 기저대역 프로세서에 의해 제공된 디지털 기준 신호와 합해져서 적분 제어 회로에 에러 신호가 제공된다. 레지스터(734)는 GSM 포맷에 대해서는 필요하지 않고, 허용가능한 지연을 제공한 다. 비례 및 적분 제어 회로의 출력이 프로세서 및 D/A 회로(770)에 의해 처리되어 변환된다. 아날로그 제어 신호는 또한 증폭기 회로(714)의 제어 입력에 결합되기 전에 아날로그 처리 회로(780)에 의해서도 처리된다.

회로(710) 및 I/Q 램프업 신호에 의해 로드되는 GSM 포맷의 위상 정보를 포함하고, 진폭 정보를 포함하는 데이터는, 서로 그리고 AOC 램프 업 스타트 신호에 의해 동기화되어, 적분 제어 회로에 인가되는 에러 신호를 형성하는 합산된 신호들의 위상이 서로 일치된다.

도 8은 전술한 동작 모드를 갖는 예시적인 GSM 애플리케이션에 대한 타이밍도를 도시한다. GSM 추정 모드 동작은 DMCS 신호의 상승 에지와 함께 시작한다. PAC_DLY에 의해 설정된 지연 간격 후에, 검출된 RF 출력 전압은 잔류 오프셋에 의해 감소된다. 이 시점에는 증폭기 출력은 없다. 다음으로, 지연 INIT_DLY는 누산기와 도 8의 AOC D/A가 ACC_INIT의 추정값에서 설정되는 시점을 설정한다.

도 7에서, 증폭기로의 제어 출력은 AOC D/A 출력 상의 아날로그 필터(780)에 의해 평활화되므로, 누산기 출력에 대해 도시되는 불연속은 포함하고 있지 않다. 증폭기 출력은 검출된 전압에 비례할 것이다.

시간 간격 EST_DLY 이후에, GSM 램핑 모드가 시작되고, 누산기로의 입력은 검출된 신호와 램핑 파형 사이에서 에러로 스위치된다. 지연 RAMP_DLY 후에, 램프 신호가 시작된다. G_IQ_DLY는, 참조표들이 동일한 기능에 의해 규정되기 때문에, RF 입력이 램핑 파형과 함께 상승하도록 거의 동시에 끝난다. 이 시간 중에, 적분 제어 회로 루프는 폐쇄되고, ERRGain1의 제1의 대역폭 셋팅으로 구성된다.

GSM 변조 모드는 시간 간격 BW_DLY의 종료시에 시작한다. 적분 제어 회로는 ERRGain2의 대역폭 셋팅으로 구성된다. 출력 레지스터의 값은 CDET_DLY가 끝나면 저장 된다.

지연 DIV_DLY의 종료시에, 적분 제어 회로는 변조가 끝나기 직전에 홀드 모드로 들어간다. 결국, 증폭기 출력이 I/Q 승산기에 의해 부과된 램프 패턴에 의해 하강한다. DMCS 신호가 낮아져서 I/Q 데이터의 종료를 표시한다. DN_DLY에 의해 설정된 지연 후에, 도 7의 AOC 섹션(770)이 파워 다운된다. RAMP_DN_DLY는 0의 지연이 가정되기 때문에 도면에 0으로 도시된다. 실제로는, 시스템 지연으로 인해 DMCS의 하강 에지 후에 어디선가 발생한다.

본 발명과, 본 발명의 최상의 모드로 현재 간주된 것들은, 본 출원의 발명자에 의한 소유를 확립하고, 당업자가 본 발명을 만들고 사용할 수 있게 하는 방식으로 설명하였지만, 여기에 개시된 예시적인 실시예들과 등가인 많은 것들이 있을 수 있으며, 예시적인 실시예에 의해 한정되지 않고 첨부된 특허 청구범위에 의해서 한정되는, 본 발명의 사상 및 범주에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 이루어질 수 있다는 점을 이해해야 한다.

Claims (24)

1. RF 증폭기 제어 회로에 있어서,

   증폭기;

   상기 증폭기의 입력에 결합된 출력을 갖는 벡터 변조기;

   상기 증폭기의 제어 입력에 초기 제어 신호 -상기 초기 제어 신호는 상기 벡터 변조기의 출력이 최대로 출력될 때 특정 출력을 제공하기 위해 상기 증폭기의 제어 입력에 필요한 신호 레벨의 추정치임- 를 인가하기 위한 수단; 및

   상기 증폭기의 상기 제어 입력에 결합된 제어 신호 출력과, 제2 기준 신호를 제공하는 소스에 결합된 기준 입력을 갖는 적분 제어 회로를 포함하고,

   상기 증폭기의 출력은 상기 적분 제어 회로의 입력에 결합되는 RF 증폭기 제어 회로.
2. 제1항에 있어서, 상기 제2 기준 신호를 제공하는 소스와 상기 적분 제어 회로의 상기 기준 입력 사이에 배치된 신호 지연 수단을 더 포함하는 RF 증폭기 제어 회로.
3. 제1항에 있어서, 상기 적분 제어 회로의 상기 입력에 상기 증폭기의 상기 출력을 상호접속시키는 비선형 장치를 더 포함하는 RF 증폭기 제어 회로.
4. 제1항에 있어서, 상기 증폭기의 상기 제어 입력에 상기 초기 제어 신호를 인가한 이후, 제1 지연 기간의 만료시 상기 증폭기의 상기 입력에 결합된 상기 벡터 변조기의 상기 출력을 램핑(ramping)하기 위한 수단을 더 포함하며,

   상기 적분 제어 회로는 상기 제2 기준 신호에 대비하여 상기 증폭기의 출력을 적분함으로써 램핑동안 상기 증폭기에 인가된 상기 초기 제어 신호를 수정하고,

   상기 제2 기준 신호는 상기 램핑되는 벡터 변조기의 출력에 비례하는 RF 증폭기 제어 회로.
5. 제1항에 있어서, 램핑 동안 상기 적분 제어 회로에 인가된 증폭기의 출력과 상기 제2 기준 신호를 위상 매칭시키기 위한 수단을 더 포함하는 RF 증폭기 제어 회로.
6. 제4항에 있어서, 상기 램핑동안 전이 대역외(transient out-of-band) 전력 스펙트럼을 제어하기 위한 수단을 더 포함하는 RF 증폭기 제어 회로.
7. 제4항에 있어서, 램핑 후에 제3 기준 신호를 상기 적분 제어 회로에 인가하기 위한 수단을 더 포함하고, 상기 제3 기준 신호는 상기 증폭기의 평균 출력에 비례하는 RF 증폭기 제어 회로.
8. 제7항에 있어서, 상기 적분 제어 회로에 상기 제3 기준 신호를 인가하는 동안 상기 적분 제어 회로가 변조 인벨로프(envelope)를 트래킹하는 것을 방지하기 위한 수단을 더 포함하는 RF 증폭기 제어 회로.
9. 무선 통신 장치에 있어서,

   출력이 증폭기의 입력에 결합된 벡터 변조기를 갖는 송신기;

   상기 벡터 변조기가 최대로 출력되기 전에 상기 증폭기의 제어 입력에 초기 제어 신호 -상기 초기 제어 신호는 상기 벡터 변조 출력이 최대로 출력될 때 특정 출력을 제공하기 위해 상기 증폭기의 상기 제어 입력에 필요한 신호 레벨의 추정치임- 를 인가하기 위한 수단;

   상기 증폭기에 상기 초기 제어 신호를 인가한 이후에 상기 벡터 변조기의 출력을 램핑하기 위한 수단;

   상기 벡터 변조기의 출력을 램핑하는 동안 상기 증폭기의 상기 제어 입력에 인가된 상기 초기 제어 신호를 수정하기 위한 수단; 및

   상기 벡터 변조기의 출력을 램핑하는 동안 전이 대역외 전력 스펙트럼을 제어하기 위한 수단을 포함하는 무선 통신 장치.
10. 제9항에 있어서, 상기 초기 제어 신호를 인가하기 위한 수단은 상기 증폭기의 상기 제어 입력에 결합된 레지스터 출력을 갖는 누산기를 포함하는 무선 통신 장치.
11. 제10항에 있어서, 상기 초기 제어 신호를 수정하기 위한 수단은 상기 증폭기의 상기 제어 입력에 결합된 제어 신호 출력과, 제2 기준 신호 소스에 결합된 기준 입력을 갖는 적분 제어 회로를 포함하는 무선 통신 장치.
12. 제11항에 있어서, 상기 제2 기준 신호 소스는, 상기 적분 제어 회로의 상기 기준 입력에 상기 램핑하기 위한 수단에 의해 램핑되는 상기 벡터 변조기의 출력에 비례하는 제2 기준 신호를 인가하기 위한 것이고, 상기 제2 기준 신호와 상기 적분 제어 회로에 인가되는, 상기 증폭기로부터의 상기 출력을 위상 매칭시키기 위한 수단을 더 포함하는 무선 통신 장치.
13. 제12항에 있어서, 상기 증폭기에 인가되는 정정된 제어 신호를 유지하기 위한 수단을 더 포함하는 무선 통신 장치.
14. 제13항에 있어서, 상기 유지하기 위한 수단은 램핑 후에 상기 적분 제어 회로에 제3 기준 신호 -상기 제3 기준 신호는 상기 증폭기의 평균 출력에 비례함- 를 인가하기 위한 수단과, 램핑 후에 상기 적분 제어 회로가 제2 대역폭 -상기 제2 대역폭은 제1 대역폭보다 작음- 을 갖도록 구성하기 위한 수단을 포함하는 무선 통신 장치.
15. 송신기에서 증폭기를 제어하기 위한 방법에 있어서,

    상기 증폭기의 입력에 결합된 벡터 변조기의 신호가 최대로 출력되기 이전에 상기 증폭기에 초기 제어 신호를 인가하는 단계;

    상기 초기 제어 신호를 인가한 후에 상기 증폭기의 상기 입력에 결합된 상기 벡터 변조기의 출력을 램핑하는 단계; 및

    상기 증폭기의 제어 입력에 결합된 적분 제어 회로를 이용하여 제2 기준 신호에 대비하여 상기 증폭기의 출력을 적분함으로써, 상기 벡터 변조기의 출력을 램핑하는 동안 상기 증폭기에 인가된 상기 초기 제어 신호를 수정하는 단계를 포함하며,

    상기 제2 기준 신호는 상기 램핑되는 벡터 변조기의 출력에 비례하는 것을 특징으로 하는 송신기에서 증폭기를 제어하기 위한 방법.
16. 제15항에 있어서, 상기 증폭기의 제어 입력에 결합된 출력을 갖는 누산기에 제1 기준 신호를 인가함으로써 상기 증폭기에 상기 초기 제어 신호를 인가하는 단계;

    상기 누산기에 상기 제1 기준 신호를 인가한 이후에 제1 지연 기간의 만료시 상기 증폭기의 상기 입력에 결합된 상기 벡터 변조기의 출력을 램핑하는 단계를 더 포함하는 것을 특징으로 하는 송신기에서 증폭기를 제어하기 위한 방법.
17. 제15항에 있어서, 램핑하는 동안 상기 적분 제어 회로의 제1 대역폭으로 전이 대역외 전력 스펙트럼을 제어하는 단계를 더 포함하는 것을 특징으로 하는 송신기에서 증폭기를 제어하기 위한 방법.
18. 제15항에 있어서, 램핑 후에 상기 적분 제어 회로에 제3 기준 신호 -상기 제3 기준 신호는 상기 증폭기의 평균 출력에 비례함- 를 인가함으로써 상기 증폭기에 인가된 수정된 제어 신호를 유지하는 단계를 더 포함하는 것을 특징으로 하는 송신기에서 증폭기를 제어하기 위한 방법.
19. 제18항에 있어서, 램핑 후에 상기 적분 제어 회로를 제2 대역폭 -상기 제2 대역폭은 상기 제1 대역폭보다 작음- 으로 구성하는 단계를 더 포함하는 것을 특징으로 하는 송신기에서 증폭기를 제어하기 위한 방법.
20. 제15항에 있어서, 비선형 장치를 이용하여 상기 적분 제어 회로의 상기 입력에 상기 증폭기의 상기 출력을 결합시키는 단계를 더 포함하는 것을 특징으로 하는 송신기에서 증폭기를 제어하기 위한 방법.
21. 제15항에 있어서, 상기 제2 기준 신호와 상기 적분 제어 회로에 인가된 상기 증폭기의 출력을 위상 매칭시키는 단계를 더 포함하는 것을 특징으로 하는 송신기에서 증폭기를 제어하기 위한 방법.
22. 제21항에 있어서, 상기 적분 제어 회로에 인가된 상기 제2 기준 신호를 지연시킴으로써 상기 제2 기준 신호와 상기 증폭기의 출력을 위상 매칭시키는 단계를 더 포함하는 것을 특징으로 하는 송신기에서 증폭기를 제어하기 위한 방법.
23. 제15항에 있어서, 램핑 후에 상기 적분 제어 회로의 출력을 샘플링 및 저장함으로써 새로운 제1 기준 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 송신기에서 증폭기를 제어하기 위한 방법.
24. 제16항에 있어서, 상기 증폭기의 특정 전력 출력에 대하여 룩업 테이블로부터 상기 제1 기준 신호를 취득하는 단계를 더 포함하는 것을 특징으로 하는 송신기에서 증폭기를 제어하기 위한 방법.

Images