KR100656229B1 - 반도체 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 칩 사이즈 패키지 구조를 가진 반도체 장치 및 그의 제조 방법에 관한 것으로, 전기 특성의 향상을 도모하는 것을 과제로 한다.
본 발명은 적어도 신호용 및 그라운드용 패드(25, 26)가 설치된 반도체 기판(21)과, 이 반도체 기판(21)에 설치된 신호용 및 그라운드용 돌기 전극(22, 23)과, 돌기 전극(22)과 신호용 패드(25)를 전기적으로 접속하는 배선(28A)과, 반도체 기판(21) 및 돌기 전극(22, 23)의 측면을 밀봉하는 밀봉 수지(24)를 구비하는 반도체 장치에 있어서, 반도체 기판(21) 상의 배선(28A)을 걸친 영역에 배선(28A)과 전기적으로 절연되며, 동시에 그라운드용 패드(26)와 전기적으로 접속된 구성에 의해 금속막(29A)을 형성한다.
칩 사이즈 패키지, 밀봉 수지

Description

반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF PRODUCING THE SAME}
도 1은 종래의 일례인 반도체 장치를 나타내는 단면도.
도 2는 종래의 일례인 반도체 장치의 밀봉 수지를 제거한 상태를 나타내는 평면도.
도 3은 본 발명의 제 1 실시예인 반도체 장치의 단면도.
도 4는 본 발명의 일 실시예인 반도체 장치의 제조 방법 중, 제 1 절연막 형성 공정 및 금속막 형성 공정을 설명하기 위한 단면도(도 5에서의 A-A선에 따른 단면도).
도 5는 본 발명의 일 실시예인 반도체 장치의 제조 방법 중, 제 1 절연막 형성 공정 및 금속막 형성 공정을 설명하기 위한 평면도.
도 6은 본 발명의 일 실시예인 반도체 장치의 제조 방법 중, 제 2 절연막 형성 공정을 설명하기 위한 단면도(도 7에서의 A-A선에 따른 단면도).
도 7은 본 발명의 일 실시예인 반도체 장치의 제조 방법 중, 제 2 절연막 형성 공정을 설명하기 위한 평면도.
도 8은 본 발명의 일 실시예인 반도체 장치의 제조 방법 중, 배선 형성 공정 및 돌기 전극 형성 공정을 설명하기 위한 단면도(도 9에서의 A-A선에 따른 단면도).
도 9는 본 발명의 일 실시예인 반도체 장치의 제조 방법 중, 배선 형성 공정 및 돌기 전극 형성 공정을 설명하기 위한 평면도.
도 10은 패드에 설치되는 보호용 금속막을 설명하기 위한 부분확대도.
도 11은 본 발명의 제 2 실시예인 반도체 장치의 단면도.
도 12는 본 발명의 제 3 실시예인 반도체 장치의 단면도.
도 13은 본 발명의 제 4 실시예인 반도체 장치의 단면도.
도 14는 본 발명의 제 5 실시예인 반도체 장치의 밀봉 수지를 제거한 상태의 평면도.
* 도면의 주요부분에 대한 부호의 설명
20A∼20B : 반도체 장치 21 : 반도체 기판
22 : 신호용 돌기(突起) 23 : 그라운드(ground)용 돌기
24 : 밀봉 수지 25 : 신호용 패드
26 : 그라운드용 패드 28A : 배선
28B : 그라운드용 배선 29A∼29C : 금속막
30 : 제 1 절연막 3l : 제 2 절연막
33 : 보호용 금속막 40 : 신호 접속용 금속막
41 : 제 3 절연막
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 특히, 칩 사이즈 패키지 구조를 가진 반도체 장치 및 그의 제조 방법에 관한 것이다.
최근, 전자기기 및 장치의 소형화 요구에 따라, 반도체 장치의 소형화 및 고밀도화가 도모되고 있다. 따라서, 반도체 장치의 형상을 반도체 소자(칩)에 최대한 근접시킴으로써 소형화를 도모한 이른바 CSP(Chip Size Package) 구조의 반도체 장치가 제안되고 있다.
또한, 고밀도화에 의해 핀을 다수화하는 동시에 반도체 장치가 소형화하면, 외부 접속단자의 피치가 좁아진다. 따라서, 좁은 공간에 비교적 다수의 외부 접속단자를 형성할 수 있는 구조로 하여, 외부 접속단자로서 돌기 전극(범프)을 사용하는 것이 실행되고 있다.
도 1 및 도 2는 종래의 일례인 반도체 장치(10)를 나타내고 있다. 도 1은 반도체 장치(10)의 단면도이고, 도 2는 반도체 장치(10)의 밀봉 수지(14)를 제거한 상태의 평면도이다.
각 도면에 나타낸 반도체 장치(10)는 CSP 구조의 반도체 장치로서, 소형화가 도모되어 있다. 이 반도체 장치(10)는 칩 형상의 반도체 기판(11), 배선(18), 돌기 전극(12, 13), 및 밀봉 수지(14) 등에 의해 구성되어 있다.
반도체 기판(11)은 도면 중의 상면이 회로 형성면으로 되어 있고, 이 회로 형성면에는 신호용 패드(15) 및 그라운드용 패드(16)가 형성되어 있다. 또한, 반도체 기판(11)의 회로 형성면 상에는 상기 각 패드(15, 16)의 형성 위치를 제외하고 절연막(17)이 형성되어 있다. 이 절연막(l7)은 회로 형성면을 보호하는 기능을 한다.
또한, 이 절연막(17)의 상면에는 소정 패턴으로 배선(18)이 직접 형성되어 있다. 이 배선(18)의 한쪽 단부(端部)는 상기한 신호용 또는 그라운드용 패드(15, 16)와 접속되고, 다른쪽 단부에는 신호용 또는 그라운드용 돌기 전극(12, 13)이 설치되어 있다. 각 돌기 전극(12, 13)은 반도체 장치(10)의 외부 접속단자로서 기능하는 것으로, 반도체 기판(11)에 설치되어 있다.
또한, 밀봉 수지(14)는 절연막(17), 배선(18), 및 각 돌기 전극(12, 13)을 보호하기 위해 반도체 기판(11)의 회로 형성면을 덮도록 형성되어 있다. 이 때, 외부 접속단자로 되는 돌기 전극(12, 13)의 상단면은 밀봉 수지(14)로부터 노출되도록 구성되어 있다.
상기와 같이, 종래의 CSP 구조의 반도체 장치(10)는, 절연막(17) 상에 각 패드(15, 16)와 각 돌기 전극(12, 13)을 전기적으로 접속하는 배선(18)이 형성되어 있다. 이 배선(18)은 인터포저(interposer)로서 기능하기 때문에, 각 패드(15, 16)의 형성 위치와 각 돌기 전극(12, 13)의 설치 위치를 이간(離間)시키는 것이 가능해진다. 이것에 의해, 돌기 전극(12, 13)의 설치 위치를 설정할 때의 자유도는 향상되며, 또한 핀의 다수화에 대응할 수 있다.
그러나, 종래의 반도체 장치(10)에서는, 인터포저로서 기능하는 배선(18)이 단층 구조였기 때문에, 배선(18)의 레이아웃에 제한이 생겨 전기 특성을 고려한 배선 레이아웃을 형성할 수 없다는 문제점이 있었다. 즉, CSP 구조의 반도체 장치(10)는 소형화된 반도체 장치이고, 원래 배선(18)을 형성할 수 있는 영역은 좁다. 이 영역에 다수의 배선(18)을 형성하기 위해서는, 필연적으로 배선 폭이 좁아져, 배선(18)의 임피던스(impedance)가 높아지게 된다.
한편, 반도체 기판(11)은 처리 속도 향상의 요구로부터 높은 주파수의 클록을 사용하게 되었다. 따라서, 배선(18)을 통하여 신호 패드(15)에 입출력하는 신호도 고주파 신호로 되어, 인접하는 배선(18) 사이에서 간섭이 발생할 우려가 있다. 이 때문에, 종래 구성의 반도체 장치(10)는 배선(18)의 레이아웃 제한에 기인하여, 고속화에 대응할 수 없다는 문제점이 있었다.
본 발명은 상기의 문제점을 감안하여 안출된 것으로, 전기 특성의 향상을 도모할 수 있는 반도체 장치 및 그의 제조 방법을 제공하는 것을 목적으로 한다.
상기한 과제를 해결하기 위해 본 발명에서는, 후술하는 각종 수단을 강구한 것을 특징으로 하는 것이다.
제 1 발명은, 적어도 신호용 및 그라운드용 패드가 설치된 반도체 기판과, 상기 반도체 기판에 설치된 돌기 전극과, 상기 돌기 전극과 상기 신호용 패드를 전기적으로 접속하는 복수의 배선과, 상기 반도체 기판 및 상기 돌기 전극의 측면을 밀봉하는 밀봉 수지를 구비하는 반도체 장치에 있어서, 상기 반도체 기판 상의 복수의 배선을 걸친 영역에, 상기 복수의 배선과 전기적으로 절연되며, 동시에 상기 그라운드용 패드와 전기적으로 접속된 구성에 의해 1층 이상의 도전 금속막을 형성한 것을 특징으로 하는 것이다.
상기 발명에서는, 그라운드용 패드와 전기적으로 접속된 구성에 의해 1층 이상의 도전 금속막을 형성하고 있기 때문에, 이 도전 금속막을 등(等)전위의 그라운드층으로서 사용할 수 있다. 또한, 도전 금속막은 반도체 기판 상의 복수의 배선을 걸친 영역에 형성되기 때문에, 배선의 설치 위치에 구속받지 않고 형성할 수 있으며, 그의 면적을 넓게 취할 수 있다.
주지하는 바와 같이, 전기적 저항은 도체의 단면적에 반비례하기 때문에, 도전 금속막의 형성 면적(환언하면, 그라운드의 단면적)이 넓어짐으로써 그라운드 임피던스를 저감시킬 수 있다. 그 결과, 반도체 장치의 전기 특성이 향상되므로, 고주파를 사용한 고속의 반도체 장치를 실현하는 것이 가능해진다. 또한, 도전 금속막은 배선과 전기적으로 절연된 구성으로 되어 있기 때문에, 도전 금속막을 설치함으로써 배선과 그라운드가 단락(短絡)되지는 않는다.
또한, 제 2 발명은, 제 1 발명에 기재된 반도체 장치에 있어서, 상기 돌기 전극 내, 그라운드용 돌기 전극을 상기 도전 금속막 상에 직접 형성한 것을 특징으로 하는 것이다.
본 발명과 같이, 그라운드용 돌기 전극을 도전 금속막 상에 직접 형성함으로써, 그라운드용 패드와 그라운드용 돌기 전극을 전기적으로 접속하기 위해 그라운드용 배선을 연결시킬 필요가 없어져, 배선 설계상의 연결 자유도를 향상시킬 수 있다.
또한, 제 3 발명은, 제 1 또는 제 2 발명에 기재된 반도체 장치에 있어서, 상기 돌기 전극 내, 상기 그라운드용 패드를 상기 도전 금속막에 직접 접속한 것을 특징으로 하는 것이다.
본 발명과 같이, 그라운드용 패드와 상기 도전 금속막을 직접 접속함으로써, 그라운드용 패드와 상기 도전 금속막을 전기적으로 접속하기 위해 그라운드용 배선을 연결시킬 필요가 없어져, 배선 설계상의 연결 자유도를 향상시킬 수 있다.
또한, 제 4 발명은, 제 1 내지 제 3 발명 중의 어느 하나에 기재된 반도체 장치에 있어서, 상기 패드 상에 상기 패드를 보호하는 보호 금속막을 설치한 것을 특징으로 하는 것이다.
본 발명과 같이, 패드 상에 패드를 보호하는 보호 금속막을 설치함으로써, 반도체 장치의 제조 과정에서 패드가 손상되는 것을 방지할 수 있다. 즉, 패드는 알루미늄으로 형성되어 있는 경우가 많아, 에칭 처리를 포함한 배선 형성 공정 등에서 손상을 받기 쉽다. 그래서, 예를 들어, 내(耐)에칭성을 갖는 보호 금속막에 의해 패드를 보호함으로써, 패드가 손상되는 것을 방지할 수 있어, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 제 5 발명에 따른 반도체 장치의 제조 방법은, 적어도 신호용 및 그라운드용 패드가 설치된 반도체 기판 상에, 상기 패드 형성 위치를 제외하고 제 1 절연막을 형성하는 제 1 절연막 형성 공정과, 적어도 상기 신호용 패드의 형성 위치를 제외하고 상기 제 1 절연막 상에 도전성 금속막을 형성하는 도전성 금속막 형성 공정과, 상기 도전성 금속막 상에 제 2 절연막을 형성하는 제 2 절연막 형성 공정과, 상기 도전성 금속막 상에 상기 제 2 절연막을 통하여 배선을 형성하는 배선 형성 공정과, 적어도 상기 배선 상에 소정 높이를 갖는 돌기 전극을 형성하는 돌기 전극 형성 공정과, 상기 반도체 기판의 표면과 상기 돌기 전극의 측면을 수지 밀봉하는 수지 밀봉 공정을 포함하는 것을 특징으로 하는 것이다.
상기 발명에 의하면, 반도체 기판 상에 제 1 절연막을 형성하고, 그 위에 도전성 금속막을 형성하며, 이 도전성 금속막 상에 제 2 절연막을 형성한 후에 배선을 형성함으로써, 복수의 배선을 걸친 영역에 도전 금속막을 용이하게 형성할 수 있다.
또한, 제 6 발명은, 제 5 발명에 기재된 반도체 장치의 제조 방법에 있어서, 상기 돌기 전극 형성 공정을 실시하기 전에, 상기 제 1 절연막 형성 공정, 상기 도전성 금속막 형성 공정, 상기 제 2 절연막 형성 공정, 및 배선 형성 공정을 복수회 실시하고, 상기 도전성 금속막을 다층 구조로 하는 것을 특징으로 하는 것이다.
본 발명에 의하면, 제 1 절연막 형성 공정, 도전성 금속막 형성 공정, 제 2 절연막 형성 공정, 및 배선 형성 공정을 복수회 반복하여 실시함으로써, 다층 구조를 가진 도전성 금속막을 용이하게 형성할 수 있다.
다음으로, 본 발명의 실시형태에 대해서 도면과 함께 설명한다.
도 3은 본 발명의 제 1 실시예인 반도체 장치(20A)를 나타내는 단면도이다. 반도체 장치(20A)는 대략 반도체 기판(21)(반도체 칩), 돌기 전극(22, 23), 밀봉 수지(24), 배선(28A), 금속막(29A)(도전성 금속막), 및 절연막(30, 31) 등에 의해 구성되어 있다. 이 반도체 장치(20A)는 평면으로부터 본 상태에서 반도체 기판(21)과 밀봉 수지(24)의 크기가 대략 동등한 CSP 구조의 반도체 장치로서, 소형화가 도모되어 있다.
반도체 기판(21)은 반도체 기판(예를 들어, 실리콘 기판) 상에 전자 회로가 형성된 구성으로 되어 있고, 도면 중의 상면이 회로 형성면으로 되어 있다. 또한, 반도체 기판(21)의 회로 형성면에는 신호용 패드(25) 및 그라운드용 패드(26)가 형성되어 있다. 이 신호용 패드(25) 및 그라운드용 패드(26)는, 예를 들어, 알루미늄에 의해 형성되어 있다.
또한, 반도체 기판(21)에는 상기한 신호용 및 그라운드용 패드(25, 26) 이외에 전원용 패드 등의 다른 패드도 형성되어 있다. 그러나, 본 실시예에서는 상기한 각 패드(25, 26)만을 나타내고, 다른 패드의 도시는 생략하기로 한다.
상기 구성으로 된 반도체 기판(11)의 회로 형성면 상에는 제 1 절연막(30)이 형성되어 있다. 이 제 1 절연막(30)은, 예를 들어, 폴리이미드계의 전기적 절연성이 높은 수지가 사용되고 있다. 또한, 제 1 절연막(30)은 상기 각 패드(25, 26)의 형성 위치를 제외하고 형성되어 있다. 즉, 제 1 절연막(30)의 패드(25, 26)가 형성되는 위치에는 개구부(37A, 37B)가 형성되어 있다. 상기 구성으로 된 제 1 절연막(30)은 주로 반도체 기판(21) 상에 형성된 전자 회로와 후술하는 금속막(29A)이 단락되는 것을 방지하는 기능을 한다. 또한, 제 1 절연막(30)의 두께는 약 10㎛이다.
금속막(29A)은 상기 구성으로 된 제 1 절연막(30)의 상면에 형성되어 있다. 이 금속막(29A)은, 예를 들어, 구리(Cu) 및 알루미늄(Al) 등의 전기 저항이 작은 금속 재료에 의해 형성되어 있다. 또한, 금속막(29A)의 두께는, 예를 들어, 20∼30㎛이고, 상기한 제 1 절연막(30), 후술하는 배선(28A) 및 제 2 절연막(31)의 두께(모든 두께가 약 10㎛)에 비하여 두껍게 되어 있다.
여기서, 금속막(29A)의 형성 위치에 주목하면, 금속막(29A)은 신호용 패드의 형성 위치를 제외하고 반도체 기판(21)의 대략 전면(全面)에 형성되어 있다. 또한, 금속막(29A)은 제 1 절연막(30)에 형성된 개구부(37A)를 통하여 그라운드용 패드(26)에 전기적으로 직접 접속되어 있다. 이와 같이, 그라운드용 패드(26)와 금속막(29A)을 직접 접속함으로써, 배선 등을 사용하여 접속하는 구성에 비하여 접속 임피던스를 작게 할 수 있다.
제 2 절연막(31)은 상기 구성으로 된 금속막(29A)의 상부에 형성되어 있다. 이 제 2 절연막(31)은, 예를 들어, 폴리이미드계의 전기적 절연성이 높은 수지가 사용되고 있다. 또한, 제 2 절연막(31)은 신호용 패드(25)의 형성 위치 및 그라운드용 돌기 전극(23)의 형성 위치를 제외하고 형성되어 있다.
즉, 제 2 절연막(31)의 신호용 패드(25)가 형성되는 위치에는 개구부(37B)가 형성되며, 또한 제 2 절연막(31)의 그라운드용 돌기 전극(23)이 형성되는 위치에는 개구(32)가 형성되어 있다. 상기 구성으로 된 제 2 절연막(31)은 주로 금속막(29A)과 후술하는 배선(28A)이 단락되는 것을 방지하는 기능을 한다. 또한, 상기와 같이 제 2 절연막(31)의 두께도 약 10㎛이다.
배선(28A)은 상기 구성으로 된 제 2 절연막(31)의 상부에 형성되어 있다. 이 배선(28A)의 한쪽 단부는 상기한 신호용 패드(25)와 접속되고, 다른쪽 단부에는 신호용 돌기 전극(22)이 설치되어 있다. 본 실시예에서는, 배선(28A)은 신호용 패드(25)와 신호용 돌기 전극(22)의 사이에만 설치된 구성으로 되어 있다. 또한, 이 배선(28A)은 전기적 저항이 작은 구리(Cu) 또는 알루미늄(Al)에 의해 형성되어 있고, 그의 두께는 약 10㎛이다.
돌기 전극(22, 23)은 반도체 장치(20A)의 외부 접속단자로서 기능하는 것이고, 반도체 기판(21)에 설치되어 있다. 신호용 돌기 전극(22)은 상기와 같이 배선(28A)에 의해 반도체 기판(21)의 신호용 패드(25)에 접속되어 있다. 또한, 그라운드용 돌기 전극(23)은 제 2 절연막(31)에 형성되어 있는 개구(32)를 통하여 금속막(29A)에 전기적으로 직접 접속하고 있다.
이것에 의해, 그라운드용 돌기 전극(23)은 금속막(29A)을 통하여 그라운드용 패드(26)와 전기적으로 접속된 구조로 된다. 이 때, 그라운드용 돌기 전극(23)과 금속막(29A)은 전기적으로 직접 접속되어 있기 때문에 접속 임피던스가 작다. 또한, 상기한 바와 같이 금속막(29A)은 두껍게 형성되어 있기 때문에, 금속막(29A) 자체의 임피던스도 작다. 따라서, 본 실시예의 구성에서는, 그라운드용 돌기 전극(23)으로부터 그라운드용 패드(26)에 이르는 전기회로 전체로서의 임피던스도 작게 되어 있다.
한편, 밀봉 수지(24)는 절연막(17), 배선(18), 및 각 돌기 전극(12, 13)을 보호하기 위해 반도체 기판(21)의 회로 형성면을 덮도록 형성되어 있다. 이 때, 외부 접속단자로 되는 돌기 전극(12, 13)의 상단면은 밀봉 수지(l4)로부터 노출되도록 구성되어 있다.
또한, 밀봉 수지(24)는, 예를 들어, 폴리이미드, 에폭시(PPS, PEK, PES, 및 내열성 액정 수지 등의 열가소성 수지) 등의 열경화성 수지로 이루어지고, 반도체 기판(21)의 회로 형성면의 전면에 걸쳐 형성되어 있다. 따라서, 반도체 기판(21)에 형성된 배선(28A), 금속막(29A), 제 1 및 제 2 절연막(30, 31), 및 각 돌기 전극(22, 23)은 상기 밀봉 수지(24)에 의해 밀봉된 상태로 된다.
그러나, 밀봉 수지(24)는 각 돌기 전극(22, 23)의 측면만을 밀봉하고, 각 돌기 전극(22, 23)의 선단부는 밀봉 수지(24)로부터 노출되도록 구성되어 있다. 즉, 밀봉 수지(24)는 선단부를 남겨 각 돌기 전극(22, 23)을 밀봉한 구성으로 되어 있다. 이 때문에, 각 돌기 전극(22, 23)을 사용하여 반도체 장치(20A)를 외부 장치(예를 들어, 실장 기판 등)에 실장하는 것이 가능해진다.
상기와 같이 본 실시예의 반도체 장치(20A)에서는, 그라운드용 패드(26)와 전기적으로 접속된 금속막(29A)이 형성되어 있기 때문에, 이 금속막(29A)을 등전위의 그라운드층으로서 사용할 수 있다. 또한, 배선(28A)은 금속막(29A)의 상부에 제 2 절연막(31)을 통하여 형성되어 있기 때문에, 반도체 장치(20A)를 평면으로부터 본 상태에서 금속막(29A)은 복수의 배선(28A)을 걸친 영역에 형성된 구성으로 된다. 즉, 금속막(29A)과 배선(28A)은 적층된 구성으로 되어 있다. 이 때문에, 금속막(29A) 및 배선(28A)은 각각의 설치 위치에 구속받지 않고 형성할 수 있기 때문에, 그의 형성 면적을 넓게 취할 수 있다.
주지하는 바와 같이, 전기적 저항은 도체의 단면적에 반비례하기 때문에, 금속막(29A) 및 배선(28A)의 형성 면적이 넓어짐으로써 금속막(29A)에서는 그라운드 임피던스를 저감시킬 수 있으며, 또한 배선(28A)에서는 신호 임피던스를 저감시킬 수 있다. 그 결과, 반도체 장치(20A)의 전기 특성이 향상되므로, 고주파를 사용한 고속의 반도체 장치(20A)를 실현하는 것이 가능해진다.
또한, 본 실시예의 반도체 장치(20A)는, 상기한 바와 같이 그라운드용 돌기 전극(23)을 금속막(29A) 상에 직접 형성하여, 그라운드용 패드(26)에 금속막(29A)을 직접 접속한 구성으로 하고 있다. 이 때문에, 그라운드용 패드(26)와 그라운드용 돌기 전극(23)을 전기적으로 접속하기 위해 그라운드용 배선을 연결시킬 필요가 없어져, 배선 설계상의 연결 자유도를 향상시킬 수 있다.
이어서, 본 발명의 일 실시예인 반도체 장치의 제조 방법에 대해서 도 4 내지 도 10을 사용하여 설명한다. 또한, 이하의 설명에서는 도 3에 나타낸 반도체 장치(20A)의 제조 방법을 예로 들어 설명하기로 한다.
본 실시예에 따른 반도체 장치(20A)의 제조 방법은, 제 1 절연막 형성 공정, 도전성 금속막 형성 공정, 제 2 절연막 형성 공정, 배선 형성 공정, 돌기 전극 형성 공정, 및 수지 밀봉 공정을 갖고 있다. 또한, 도 4 내지 도 9에서는, 도시의 편의상 1개의 도체 장치에 대응하는 부분만을 도시하나, 실제의 상기 각 공정은 웨이퍼 상태의 반도체 기판(21)에 대하여 실시되고, 상기 각 공정이 종료된 후에 다이싱(dicing)에 의해 웨이퍼를 개편화(個片化)함으로써 반도체 장치(20A)를 제조한다. 이하, 상기 각 공정의 상세에 대해서 설명한다.
도 4 및 도 5는 제 1 절연막 형성 공정 및 도전성 금속막 형성 공정을 설명 하기 위한 도면이다. 도 5는 제 1 절연막 형성 공정 및 도전성 금속막 형성 공정이 종료된 상태의 반도체 기판(21)의 평면도이고, 도 4는 도 5에서의 A-A선에 따른 단면도이다.
반도체 장치(20A)를 제조하기 위해서는, 먼저, 반도체 기판(21) 상에 제 1 절연막(30)을 형성하는 제 1 절연막 형성 공정을 실시한다. 반도체 기판(21)은 상기한 바와 같이 반도체 웨이퍼이고, 미리 다른 공정에서 그의 상면에는 전자 회로가 형성되어 있다.
또한, 전자 회로 형성 영역의 외주(外周) 위치에는 신호용 패드(25), 그라운드용 패드(26), 및 전원용 패드(도시 생략)가 형성되어 있다. 이 각 패드(25, 26)는 전기 특성이 양호한 알루미늄(Al)에 의해 형성되어 있다.
또한, 신호용 패드(25)의 표면에는 도 10에 나타낸 바와 같이 보호용 금속막(33)이 형성되어 있다. 이 보호용 금속막(33)은, 본 실시예에서는 0.5㎛의 두께를 갖는 크롬(Cr)층(33A)과, 상기와 동일하게 0.5㎛의 두께를 갖는 구리(Cu)층(33B)을 적층시킨 구조로 되어 있다. 상기 구성으로 된 보호용 금속막(33)은 후술하는 배선 형성 공정에서 신호용 패드(25)를 보호하는 기능을 하는 것이다.
이 보호용 금속막(33)은, 예를 들어, 전해 도금법, 무전해 도금법, 또는 스퍼터링법을 사용하여 형성할 수 있다. 또한, 본 실시예에서는 보호용 금속막(33)을 신호용 패드(25)에만 설치한 구성으로 하고 있으나, 보호용 금속막(33)을 그라운드용 패드(26) 상에도 형성하는 구성으로 해도 좋다.
제 1 절연막(30)은, 예를 들어, 폴리이미드 등의 절연성 수지이고, 스핀 코팅 등에 의해 약 10㎛의 두께로 형성된다. 이 제 1 절연막(30)을 형성할 때, 각 패드(25, 26)의 형성 위치에 마스크를 설치한 후에 스핀 코팅함으로써, 그라운드용 패드(26)의 형성 위치에는 개구부(37A)가, 또한, 신호용 패드(25)의 형성 위치에는 개구부(37B)가 형성된다. 즉, 제 1 절연막(30)은 각 패드(25, 26)의 형성 위치를 제외하고 형성된다. 이 제 1 절연막(30)은 주로 반도체 기판(21)에 형성되어 있는 전자 회로를 보호하는 기능을 한다. 또한, 신호용 패드(25)와 대향하는 개구부(37B)의 상부에는 레지스트(35)가 소정 높이(나중에 형성되는 금속막(29A)의 높이와 동등한 높이)로 형성된다.
제 1 절연막 형성 공정이 종료되면, 이어서 금속막(29A)을 형성하는 도전성 금속막 형성 공정이 실시된다. 금속막(29A)은 구리(Cu), 알루미늄(A1), 또는 크롬(Cr) 등의 전기 저항이 작은 금속에 의해 형성되어 있고, 예를 들어, 전해 도금법에 의해 약 30㎛의 두께로 형성되어 있다.
상기한 바와 같이, 제 1 절연막(30)의 신호용 패드(25)와 대향하는 위치에는 레지스트(35)가 형성되어 있다. 따라서, 금속막(29A)은 신호용 패드(25)의 설치 위치를 제외하고 반도체 기판(21)의 대략 전면에 걸쳐 형성된다. 한편, 제 1 절연막(30)의 그라운드용 패드(26)와 대향하는 위치에는 개구부(37A)가 형성되어 있다. 이 때문에, 금속막(29A)을 형성함으로써, 금속막(29A)은 개구(37A)를 통하여 그라운드용 패드(26)에 직접 전기적으로 접속한다.
또한, 금속막(29A)의 형성 방법은 상기한 전해 도금법에 한정되는 것이 아니 라, 예를 들어, 상기한 소정 막 두께를 가진 구리 박막 또는 알루미늄 박막을 제 1 절연막(30) 상에 점착시키는 방법을 사용하는 것도 가능하다.
상기한 제 1 절연막 형성 공정 및 도전성 금속막 형성 공정이 종료되면, 이어서 제 2 절연막 형성 공정이 실시된다. 도 6 및 도 7은 제 2 절연막 형성 공정을 설명하기 위한 도면이다. 또한, 도 7은 제 2 절연막 형성 공정이 종료된 상태의 반도체 기판(21)의 평면도이고, 도 6은 도 7에서의 A-A선에 따른 단면도이다.
제 2 절연막(31)은 상기한 제 1 절연막(30)과 동일하게 폴리이미드 등의 절연성 수지이고, 금속막(29A)을 덮도록 스핀 코팅 등에 의해 약 10㎛의 두께로 형성된다. 이 제 2 절연막(31)을 형성할 때, 미리 그라운드용 돌기 전극(23)의 형성 위치에 레지스트(36A)를 설치하는 동시에, 신호용 패드(25) 상에 레지스트(36B)를 설치해 놓는다.
즉, 제 2 절연막(31)은 그라운드용 돌기 전극(23)의 형성 위치 및 신호용 패드(25)의 설치 위치를 제외하고 형성된다. 이 제 2 절연막(31)은 주로 배선(28A)과 금속막(29A)이 단락되는 것을 방지하는 기능을 한다.
상기한 제 2 절연막 형성 공정이 종료되면, 이어서 배선 형성 공정 및 돌기 전극 형성 공정이 차례로 실시된다. 도 8 및 도 9는 제 2 배선 형성 공정 및 돌기 전극 형성 공정을 설명하기 위한 도면이다. 또한, 도 9는 배선 형성 공정 및 돌기 전극 형성 공정이 종료된 상태의 반도체 기판(21)의 평면도이고, 도 8은 도 9에서의 A-A선에 따른 단면도이다.
배선 형성 공정에서는, 신호용 패드(25) 상에 형성되어 있던 레지스트(36B) 를 제거하는 동시에, 반도체 기판(21)(제 2 절연막(31))의 상면 전면에 배선(28A)으로 되는 금속막을 형성한다. 이 금속막의 재료로서는, 예를 들어, 구리(Cu)를 사용할 수 있으며, 형성 방법으로서는 전해 도금법을 사용할 수 있다.
금속막이 형성되면, 이 금속막의 상면에 감광성 레지스트를 도포하는 동시에, 마스크를 사용하여 배선(28A)의 형성 위치에만 노광 처리를 행한다. 이어서, 레지스트 제거 처리를 행함으로써, 배선(28A)의 형성 위치 이외의 레지스트를 제거한다. 이것에 의해, 금속막의 배선(28A)의 형성 위치에만 레지스트가 존재하는 구성으로 된다.
다음으로, 에칭 처리를 행함으로써, 배선(28A)의 형성 위치 이외의 금속막을 제거하고, 이어서 레지스트를 제거함으로써 소정 패턴을 가진 배선(28A)이 형성된다. 이 때, 배선(28A)의 한쪽 단부는 신호용 패드(25)에 전기적으로 접속된 상태로 된다.
상기와 같이, 배선 형성 공정에서는, 금속막(29A)의 상부에 제 2 절연막(31)을 통하여 배선(28A)이 형성된다. 이것에 의해, 반도체 기판(21)을 평면으로부터 본 상태에서 금속막(29A)은 복수의 배선(28A)을 걸친 영역에 형성된 구성으로 된다. 즉, 금속막(29A)과 배선(28A)은 적층된 구성으로 된다. 이 때문에, 상기한 바와 같이, 금속막(29A) 및 배선(28A)은 각각의 설치 위치에 구속받지 않고 형성할 수 있어, 그의 형성 면적을 넓게 취할 수 있다.
또한, 배선 공정에서는, 배선(28A)을 형성하기 위해 복수의 화학적인 처리(레지스트의 도포 및 제거 처리, 금속막의 에칭 처리 등)가 실시된다. 이것에 대하 여, 신호용 패드(25)는 알루미늄 등의 화학적 처리에 약한 재질로 형성되어 있는 경우가 많아, 배선 형성 공정 등에서 손상을 받기 쉽다.
그러나, 본 실시예에서는 신호용 패드(25)의 표면에 화학적 처리에 강한 보호용 금속막(33)이 형성되어 있다(도 10 참조). 이와 같이, 신호용 패드(25)에 보호용 금속막(33)을 설치함으로써, 배선 형성 공정에서 신호용 패드(25)가 손상되는 것을 방지할 수 있어, 제조되는 반도체 장치(20A)의 신뢰성을 향상시킬 수 있다.
상기와 같이 배선(28A)이 형성되면, 이어서 각 돌기 전극(22, 23)을 형성하는 돌기 전극 형성 공정이 실시된다. 신호 돌기 전극(22)은 배선 형성 공정에서 형성된 배선(28A) 상에 형성되며, 또한 그라운드용 돌기 전극(23)은 제 2 절연막(31)에 형성되어 있는 개구(32)에 형성된다. 이 각 돌기 전극(22, 23)의 형성 방법으로서는, 예를 들어, 전해 도금법을 사용할 수 있다.
또한, 각 돌기 전극(22, 23)의 높이는, 반도체 기판(21)의 표면(회로 형성면)으로부터 각 돌기 전극(22, 23)의 선단부까지의 높이가, 예를 들어, 100㎛로 되도록 형성되어 있다. 또한, 그라운드용 돌기 전극(23)은 제 2 절연막(31)에 형성된 개구(32)를 통하여 금속막(29A) 상에 직접 형성되기 때문에, 그라운드용 돌기 전극(23)과 금속막(29A)과의 접속 임피던스를 작게 할 수 있다.
상기한 배선 형성 공정 및 돌기 전극 형성 공정이 종료되면, 이어서 수지 밀봉 공정이 실시된다. 수지 밀봉 공정에서는, 반도체 기판(21)을 수지 밀봉용의 몰드에 장착하고, 압축 성형법을 사용하여 밀봉 수지(24)를 형성한다. 이 밀봉 수지(24)는 반도체 기판(21)의 회로 형성면의 전면에 걸쳐 형성되기 때문에, 반도 체 기판(2l)에 형성된 배선(28A), 금속막(29A), 제 1 및 제 2 절연막(30, 31), 각 돌기 전극(22, 23)은 상기 밀봉 수지(24)에 의해 밀봉된 상태로 된다.
이 때, 밀봉 수지(24)는 각 돌기 전극(22, 23)의 측면만을 밀봉하여, 각 돌기 전극(22, 23)의 선단부는 밀봉 수지(24)로부터 노출되도록 구성되어 있다. 또한, 밀봉 수지(24)의 두께는 10∼100㎛로 얇은 수지막인데, 압축 성형법을 사용함으로써 확실하게 밀봉 수지(24)를 형성할 수 있다.
상기한 수지 밀봉 공정이 종료되면, 이어서 웨이퍼 상태의 반도체 기판(21)을 다이싱 처리하여, 각각의 반도체 장치(20A)로 개편화한다. 이것에 의해, 도 3에 나타낸 반도체 장치(20A)가 형성된다. 상기한 반도체 장치(20A)의 제조 방법에 의하면, 반도체 기판(21) 상에 제 1 절연막(30)을 형성하고, 그 위에 금속막(29A)을 형성하며, 이 금속막(29A) 상에 제 2 절연막(31)을 형성한 후에 배선(28A)을 형성하기 때문에, 복수의 배선(28A)을 걸친 영역에 금속막(29A)을 가진 반도체 장치(20A)를 용이하게 형성할 수 있다.
다음으로, 도 11 내지 도 14를 사용하여 본 발명의 제 2 내지 제 5 실시예인 반도체 장치에 대해서 설명한다. 또한, 도 11 내지 도 14에 있어서, 도 3에 나타낸 제 1 실시예에 따른 반도체 장치(20A)와 동일한 구성에 대해서는 동일 부호를 첨부하여, 그의 설명을 생략하기로 한다.
도 11은 본 발명의 제 2 실시예인 반도체 장치(20B)를 나타내는 단면도이다.
상기한 제 1 실시예에 따른 반도체 장치(20A)는, 그라운드용 돌기 전극(23)과 그라운드용 패드(26)를 접속하기 위해, 그라운드용 돌기 전극(23)을 직접 금속 막(29A)에 접속하는 동시에, 그라운드용 패드(26)도 금속막(29A)에 직접 접속한 구성으로 했다.
그러나, 예를 들어, 패드 수가 많은 반도체 장치(21)에서는, 패드 레이아웃이 조밀해져 그라운드용 패드(26)와 금속막(29A)을 직접 접속하는 것이 곤란한 경우가 생긴다. 이것에 대응하기 위해, 본 실시예에 따른 반도체 장치(20B)에서는, 금속막(29A) 상에 형성된 그라운드용 돌기 전극(23)과 그라운드용 돌기 전극(23)을 그라운드용 배선(28B)에 의해 접속한 구성으로 한 것을 특징으로 하는 것이다.
이와 같이, 그라운드용 돌기 전극(23)과 그라운드용 돌기 전극(23)을 그라운드용 배선(28B)으로 접속함으로써, 패드 레이아웃이 복잡한 경우일지라도, 복수의 배선(28A, 28B)을 걸친 영역에 금속막(29A)을 가진 반도체 장치(20B)를 용이하게 실현할 수 있다. 또한, 이 그라운드용 배선(28B)은, 상기한 배선 공정에 있어서, 신호용 패드(25)와 신호용 돌기 전극(22)을 접속하는 배선(28A)의 형성과 동시에 형성하는 것이 가능하다. 따라서, 그라운드용 배선(28B)을 설치하여도, 반도체 장치(20B)의 제조 공정이 복잡해지지는 않는다.
도 12는 본 발명의 제 3 실시예인 반도체 장치(20C)를 나타내는 단면도이다.
상기한 제 1 실시예에 따른 반도체 장치(20A)는, 신호용 돌기 전극(22)과 신호용 패드(25)를 접속하기 위해, 금속막(29A)의 상부에 형성된 배선(28A)을 사용하였다. 그러나, 배선(28A)의 형성 위치가 반드시 금속막(29A)의 상면에 한정되는 것은 아니다. 본 실시예에서는, 배선(28A) 및 그라운드 접속용의 그라운드용 배선(28B)을 금속막(29A)의 하부에 설치한 것을 특징으로 하는 것이다.
이 구성으로 하기 위해, 도전성 금속막 형성 공정에서 금속막(29A)을 형성할 때, 신호용 돌기 전극(22)의 형성 위치에 신호 접속용 금속막(40)을 형성한다. 이 신호 접속용 금속막(40)은 제 2 및 제 3 절연막(31, 41)에 의해 금속막(29A)과 전기적으로 절연된 구성으로 되어 있다. 또한, 신호 접속용 금속막(40)의 상단부에는 신호용 돌기 전극(22)이 형성되고, 하단부에는 신호용 패드(25)에 접속된 배선(28A)이 접속되어 있다. 이것에 의해, 신호용 돌기 전극(22)과 신호용 패드(25)는 배선(28A) 및 신호용 금속막(40)을 통하여 전기적으로 접속된다.
도 13은 본 발명의 제 4 실시예인 반도체 장치(20D)를 나타내는 단면도이다.
상기한 각 실시예에 따른 반도체 장치(20A∼20C)에서는, 1층의 금속막(29A)을 설치한 구성으로 되어 있었다. 이것에 대하여, 본 실시예에 따른 반도체 장치(20D)는 복수(본 실시예에서는 2층)의 금속막(29A, 29B)을 설치한 것을 특징으로 하는 것이다.
제 2 금속막(29B)은 제 1 금속막(29A)의 상부에 제 2 절연막(31)을 통하여 형성되어 있다. 금속막(29A, 29B)을 적층 형성하기 위해서는, 돌기 전극 형성 공정을 실시하기 전에, 제 1 절연막 형성 공정, 도전성 금속막 형성 공정, 제 2 절연막 형성 공정, 및 배선 형성 공정을 복수회 반복하여 실시한다. 따라서, 금속막(29A, 29B)을 용이하게 다층 형성할 수 있다.
또한, 본 실시예에 따른 반도체 장치(20D)에서는, 신호용 돌기 전극(22)과 신호용 패드(25)를 접속하기 위해, 금속막(29A)의 상부에 형성된 배선(28A) 및 신호 접속용 금속막(40)을 사용하고 있다. 이 구성으로 하기 위해, 제 2 금속막(29B) 을 형성하는 도전성 금속막 형성 공정에서, 신호용 돌기 전극(22)의 형성 위치에 신호 접속용 금속막(40)을 형성한다. 이 신호 접속용 금속막(40)은 제 2 및 제 3 절연막(31, 41)에 의해 금속막(29A)과 전기적으로 절연된 구성으로 되어 있다. 또한, 신호 접속용 금속막(40)의 상단부에는 신호용 돌기 전극(22)이 형성되고, 하단부에는 신호용 패드(25)에 접속된 배선(28A)이 접속되어 있다. 이것에 의해, 신호용 돌기 전극(22)과 신호용 패드(25)는 배선(28A) 및 신호용 금속막(40)을 통하여 전기적으로 접속된다.
도 14는 제 5 실시예인 반도체 장치(20E)를 나타내는 평면도이다. 또한, 도 14에서는 밀봉 수지(24)를 제거한 상태의 반도체 장치(20E)를 나타내고 있다.
상기한 각 실시예에서는, 금속막(29A, 29B)의 상부 또는 하부에 배선(28A, 28B)을 형성한 구성으로 하고 있었다. 이것에 대하여, 본 실시예에 따른 반도체 장치(20E)는 배선(28A)과 금속막(29C)을 동일 평면 상에 형성한 것을 특징으로 하는 것이다. 이 때, 배선(28A)과 금속막(29C)은 전기적으로 절연된 구성으로 되어 있다.
본 실시예에 의하면, 배선(28A)의 형성과 금속막(29C)의 형성을 동일한 공정에서 행할 수 있어, 반도체 장치(20E)의 제조 공정의 간략화를 도모할 수 있다. 또한, 기판(21) 상에서의 각 돌기 전극(22, 23), 각 패드(25, 26), 및 배선(28)의 형성 위치를 제외하고 금속막(29C)이 형성되어 있다. 따라서, 금속막(29C)의 임피던스를 작게 할 수 있어, 반도체 장치(20E)의 전기적 특성을 향상시킬 수 있다.
상술한 바와 같이 본 발명에 의하면, 후술하는 다양한 효과를 실현할 수 있다.
제 1 발명에 의하면, 도전 금속막을 등(等)전위의 그라운드층으로서 사용할 수 있으며, 또한 도전 금속막은 반도체 기판 상의 복수의 배선을 걸친 영역에 형성되기 때문에, 배선의 설치 위치에 구속받지 않고 형성할 수 있어, 그의 면적을 넓게 취할 수 있다. 따라서, 그라운드 임피던스를 저감시킬 수 있기 때문에 반도체 장치의 전기 특성이 향상되므로, 고주파를 사용한 고속의 반도체 장치를 실현하는 것이 가능해진다.
또한, 제 2 발명에 의하면, 그라운드용 패드와 그라운드용 돌기 전극을 전기적으로 접속하기 위해 그라운드용 배선을 연결시킬 필요가 없어져, 배선 설계상의 연결 자유도를 향상시킬 수 있다.
또한, 제 3 발명에 의하면, 그라운드용 패드와 상기 도전 금속막을 전기적으로 접속하기 위해 그라운드용 배선을 연결시킬 필요가 없어져, 배선 설계상의 연결 자유도를 향상시킬 수 있다.
또한, 제 4 발명에 의하면, 보호 금속막에 의해 패드가 보호되기 때문에, 패드가 손상되는 것을 방지할 수 있어, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 제 5 발명에 의하면, 복수의 배선을 걸친 영역에 도전 금속막을 용이하게 형성할 수 있다.
또한, 제 6 발명에 의하면, 다층 구조를 가진 도전성 금속막을 용이하게 형성 할 수 있다.

Claims (6)

  1. 신호용 패드 및 그라운드(ground)용 패드가 형성된 반도체 기판과,
    상기 신호용 패드 및 그라운드용 패드의 형성 위치를 제외한 상기 반도체 기판 상면에 설치된 제 1 절연막과,
    상기 제 1 절연막 위와 상기 그라운드용 패드 위 전면에 걸쳐 형성되어 상기 그라운드용 패드와 직접 접속된 도전 금속막과,
    상기 도전 금속막 상에 세워 설치된 그라운드용 돌기 전극과,
    상기 그라운드용 돌기 전극의 형성 위치를 제외한 상기 도전 금속막의 상면 및 측면에 형성된 제 2 절연막과,
    상기 제 2 절연막의 상면 및 측면에 걸쳐 형성되어 상기 신호용 패드에 접속된 배선과,
    상기 배선 상에 세워 설치된 신호용 돌기 전극과,
    상기 그라운드용 돌기 전극 및 상기 신호용 돌기 전극의 측면에 형성되어 상기 제 2 절연막 및 상기 배선을 밀봉하는 밀봉 수지를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 패드 상에 상기 패드를 보호하는 보호 금속막을 설치한 것을 특징으로 하는 반도체 장치.
  5. 신호용 패드 및 그라운드용 패드가 형성된 반도체 기판 상에, 상기 신호용 패드 및 그라운드용 패드의 형성 위치를 제외하여 제 1 절연막을 형성하는 제 1 절연막 형성 공정과,
    상기 제 1 절연막 위와 상기 그라운드용 패드 위 전면에 걸쳐 도전성 금속막을 형성하는 도전성 금속막 형성 공정과,
    상기 도전성 금속막 상면의 그라운드용 돌기 전극의 형성 위치를 제외한 상면 및 측면에 제 2 절연막을 형성하는 제 2 절연막 형성 공정과,
    상기 제 2 절연막의 상면 및 측면에 걸쳐 상기 신호용 패드에 접속하는 배선을 형성하는 배선 형성 공정과,
    상기 배선 상에 소정의 높이를 갖는 신호용 돌기 전극과, 상기 도전성 금속막의 상면에 소정의 높이를 갖는 그라운드용 돌기 전극을 형성하는 돌기 전극 형성 공정과,
    상기 그라운드용 돌기 전극 및 상기 신호용 돌기 전극의 측면, 상기 제 2 절연막 및 상기 배선을 밀봉하는 수지 밀봉 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 돌기 전극 형성 공정을 실시하기 전에,
    상기 제 1 절연막 형성 공정, 상기 도전성 금속막 형성 공정, 상기 제 2 절연막 형성 공정, 및 배선 형성 공정을 복수회 실시하여, 상기 도전성 금속막을 다층 구조로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4017378B2 (ja) * 2001-01-18 2007-12-05 イビデン株式会社 半導体チップおよびその製造方法
US6617680B2 (en) * 2001-08-22 2003-09-09 Siliconware Precision Industries Co., Ltd. Chip carrier, semiconductor package and fabricating method thereof
JP4000815B2 (ja) * 2001-10-18 2007-10-31 松下電器産業株式会社 半導体装置
US6674174B2 (en) 2001-11-13 2004-01-06 Skyworks Solutions, Inc. Controlled impedance transmission lines in a redistribution layer
JP3580803B2 (ja) 2002-08-09 2004-10-27 沖電気工業株式会社 半導体装置
US6809384B1 (en) 2002-08-09 2004-10-26 Pts Corporation Method and apparatus for protecting wiring and integrated circuit device
US7002215B1 (en) * 2002-09-30 2006-02-21 Pts Corporation Floating entrance guard for preventing electrical short circuits
JP3693056B2 (ja) * 2003-04-21 2005-09-07 セイコーエプソン株式会社 半導体装置及びその製造方法、電子装置及びその製造方法並びに電子機器
US6977435B2 (en) * 2003-09-09 2005-12-20 Intel Corporation Thick metal layer integrated process flow to improve power delivery and mechanical buffering
WO2005024912A2 (en) * 2003-09-09 2005-03-17 Intel Corporation Methods of processing thick ild layers using spray coating or lamination for c4 wafer level thick metal integrated flow
DE102005026229B4 (de) * 2004-06-08 2006-12-07 Samsung Electronics Co., Ltd., Suwon Halbleiter-Package, das ein Neuverteilungsmuster enthält, und Verfahren zu dessen Herstellung
US7400213B2 (en) * 2005-05-25 2008-07-15 Kabushiki Kaisha Toshiba System and method for configuring conductors within an integrated circuit to reduce impedance variation caused by connection bumps
KR100664310B1 (ko) * 2005-07-13 2007-01-04 삼성전자주식회사 웨이퍼 레벨 인캡슐레이션 칩 및 인캡슐레이션 칩 제조방법
KR100663372B1 (ko) * 2005-09-15 2007-01-02 삼성전자주식회사 반도체 메모리 장치 및 이의 유사 접지 패드 생성 방법
JP2007134359A (ja) * 2005-11-08 2007-05-31 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4658914B2 (ja) * 2006-12-06 2011-03-23 Ｏｋｉセミコンダクタ株式会社 半導体装置およびその製造方法
KR101517598B1 (ko) * 2008-07-21 2015-05-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
GB2464549B (en) * 2008-10-22 2013-03-27 Cambridge Silicon Radio Ltd Improved wafer level chip scale packaging
JP2011014765A (ja) * 2009-07-03 2011-01-20 Casio Computer Co Ltd 半導体構成体およびその製造方法並びに半導体装置およびその製造方法
US8525335B2 (en) 2009-07-03 2013-09-03 Teramikros, Inc. Semiconductor construct and manufacturing method thereof as well as semiconductor device and manufacturing method thereof
GB0914313D0 (en) * 2009-08-14 2009-09-30 Trans Ocean Distrib Ltd Shipping of liquids
JP6329059B2 (ja) * 2014-11-07 2018-05-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6416934B2 (ja) * 2014-12-26 2018-10-31 株式会社日立製作所 半導体装置およびその製造方法、並びに半導体モジュール
CN114649286B (zh) * 2022-05-19 2022-09-27 甬矽电子(宁波)股份有限公司 扇出型封装结构和扇出型封装方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068271A (ja) * 1998-08-20 2000-03-03 Matsushita Electric Ind Co Ltd ウエハ装置およびチップ装置並びにチップ装置の製造方法
JP2000068322A (ja) * 1998-08-18 2000-03-03 Oki Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01214141A (ja) * 1988-02-23 1989-08-28 Nec Corp フリップチップ型半導体装置
US5117276A (en) * 1989-08-14 1992-05-26 Fairchild Camera And Instrument Corp. High performance interconnect system for an integrated circuit
JP3142723B2 (ja) * 1994-09-21 2001-03-07 シャープ株式会社 半導体装置及びその製造方法
KR100218996B1 (ko) * 1995-03-24 1999-09-01 모기 쥰이찌 반도체장치
DE69635397T2 (de) * 1995-03-24 2006-05-24 Shinko Electric Industries Co., Ltd. Halbleitervorrichtung mit Chipabmessungen und Herstellungsverfahren
JP2000100814A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068322A (ja) * 1998-08-18 2000-03-03 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2000068271A (ja) * 1998-08-20 2000-03-03 Matsushita Electric Ind Co Ltd ウエハ装置およびチップ装置並びにチップ装置の製造方法

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Publication number Publication date
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