KR100697262B1

KR100697262B1 - 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법

Info

Publication number: KR100697262B1
Application number: KR1019990036205A
Authority: KR
Inventors: 유춘기
Original assignee: 삼성전자주식회사
Priority date: 1999-08-30
Filing date: 1999-08-30
Publication date: 2007-03-21
Anticipated expiration: 2019-08-30
Also published as: KR20010019665A

Abstract

본 발명은 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법에 관한 것으로서, 기판에 폴리실리콘막, 게이트 절연막, 게이트막을 차례로 적층하는 단계, 2단계 톤 노광을 이용한 포토리소그래피 공정을 통해 2단 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각마스크로 트랜지스터의 영역구분을 위하여 상기 게이트막, 게이트 절연막, 폴리실리콘막을 차례로 식각, 제거하는 단계, 상기 포토레지스트 패턴의 두꺼운 부분만 남도록 상기 포토레지스트 패턴을 전반적으로 식각하는 단계, 등방성 식각을 통해 언더컷이 형성되는 게이트막 패턴을 형성하고 계속되는 식각을 통해 게이트 절연막 패턴을 형성하는 단계, 상기 게이트 식각용 패턴을 이온주입 마스크로 고농도 저에너지 N형 물질 이온주입을 실시하는 단계, 포토레지스트층으로 P형 트랜지스터 영역에 게이트 식각용 패턴을 형성하는 단계, 이방성 식각을 통해 상기 P형 트랜지스터 영역에 게이트막 패턴과 게이트 절연막 패턴을 형성하는 단계, 고농도 저에너지 P형 이온주입을 실시하는 단계를 구비하여 이루어지는 것을 특징으로 한다. 따라서, 탑 게이트형의 폴리실리콘 박막트랜지스터 기판의 제조공정을 단순화할 수 있다.

폴리실리콘, 박막트랜지스터, 저에너지 이온주입, 포토레지스트 버닝

Description

탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법 { Method of forming top gate type Thin Film Transistor substrate}

도1에서 도12까지는 본 발명의 일 실시예에 따른 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법을 나타내는 공정 단면도이다.

도13은 도1에서 도12와 같은 과정을 통해 형성된 톱 게이트형 폴리실리콘 박막트랜지스터 기판을 갖는 박막트랜지스터 액정표시장치의 단위 화소부 평면도이다.

※도면의 주요부분에 대한 부호의 명칭

11: 기판 11: 블로킹층(Bolcking layer)

13,33,53: 폴리실리콘층 15: 게이트 절연막

17: 게이트막 21: 포토레지스트 패턴

26: 드레인 영역 28: 소오스 영역

31,51: 게이트 식각용 패턴 35,55: 게이트 절연막 패턴

37,57: 게이트막 패턴 43: LDD(Lightly Doped Drain)

44: 게이트 46: 스토리지 캐퍼시터

61: 층간 절연막 67: 금속층

71: 보호막 75,76,77: 콘택

85: 게이트 라인 89: 캐퍼시터 라인

86: 데이터 라인 90: 화소전극

91,92: 콘택 93: 연결판

본 발명은 탑 게이트(Top Gate)형 폴리실리콘 박막트랜지스터 기판의 제조방법에 관한 것으로서, 보다 상세하게는 포토레지스트를 이온주입 마스크로 사용할 때의 기존의 공정상의 문제점을 완화시키거나 해결할 수 있고 공정을 줄일 수 있는 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법에 관한 것이다.

근래에 표시장치와 관련하여 가장 활발하게 발전하고 있는 분야는 LCD 분야라고 할 수 있으며 특히 액티브 매트릭스 타입의 TFT LCD 분야의 발전은 현저한 것이다. LCD는 개략적으로 두 장의 기판 사이에 액정을 주입하고 기판의 내측에 형성된 두 전극에 전압을 인가하여 사이에 존재하는 액정의 배열을 조절함으로써 기판에 부착되는 편광판과의 관계에서 빛을 투과시키거나 차단시키는 원리를 이용한 것이다.

TFT LCD는 표시장치의 화면를 이루는 개개 화소의 전극을 비선형 소자인 트렌지스터를 이용하여 조절하는 것으로 이때 트렌지스터는 반도체 박막을 이용하여 유리기판상에 형성된다. 그리고 TFT LCD는 사용되는 반도체 박막의 특성에 따라 아몰퍼스 실리콘 타입과 폴리 실리콘 타입으로 크게 나눌 수 있다.

어느 경우나 공정 비용을 줄이고 수율을 높이기 위해 공정에서의 노광 단계의 수를 줄이려는 노력이 이루어지고 있는데, 아몰퍼스 실리콘의 경우 낮은 온도에서 CVD를 이용하여 형성할 수 있으므로 글래스 기판을 이용하는 LCD의 특성상 유리한 점이 있다. 그러나 아몰퍼스 실리콘의 경우 캐리어의 이동도가 낮아서 빠른 동작특성을 요하는 구동회로의 트랜지스터 소자를 형성하는 용도로는 적합하지 않다. 이러한 사실은 LCD의 구동을 위한 IC는 별도로 제작하여 LCD 판넬 주변부에 부착하여 사용해야 한다는 것을 의미하며 구동 모듈을 위한 공정이 증가하여 LCD 제작 비용이 상승하게 된다.

한편, 폴리 실리콘은 아몰퍼스 실리콘에 비해 캐리어의 이동도가 훨씬 크고 따라서 구동회로용 IC를 제작하기 위해서도 사용할 수 있다. 그러므로 폴리 실리콘을 LCD의 TFT 형성을 위한 반도체 박막으로 사용할 경우 일련의 공정을 통해 동일 글래스 기판에 화소전극을 위한 TFT 소자와 구동회로용 TFT 소자를 함께 형성할 수 있다. 이는 LCD 제작에서 모듈 공정의 비용을 절감하는 효과를 가져오며 동시에 LCD의 소비전력을 낮출 수 있도록 한다.

그러나 폴리 실리콘을 사용하는 경우, 글래스 기판에 폴리 실리콘 박막을 형성하기 위해서는 먼저 아몰퍼스 실리콘 박막을 저온 CVD 공정을 통해 형성하고 여기에 레이저 광선을 조사하는 등의 결정화를 위한 부가 공정이 필요하며, 캐리어 이동도가 높은만큼 형성된 트랜지스터에서 게이트 전압이 OFF 되는 순간 누설전류 (OFF Current)가 과도하게 흘러 화소부에서 충분한 전계를 유지시키지 못하는 문제가 있다. 이러한 누설전류의 발생을 억제하는 방법으로는 박막 트랜지스터의 소오스 및 드레인 영역과 채널과의 접합부에 불순물 농도가 낮게 이온주입 한 LDD 영역 또는 불순물 이온주입이 되지 않은 오프셋(off set) 영역을 두어 누설전류에 대한 배리어(barrier)로 작용하도록 하는 방법을 일반적으로 사용한다. 또한 N채널과 P채널의 박막트랜지스터를 하나의 기판에 형성하여야 하므로 N채널 박막트랜지스터를 형성하는 공정 가운데 P채널은 이온주입을 막기 위해 보호층으로 봉인되고 P채널박막트랜지스터를 형성하는 동안에는 N채널 영역 또한 보호층으로 봉인되어야 한다.

폴리실리콘 박막트랜지스터를 형성하기 위한 이러한 공정상에 추가로 고려할 점들은 포토리소그래피 공정의 수를 늘리므로 폴리실리콘형 박막트랜지스터의 제조비용을 증가시킨다. 그리고 LDD형성과 N 및 P 채널의 형성에는 이온주입 공정이 필요한데 이러한 이온주입이 높은 에너지로 다량으로 이루어질 경우 이온주입 에너지가 결국 대부분 열로 변환되어 기판의 온도를 높이는 작용을 한다. 경우에 따라서는 글래스 기판에 허용될 수 없는 온도까지 기판 온도를 높여 공정을 불가능하게 할 수도 있으나 그런 높은 온도까지 가지 않더라도 기판상에 에칭 마스크로 혹은 이온주입 마스크로 도포되어 있는 포토레지스트를 변성시키는 포토레지스트 버닝(Burnning) 현상을 일으킬 수 있다.

포토레지스트 버닝은 포토레지스트 위로 이온주입을 할 때 이온주입 에너지가 열로 전환되는 데에 기인하기도 하지만 이온주입시의 개개 이온이 가진 에너지 가 직접 반응을 촉발시켜 포토레지스트의 물성을 변화시키는 현상으로 보이며, 이는 동일한 열을 포토레지스트에 가했을 때 포토레지스트의 변화를 비교해보아도 알 수 있다. 변성된 포토레지스트는 일반적인 포토레지스트와 달리 스트립 공정을 통해 잘 제거되지 않고 공정상 파티클로 여러 가지 불량을 일으킬 수 있으므로 포토레지스트 버닝을 일으키는 이온주입은 공정상 채용이 불가능하게 된다.

이러한 폴리실리콘 박막트랜지스터 제조상의 문제점을 해결하기 위해 근래에 개발된 기술로는 금속재질의 게이트 보조막을 이온주입 마스크로 이용한 LDD 형성방법이 있다. 이 방법에서는 우선, 기판에 폴리실리콘 패턴, 게이트 절연막 및 게이트막을 형성한다. 그리고 LDD 구조가 필요없는 P형 트랜지스터의 게이트 패턴을 먼저 형성한다. 이때는 일반적 포토리소그래피와 에칭이 이용된다. 그리고 잔류된 포토레지스트를 제거하고 P형 고농도 고에너지 이온주입을 실시한다. 이때 N형 트랜지스터의 영역은 게이트막이 그대로 덮여 있으므로 이온주입으로부터 보호된다. 다음으로는 기판 전체에 금속재질의 게이트 보조막을 적층한 다음 P형 트랜지스터 영역은 게이트 보조막이 덮인 채로 두고 LDD 구조가 필요한 N형 트랜지스터 영역에서는 게이트막과 게이트 보조막으로 된 게이트 패턴을 형성한다. 이때도 포토리소그래피와 식각을 이용하는데 식각은 습식식각 같은 등방성 식각방법을 사용한다. 또한 이때 게이트막과 게이트 보조막의 재질 차이와 등방성 식각의 언더 컷 현상을 이용하여 게이트 보조막 패턴이 게이트막 패턴보다 바깥쪽으로 튀어나온 형태로 형성한다. 그리고 이 두 막으로 이루어진 게이트 패턴 위로 고농도 고에너지 N형 이온주입을 실시한다. 이전에 잔류 포토레지스트막은 제거된다. 이어서 게이트 보조 막을 제거하고 저농도 고에너지 이온주입을 실시한다. 이때 P형 트랜지스터 영역에서도 게이트 보조막이 제거되므로 전체적으로 N형과 P형 트랜지스터의 기본적 게이트 소오스 드레인 구조가 형성된다.

게이트 보조막에서 언더컷을 이용한 LDD 형성방법에 따르면 이온주입이 이루어질 때 포토레지스트는 기판상에 전혀 남지 않게 되므로 게이트막 혹은 게이트 보조막이 이온주입 마스크의 역할을 하고 포토레지스트 버닝에 따른 문제점을 없앨 수 있다. 그러나 이 기술에서는 게이트막으로 알미늄이나 알미늄 합금, 게이트 보조막으로 알미늄과의 식각액에 대한 식각선택비를 크게 할 수 있는 크롬을 사용하는데 게이트 보조막이 공정중 완전히 제거되지 않고 잔류하면서 이온주입을 한 다음에 폴리실리콘층에 대한 활성화를 위해 어닐링을 실시할 때 게이트막이 알미늄 네드뮴(AlNd)의 경우에는 크롬과 네드뮴의 작용으로 게이트 패턴 부분부분에 핀홀(pin hole)이 생기는 문제점이 있다.

또한 게이트막으로 이루어진 게이트 패턴은 게이트 보조막으로 크롬을 사용하면서 식각시 측방에서 식각이 진행된 관계로 측벽이 수직과 이루는 각이 80°정도로 크다. 게이트 패턴이 이렇게 단차가 확연하게 형성되고 그 위에 적층되는 층간절연막의 두께가 얇아 단차가 그대로 드러날 경우 게이트 패턴 위로 지나가게 되는 데이터 배선은 게이트 패턴으로 인하여 단차가 드러난 곳에서 적층 불균일 및 스트레스 작용으로 배선 일부가 떼어져 나가고 폭이 줄어드는 노치(notch) 현상 혹은 배선이 절단되는 단선현상이 발생하기 쉽다.

본 발명은 기존의 탑 게이트형 폴리실리콘 박막트랜지스터를 제조함에 있어서 현재까지 개발된, 포토레지스트를 이온주입 마스크로 사용하는 공정과 게이트 보조막을 이온주입 마스크로 사용하는 경우에서 각각 발생할 수 있는 문제점들을 해결할 수 있는 새로운 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법을 제공하는 것을 목적으로 한다. 동시에 폴리실리콘 박막트랜지스터 제조에서 문제가 되고 있는 공정의 수를 줄일 수 있는 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위한 본 발명에 따른 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법은 기판에 폴리실리콘막, 게이트 절연막, 게이트막을 차례로 적층하는 단계, 2단계 톤 노광을 이용한 포토리소그래피 공정을 통해 게이트막 패턴 부분은 두껍고 여타 부분은 얇은 2단 포토레지스트 패턴을 N형 트랜지스터 영역에 형성하고 P형 트랜지스터 영역에는 두꺼운 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각마스크로 트랜지스터의 영역구분을 위하여 상기 게이트막, 게이트 절연막, 폴리실리콘막을 차례로 식각, 제거하는 단계, 상기 포토레지스트 패턴의 두꺼운 부분만 남도록 상기 포토레지스트 패턴을 전반적으로 식각하여 게이트 식각용 패턴을 형성하는 단계, 상기 게이트 식각용 패턴을 식각 마스크로 등방성 식각을 통해 언더컷이 형성되는 게이트막 패턴을 형성하고 계속되는 식각을 통해 게이트 절연막 패턴을 형성하는 단계, 상기 게이트 식각용 패턴을 이온주입 마스크로 고농도 저에너지 N형 물질 이온주입을 실시하는 단계, 상기 게이트 식각용 패턴을 제거하는 단계, 포토리소그래피 공정을 통해 포토레지스트층으로 P형 트랜지스터 영역에 게이트 식각용 패턴을 형성하고 여타 영역에 보호 패턴을 형성하는 단계, 이방성 식각을 통해 상기 P형 트랜지스터 영역에 게이트막 패턴과 게이트 절연막 패턴을 형성하는 단계, 고농도 저에너지 P형 이온주입을 실시하는 단계를 구비하여 이루어지는 것을 특징으로 한다.

본 발명에서 P형과 N형의 트랜지스터 형성 순서를 정하여 기술하였으나 P형과 N형의 트랜지스터 형성 순서는 교환될 수 있다. 이때 본 발명에서 N과 P를 서로 바꾸면 되고 단 게이트 식각용 패턴이 형성된 상태에서 게이트 패턴을 식각할 때 등방성 식각을 이용하는 것은 N형에 한정지으면 된다.

본 발명에서 핵심을 이루는 부분은 종래에는 포토레지스트 버닝을 일으키던 단계인 고농도 고에너지 이온주입 단계가 고농도 저에너지 이온주입 단계로 바뀌어 포토레지스트 버닝이 억제되는 것과 저에너지 이온주입이 가능하도록 하기 위해 사전에 게이트 절연막 제거 단계가 추가된 것이다. 동시에 공정상 노광공정을 하나 줄이기 위해 트랜지스터 영역의 구분과 N형 트랜지스터 영역에 게이트 패턴을 형성하기 위한 노광공정을 2단계 톤을 이용한 노광을 이용하여 하나로 묶어서 실시한다는 것이다.

2단계 톤 노광은 2단계의 톤으로 상이 형성된 레티클을 이용하거나 중간톤 부분에 다수의 슬릿을 형성하여 회절을 이용하여 중간 톤을 구현하는 레티클을 사용하여 노광을 실시함으로써 이루어질 수 있다. 이때 포지티브형 포토레지스트를 기준으로 살펴보면 반투명의 중간 톤으로 노출된 부분은 포토레지스트가 중간치의 빛을 받아 상층부는 광분해가 일어나고 현상을 통해 제거되어 중간 두께의 포토레지스트 패턴이 형성된다. 그리고 레티클이 투명 톤으로 형성되면 포토레지스트의 해당 부분은 전적으로 노출되어 전 층에서 광분해가 일어나고 현상을 통해 제거되고, 레티클상 완전히 불투명으로 된 부분에 해당되는 포토레지스트 부분은 가교화 상태를 유지하여 두꺼운 패턴을 형성하게 된다.

이하 도면을 참조하면서 본 발명의 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 형성방법을 실시예를 통해 좀 더 살펴보기로 한다.

도1은 글래스 기판(10)에 블로킹층(11)으로 실리콘 산화막이 2000Å 적층되고 그 위에 별도의 버퍼 패턴 없이 폴리실리콘층(13) 500Å 내지 800Å이 적층된 다음 게이트 절연막(15)과 게이트막(17)이 차례로 적층된 상태를 나타낸다. 블로킹층(11)은 생략될 수 있는 것이며, 폴리실리콘층(13)은 아몰퍼스 실리콘을 증착시킨 다음 레이저 재결정작업을 통해 형성한 것이다. 재결정작업 전에 기판의 후면에 증착되어 있던 아몰퍼스 실리콘은 제거시킨다. 게이트 절연막(15)은 실리콘 산화막을 1000Å 정도 적층하여 형성하며, 게이트막(17)은 주로 알미늄 네드뮴(AlNd) 합금을 2000Å 내지 3000Å 적층하여 형성한다. 게이트막(17)은 일반적으로 알미늄 함유금속과 몰리브덴 함유금속의 2층 구조, 알미늄 함유금속과 경우에 따라서는 크롬의 2층 구조를 사용할 수도 있으나 게이트막 패턴을 형성하기 위한 식각에서 언더컷을 이루는 형태나 이온도핑 후의 어닐링 단계에서의 문제점이 없는 금속을 사용해야 한다.

도2는 도1의 상태에서 2단계 톤 노광을 이용한 포토리소그래피 공정을 통해 게이트막 패턴 부분은 두껍고 여타 부분은 얇은 2단 포토레지스트 패턴을 N형 트랜지스터 영역에 형성하고 P형 트랜지스터 영역에는 두꺼운 포토레지스트 패턴을 형성한 다음 상기 포토레지스트 패턴(21)을 식각마스크로 트랜지스터의 액티브 영역 형성을 위하여 노출된 부분의 상기 게이트막(17), 게이트 절연막(15), 폴리실리콘층(13)을 차례로 식각, 제거한 상태를 나타낸다.

도3은 도2의 상태에서 포토레지스트 패턴(21)을 식각하여 두꺼운 부분만 남긴 상태를 나타낸다. 이때 포토레지스트 패턴은 게이트 식각용 패턴(31)이 되며, 전체적으로 균일하게 비등방성 식각이 되므로 두꺼운 부분 즉, 게이트막 패턴이 형성될 부분과 P형 트랜지스터가 형성될 부분만 남게 되며 흔히 에치 백(etch back)이라 불리는 형태의 식각이 된다. 포토레지스트의 식각은 흔히 애싱이라고 불리는 공정을 통해 이루어지는데 산소를 공급하면서 플라즈마를 형성하여 유기막인 포토레지스트의 상층부를 산화시켜 제거하는 공정이다.

도4는 도3에서의 게이트 식각용 패턴(31)을 식각 마스크로 이용하여 하부의 게이트막(17)과 게이트 절연막(15)까지 식각하여 패터닝한 상태를 나타낸다. 도3의 애싱을 통해 얻어지는 게이트 식각용 패턴(31)은 측벽이 수직에서 다소 기울어진 형태를 가진다. 그리고 게이트막으로 이루어진 게이트막 패턴(37)은 습식식각 같은 등방성 식각으로 형성되므로 포토레지스트로 이루어진 패턴에서 폭이 줄어드는 언더 컷을 나타내면서 형성되어야 한다. LDD형성을 위한 언더 컷의 크기는 0.5 내지 1.5μm 정도이고 본 실시예에서는 1μm 정도로 형성하는데 후에 형성되는 저농도 도핑 영역인 LDD영역을 저농도 도핑이 이루어지지 않는 오프셋 영역으로 바꾸어 설 계할 경우에는 언더 컷의 크기는 더 줄어들게 된다. 그리고 계속해서 게이트 절연막도 식각되는데 게이트 절연막 패턴(35)은 비등방성 식각을 통해 포토레지스트 패턴의 폭과 같은 폭으로, 따라서 게이트막 패턴보다 0.5 내지 1.5um 더 큰 폭으로 형성된다. 그리고 이때 특히 주의할 것은 게이트 절연막을 식각할 때 아래의 폴리실리콘층(13)이 손상되지 않도록 식각비가 10:1 이상이 되는 에천트를 사용하는 것이 바람직하다는 것이다. 이런 에천트의 예로 아르곤에 CHF₃를 혼합한 가스를 들 수 있다.

도5는 도4의 상태에서 포토레지스트를 제거하지 않고 N형 고농도 저에너지 이온주입을 실시하는 상태를 나타내는 공정 단면도이다. N형 이온주입 물질로는 PH₃를 흔히 사용하며, 단위 Cm² 당 1.0E15 내지 5.0E15 입자의 고농도 이온주입을 기준으로 30KeV 이하로 본 실시예에서는 20KeV의 저에너지 이온주입을 실시한다. 종래의 경우 같은 농도에 대해 90KeV 정도의 고에너지 이온주입을 하였는데 이온주입 에너지를 줄일 수 있게 된 것은 게이트 패터닝 단계에서 게이트 절연막에 대한 제거가 이루어지기 때문이다. 즉, 주입되는 이온이 게이트 절연막층을 통과할 필요가 없으므로 폴리실리콘층에 투사되는 에너지가 그만큼 감소하고 그에 따라 기판에서의 열발생도 줄어들고 포토레지스트와의 작용도 줄어들어 포토레지스트 버닝 같은 경화현상도 막을 수 있다. 또한 이온주입 에너지가 작아질 경우 이온주입시 폴리실리콘에 대한 충격량을 작아지고 손상이 줄어들어 후속적인 활성화 단계에서 레이져 어닐링에 드는 에너지를 줄일 수 있다. 어닐링에 드는 에너지가 줄어들 경우 어닐링에 의한 온도상승과 이에 따른 부작용도 줄일 수 있을 것이며 가령 종래의 경우라면, 알미늄 네드뮴 위에 크롬이 잔류한 경우 어닐링 단계에서 네드뮴이 크롬과 반응하여 게이트 패턴에서 핀홀을 만드는 것도 억제할 수 있을 것이다.

도6은 도5의 상태에서 포토레지스트로 된 게이트 식각용 패턴(31)을 제거하고 N형 불순물을 저농도 고에너지 이온주입을 실시하여 LDD(43) 구조를 형성하는 상태를 나타낸다. 이때의 이온주입 농도는 단위 제곱 센티메터당 1.0E12 내지 8.0E12 정도로 앞선 단계의 1/1000 수준이며 입사 에너지는 90KeV 정도이다. 이러한 고에너지로 별다른 문제없이 이온주입을 실시할 수 있는 것은 저농도로 이온주입을 하기 때문이다. 즉, 기판에 대한 전체적인 입사 에너지 수준은 고농도 저에너지 이온주입이 이루어질 때의 대략 1/100 수준으로 낮기 때문이다. 앞선 단계에서 게이트 절연막에 대한 패터닝이 상부의 포토레지스트로 이루어진 게이트 식각용 패턴(31)을 제거한 상태에서 게이트막 패턴(37)을 마스크로 식각을 하여 이루어지는 것이라면 저농도 저에너지 이온주입도 가능할 것이다. 이 단계에서 이온주입을 실시하지 않고 다음 단계로 진행될 수 있는데 이 경우에는 LDD 구조가 아닌 오프 셋(OFF SET) 구조가 N형 트랜지스터에 형성된다. 그리고 이때도 P형 트랜지스터 영역은 게이트막(17)으로 보호되므로 고에너지 이온주입에서 보호된다.

한편 본 실시예에서는 구동회로와 화소부의 N형 트랜지스터 모두에 대해 LDD (43)구조를 형성한 것으로 나타내고 있으나 경우에 따라서는 구동회로부의 N형 트랜지스터에 대해서만 LDD를 형성할 수도 있다. 단, 이 경우 구동회로부와 화소부를 구분하기 위한 별도의 추가 공정이 필요할 수 있다.

도7은 도6의 상태에서 포토리소그래피 공정을 통해 포토레지스트층으로 P형 트랜지스터 영역에 게이트 식각용 패턴(51)을 형성하고 식각을 통해 P형 트랜지스터 영역에서 게이트막 패턴(57)과 게이트 절연막 패턴(55)을 형성하고 P형 고농도 저에너지 이온주입을 실시하는 상태를 나타낸다. 이때도 게이트 절연막 패턴(55)과 게이트막 패턴(57)은 이방성 식각을 통해 포토레지스트로 이루어지는 게이트 식각용 패턴(51)과 같은 폭으로 이루어지면 된다. 이는 P형 트랜지스터의 경우 LDD 구조를 형성할 필요가 없기 때문이다. N형 트랜지스터 영역은 포토레지스트가 남아 보호 패턴을 형성한 상태에서 이온주입 및 식각 단계에서의 마스크로 작용한다. 이온주입에서 사용되는 입자의 단위면적당 주입량과 에너지는 N형 고농도 저에너지 이온주입의 경우와 동일하며 이온주입에 사용되는 물질로는 B₂H₆를 들 수 있다.

이상에서 본 실시예는 N형 트랜지스터를 먼저 형성하고 P형 트랜지스터를 형성하고 있으나 순서를 바꾸어 형성할 수도 있을 것이다. 단 게이트 식각용 패턴이 형성된 상태에서 게이트 패턴을 식각할 때 언더컷을 이용하는 것은 N형에 한정지으면 된다.

도8은 도7의 상태에서 애싱 등으로 포토레지스트를 제거한 다음 레이저를 이용하여 폴리실리콘층(33,53) 활성화를 위한 어닐링을 실시한 상태를 나타낸다. 이미 언급한 바와 같이 고농도의 이온주입에서는 저에너지를 사용하기 때문에 종래와 같은 포토레지스트 버닝 현상이 없고 일반적인 스트립 공정을 통해 포토레지스트가 제거될 수 있다. 이온주입에 의한 폴리실리콘층(33,53)의 구조적인 손상을 보상하 고 주입된 입자의 확산을 위해 실시하는 활성화는 레이져 어닐링을 통해 이루어지는데 종래의 고에너지 이온주입에 비해 구조손상이 적으므로 어닐링 에너지를 줄여 사용할 수 있다.

도9는 도8의 상태에서 층간 절연막(61)을 형성하고 콘택을 위한 패터닝을 완료한 상태를 나타낸다. 층간 절연막(61)은 대개 실리콘 산화막이나 실리콘 질화막을 6000Å 내지 8000Å 정도 적층하여 형성하는데 경우에 따라서는 감광성 유기막으로 형성하기도 한다. 이 경우 패터닝을 위한 식각공정을 별도로 시행할 필요가 없으므로 공정을 단순화할 수 있다.

도10은 도9의 상태에서 콘택과 배선을 위한 금속층(67)을 적층하고 패터닝한 상태를 나타낸다. 예로써, 금속층은 몰리브덴 텅스텐(MoW) 합금 상층에 알미늄 네디뮴 하층의 이중막으로 혹은 알미늄 네디뮴 합금층에 크롬이나 티타늄, Ta층 등의 이중막으로 형성된다. 한편, 층간절연막(61)을 패터닝하여 콘택홀을 형성한 상태에서 콘택 금속층(67)을 적층하기 전에 폴리실리콘층(33,53)과 금속층(67)의 콘택 계면에서 면저항이 크게 나타나 인가전압을 강하시키고 트랜지스터의 기능을 저하시키는 경우가 많이 있다. 이런 계면저항의 문제를 줄이기 위해서는 금속층(67)을 적층하기 전에 계면저항의 증가 원인이 되는 저항성 물질들을 최대한 제거할 필요가 있다. 이때 저항으로 작용하기 쉬운 유기물과 표면 산화물은 각각 성질이 다르므로 두가지 저항물질을 공정을 구분하여 클리닝하는 것이 바람직하다. 예로써 산화막 제거를 위해 불산(HF) 혹은 CF₄와 산소의 혼합가스 등을 공급하면서 플라즈마 클리 닝을 실시한 다음 아르곤 등을 사용하여 플라즈마를 인가하는 건식 클리닝을 실시하는 방법을 들 수 있다. 또한 폴리실리콘층(33,53)과 금속층(67)의 접촉면은 폴리실리콘이 금속 같은 재질이 아니고 도전성이 좋지 않은 관계로 폴리실리콘은 350℃ 내지 450℃로 어닐링 처리를 통해 계면의 전기적 접촉성을 높여주는 것이 바람직하다. 이온주입 후 폴리실리콘을 활성화하기 위한 어닐링도 이 단계에서 같이 이루어질 수도 있다

종래의 경우를 보면 대개 콘택은 폴리실리콘층을 뚫고 버퍼층과 접하게 된다. 버퍼층은 이같이 콘택홀 형성과정에서 폴리실리콘층이 식각되어 접촉면이 줄어드는 경우에 대비하여 폴리실리콘층과 소오스 드레인 전극 형성용 금속층과의 콘택의 안정성을 위해 형성되는데 이 경우에도 전기적인 도전성은 아몰퍼스 실리콘으로 이루어진 버퍼층에 비해 폴리실리콘층이 훨씬 높기 때문에 실질적인 콘택은 폴리실리콘층과 금속층 사이에 이루어진다. 그런데 본 발명에서와 같이 고농도 저에너지 이온주입을 할 경우에는 불순물이 게이트 절연막을 통과하지 않아도 폴리실리층에 투입될 수 있으므로 투사되는 입자 수와 같은 수의 불순물 입자가 폴리실리콘에 주입되어 도전성을 높여준다. 이 경우 굳이 버퍼를 형성하지 않아도 콘택의 안정성을 확보할 수 있으므로 버퍼 형성을 위한 아몰퍼스 실리콘막의 적층과 패터닝을 위한 공정단계를 줄일 수 있다.

도11은 도10의 상태에서 위에 보호막(71)을 형성하고 패터닝한 상태를 나타낸다. 보호막으로는 유기막과 무기막을 모두 사용할 수 있는데 흔히 감광성 유기막을 3μm 정도의 두께로 두껍게 형성한다.

도12는 도11의 상태에서 투명전극층을 400Å 정도로 적층하고 패터닝하여 화소전극(90)을 형성한 상태를 나타낸다. 투명전극으로는 가장 광투과의 효율성이 좋은 ITO(Indium Tin Oxide)를 많이 사용하나 대신 IZO(Indium Zinc Oxide)등을 사용할 수도 있다. 이로써, 톱 게이트형 폴리실리콘 박막 트랜지스터 기판이 완성된다.

도13은 도1에서 도12와 같은 과정을 통해 형성된 톱 게이트형 폴리실리콘 박막트랜지스터 기판을 갖는 박막트랜지스터 액정표시장치의 단위 화소부를 나타낸 평면도이다. 이 경우에는, 게이트 하부에 반도체층이 남아 있기 때문에 누설 전류가 반도체층을 통하여 흐를 수 있으므로 게이트 라인을 게이트 패터닝 단계에서 하부의 반도체층까지 화소단위로 제거하여야 한다. 그런 후에 소오스 및 드레인 전극을 형성할 때 화소단위로 끊어진 게이트 라인 연결부를 형성한다. 캐퍼시터 라인에 대해서도 동일하게 설명할 수 있다. 이하 좀 더 상세히 설명한면, 게이트막 패턴 가운데 위쪽이 보조용량을 위한 스토리지 커패시터(46)이고 아래쪽이 N형 트랜지스터의 게이트(44)를 나타낸다. 게이트막 패턴의 하부에는 게이트 절연막과 폴리실리콘층이 있으므로 다른 화소에서의 전극에 인가되는 신호가 인근 화소에 영향을 미치는 채널의 형성을 방지하기 위해 게이트막 패턴 즉, 게이트와 캐퍼시터는 하나의 라인으로 형성하지 않는다. 대신 각각의 화소부마다 게이트와 캐퍼시터를 만들고 위로 콘택홀을 형성하여 소오스 및 드레인 전극을 형성할 때 같이 콘택(75,77)을 형성하면서 옆쪽의 게이트 및 캐퍼시터를 연결하여 결과적으로 게이트와 게이트를 잇는 게이트 라인(85)과, 캐퍼시터와 캐퍼시터를 잇는 캐퍼시터 라인(89)을 형성한다.

LDD영역은 별도로 표시되지는 않았으나 게이트 절연막이 남아있는 곳과 액티브 영역 즉, 폴리실리콘이 있는 영역이 겹치는 부분에 형성된다. 소오스 영역(28)은 콘택(76)을 통해 소오스 전극 및 데이터 라인(86))과 연결되고 드레인 영역(26)은 콘택을 통해 드레인 전극과 연결되고 결국 드레인 전극 위의 콘택(91)과 이에 연결되는 연결판(93), 연결판(93) 위로 형성되는 콘택(92)을 통해 화소전극(90)과 연결되고 있다.

본 발명에 따르면, 2단계 톤 노광을 통해 공정을 줄일 수 있으며, 탑 게이트형의 폴리실리콘 박막트랜지스터 기판의 제조공정에서 이온주입과 관련하여 포토레지스트가 버닝 현상을 일으키는 것을 막을 수 있고 고농도 이온주입시 저에너지 입사로 폴리실리콘 구조의 파손이 덜하여 어닐링의 투입 에너지가 줄어들고 상대적으로 어닐링에서 오는 문제점도 줄어들게 된다. 또한 게이트 절연막을 통과하지 않고 불순물 이온이 폴리실리콘에 투입되므로 같은 수의 입자를 투입한 경우에도 폴리실리콘에 도달하는 양이 많아지고 이는 폴리실리콘의 전도성을 높여서 폴리실리콘과 소오스 드레인 형성용 금속막으로 된 콘택과의 계면 저항을 줄이는데 일조한다. 계면의 저항이 줄어들 경우 폴리실리콘과 금속층 사이에서 콘택의 신뢰성을 높이는 역할을 하는 버퍼의 형성이 필요없게 되어 공정수가 줄어든다.

Claims

기판에 폴리실리콘막, 게이트 절연막, 게이트막을 차례로 적층하는 단계,

2단계 톤 노광을 이용한 포토리소그래피 공정을 통해 N형 트랜지스터 영역 중 게이트막 부분에서는 제1 두께를 갖고, 상기 N형 트랜지스터 영역의 나머지 부분에서는 제1 두께보다 얇은 제2 두께를 가지며, P형 트랜지스터 영역에서는 상기 제1 두께를 갖는 포토레지스트 패턴을 형성하는 단계,

상기 포토레지스트 패턴을 식각마스크로 트랜지스터의 영역구분을 위하여 상기 게이트막, 게이트 절연막, 폴리실리콘막을 차례로 식각, 제거하는 단계,

상기 포토레지스트 패턴의 두꺼운 부분만 남도록 상기 포토레지스트 패턴을 전반적으로 식각하여 제1 게이트 식각용 패턴을 형성하는 단계,

상기 제1 게이트 식각용 패턴을 식각 마스크로 등방성 식각을 통해 상기 N형 트랜지스터 영역에 언더컷이 형성되는 제1 게이트막 패턴을 형성하고 계속되는 식각을 통해 제1 게이트 절연막 패턴을 형성하는 단계,

상기 제1 게이트 식각용 패턴을 이온주입 마스크로 고농도 저에너지 N형 물질 이온주입을 실시하는 단계,

상기 제1 게이트 식각용 패턴을 제거하는 단계,

포토리소그래피 공정을 통해 포토레지스트층으로 P형 트랜지스터 영역에 제2 게이트 식각용 패턴을 형성하고 여타 영역에 보호 패턴을 형성하는 단계,

이방성 식각을 통해 상기 P형 트랜지스터 영역에 제2 게이트막 패턴과 제2 게이트 절연막 패턴을 형성하는 단계 및

고농도 저에너지 P형 이온주입을 실시하는 단계를 구비하여 이루어지는 것을 특징으로 하는 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법.
제 1 항에 있어서,

상기 제1 게이트 식각용 패턴을 제거하는 단계에 이어 상기 N형 트랜지스터 영역에 N형 불순물을 저농도 고에너지로 이온주입하는 단계를 더 구비하여 이루어지는 것을 특징으로 하는 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법.
제 1 항 또는 제 2 항에 있어서,

식각을 통해 상기 제2 게이트 절연막 패턴을 형성하는 단계에서 사용하는 에천트는 식각된 상기 폴리실리콘막에 대해 선택성이 상기 게이트 절연막에 비해 1/10 이하인 것을 특징으로 하는 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법.
제 3 항에 있어서,

상기 에천트 가스는 아르곤과 CHF₃의 혼합 가스인 것을 특징으로 하는 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법.
제 1 항에 있어서,

상기 P형 이온주입이 완료된 다음 식각된 상기 폴리실리콘막의 구조적 손상을 회복시키는 활성화를 위한 어닐링 단계를 더 구비하여 이루어지는 것을 특징으로 하는 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법.
제 5 항에 있어서,

상기 어닐링 공정이 완료된 다음 상기 제1 및 제2 게이트 패턴 위로 층간절연막을 형성하고 어닐링된 상기 폴리실리콘막의 소오스 드레인 영역을 노출시키는 콘택홀 형성을 위한 패터닝을 실시하는 단계,

노출된 상기 콘택홀을 클리닝하는 단계,

콘택 및 배선을 위한 금속층을 적층하고 패터닝하는 단계,

보호막을 적층하고 상기 금속층으로 이루어진 드레인 전극이 노출되도록 콘택홀을 패터닝하는 단계 및

화소전극층을 적층하고 패터닝하여 화소전극을 형성하는 단계를 더 구비하여 이루어지는 것을 특징으로 하는 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법.
제 6 항에 있어서,

상기 보호막은 감광성 유기막으로 이루어진 것을 특징으로 하는 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법.
제 6 항에 있어서,

상기 콘택홀을 클리닝하는 단계는 산화막 제거를 위해 불산(HF)가스를 공급하면서 플라즈마 클리닝을 실시한 다음 아르곤을 사용하여 플라즈마를 인가하는 건식 클리닝을 실시하는 방식으로 이루어지고,

패터닝된 상기 폴리실리콘막과 상기 금속층 사이의 콘택 계면에 대해 350℃ 내지 450℃로 어닐링 처리를 하는 단계가 이어지는 것을 특징으로 하는 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법.
제 8 항에 있어서,

상기 활성화를 위한 어닐링 단계가 상기 콘택 계면에 대한 어닐링 처리 단계에서 같이 이루어지는 것을 특징으로 하는 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법.
제 6 항에 있어서,

상기 화소전극은 IZO로 이루어지는 것을 특징으로 하는 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법.
제 1 항에 있어서,

상기 N형 트랜지스터 영역에서 상기 게이트 식각용 패턴과 상기 게이트 절연막 패턴은 상기 게이트막 패턴에 비해 0.5 내지 1.5 μm 더 큰 폭으로 형성되는 것을 특징으로 하는 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법.