KR100706830B1 - 반도체 메모리의 액티브 구간 제어장치 및 방법 - Google Patents

반도체 메모리의 액티브 구간 제어장치 및 방법 Download PDF

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Abstract

리프레쉬 동작시의 소비전류를 감소시킬 수 있도록 한 반도체 메모리의 액티브 구간 제어장치 및 방법에 관한 것으로, 리프레쉬 동작여부에 따라 적어도 두 개 이상으로 구분된 뱅크 각각의 액티브 구간을 결정하기 위한 액티브 제어신호를 생성하는 액티브 제어수단, 및 상기 액티브 제어신호에 상응하도록 상기 각 뱅크에 대한 액티브 신호를 생성하는 액티브 신호 생성수단을 포함하므로 리프레쉬 모드에서의 소비전류를 최소화할 수 있고, 신호라인 배치가 용이해지며, 그에 따른 여유공간의 활용도 가능하다.
리프레쉬/액티브/프리차지

Description

반도체 메모리의 액티브 구간 제어장치 및 방법{Apparatus and Method for Controlling Active Period of Semiconductor Memory}
도 1은 종래의 기술에 따른 반도체 메모리의 액티브 구간 제어장치의 구성을 나타낸 블록도,
도 2는 도 1의 액티브 제어부의 내부 구성을 나타낸 회로도,
도 3은 도 1의 액티브 신호 생성부의 내부 구성을 나타낸 회로도,
도 4는 본 발명에 따른 반도체 메모리의 액티브 구간 제어장치의 구성을 나타낸 블록도,
도 5는 도 4의 액티브 제어부의 내부 구성을 나타낸 회로도,
도 6은 도 4의 액티브 신호 생성부의 내부 구성을 나타낸 회로도,
도 7은 도 6의 액티브 신호 생성부의 동작을 설명하기 위한 파형도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
20: 프리차지(Precharge) 신호 생성부
21 ~ 24: 제 1 내지 제 4 프리차지 신호 생성부
40: 액티브(Active) 제어부
41 ~ 44: 제 1 내지 제 4 액티브 제어부
50: 액티브 신호 생성부
51 ~ 54: 제 1 내지 제 4 액티브 신호 생성부
52-1: 제 1 판단부 52-2: 제 2 판단부
52-3: 신호 생성부
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 액티브 구간 제어장치 및 방법에 관한 것이다.
일반적으로 반도체 메모리는 데이터 읽기 및 쓰기 동작과, 이와 관련된 동작을 수행하기 용이하도록 전체 메모리 셀을 뱅크(Bank)라는 단위로 구분하여 사용하고 있다. 또한 기술이 발전함에 따라 메모리 용량이 증가하게 되고, 그에 따라 뱅크의 수도 증가하고 있다.
따라서 다수의 뱅크를 사용함에 따라 불필요하게 소비되는 전류를 줄일 수 있는 다양한 방법들이 요구되고 있는 실정이다.
이하, 종래의 기술에 따른 반도체 메모리의 액티브 구간 제어장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리의 액티브 구간 제어장치의 구성을 나타낸 블록도, 도 2는 도 1의 액티브 제어부의 내부 구성을 나타낸 회로도, 도 3은 도 1의 액티브 신호 생성부의 내부 구성을 나타낸 회로도이다.
종래의 기술에 따른 반도체 메모리의 액티브 구간 제어장치는 도 1에 도시된 바와 같이, 각 뱅크에 대해 액티브 구간을 결정하는 액티브 제어신호를 각각 생성하는 액티브 제어부(10), 상기 액티브 제어신호를 이용하여 상기 뱅크 각각에 대해 프리차지 신호를 생성하는 프라차지 신호 생성부(20), 및 상기 액티브 제어신호를 이용하여 상기 뱅크 각각에 대해 액티브 신호를 생성하는 액티브 신호 생성부(30)를 포함하여 구성된다.
이때 도 1은 뱅크가 4개인 경우의 구성예를 도시한 것이다.
상기 액티브 제어부(10)는 액티브 제어신호(TRASMIN0 ~ TRASMIN3)를 각각 생성하는 제 1 내지 제 4 액티브 제어부(11 ~ 14)로 이루어진다. 이때 제 1 내지 제 4 액티브 제어부(11 ~ 14)의 구성은 서로 동일하며, 그 중에서 제 1 액티브 제어부(11)의 내부 구성을 살펴보면 도 2와 같이, 소정시간 지연된 액티브 신호(BA0_DLY)를 반전시키는 인버터, 상기 인버터의 출력과 전원(VDD)을 입력받는 낸드 게이트, 상기 낸드 게이트의 출력을 반전시키는 인버터 및 지연소자로 이루어진다.
상기 프리차지 신호 생성부(20)는 상기 각각의 액티브 제어신호(TRASMIN0 ~ TRASMIN3)에 따라 상기 4개의 뱅크를 프리차지 시키기 위한 프리차지 신호(APCG0 ~ APCG3)를 각각 생성하는 제 1 내지 제 4 프라차지 신호 생성부(21 ~ 24)로 이루어진다.
상기 액티브 신호 생성부(30)는 상기 각각의 액티브 제어신호(TRASMIN0 ~ TRASMIN3)에 맞도록 상기 4개의 뱅크를 액티브 시키기 위한 액티브 신호(BA0 ~ BA3)를 각각 생성하는 제 1 내지 제 4 액티브 신호 생성부(31 ~ 34)로 이루어진다. 이때 제 1 내지 제 4 액티브 신호 생성부(31 ~ 34)의 구성은 서로 동일하며, 그 중에서 제 1 액티브 신호 생성부(31)의 내부 구성을 살펴보면 도 3과 같이, 외부 액티브 명령에 따라 생성된 펄스(FACT0) 및 내부 액티브 명령에 따라 생성된 펄스(ACT0)를 입력받아 액티브 신호 출력여부를 결정하는 제 1 노아 게이트(31-1), 리셋신호(RST) 및 프리차지 신호(PRE0)를 입력받아 액티브 신호 출력여부를 결정하는 제 2 노아 게이트(31-2), 오토 프리차지 신호(APCG0) 및 액티브 제어신호(TRASMIN0)와 리프레시 신호(REF)의 논리곱 결과를 입력받아 액티브 신호 출력여부를 결정하는 제 3 노아 게이트(31-3), 상기 제 2 노아 게이트(31-2) 또는 제 3 노아 게이트(31-3)의 출력에 따라 상기 제 1 노아 게이트(31-1)의 출력을 유지시키는 래치(Latch)(31-4), 및 상기 래치(31-4)의 출력을 드라이빙하기 위한 드라이버(31-5)를 포함하여 구성된다.
한편, 상기 각각의 프리차지 신호(APCG0 ~ APCG3)는 상기 제 1 내지 제 4 액티브 신호 생성부(31 ~ 34)에 각각 입력된다.
이와 같이 구성된 종래기술의 동작을 설명하면 다음과 같다.
액티브 제어부(10)의 제 1 내지 제 4 액티브 제어부(11 ~ 14)는 해당 액티브 제어신호(TRASMIN0 ~ TRASMIN3)를 각각 출력한다.
이어서 프라차지 신호 생성부(20)의 제 1 내지 제 4 프리차지 신호 생성부(21 ~ 24)가 상기 액티브 제어신호(TRASMIN0 ~ TRASMIN3)에 따라 프리차지 신호(APCG0 ~ APCG3)를 각각 생성한다.
그리고 액티브 신호 생성부(30)의 제 1 내지 제 4 액티브 신호 생성부(31 ~ 34)가 상기 액티브 제어신호(TRASMIN0 ~ TRASMIN3)에 맞도록 액티브 신호(BA0 ~ BA3)를 생성하여 각 뱅크의 워드라인을 구동하기 위한 회로로 공급한다.
이때 액티브 제어신호(TRASMIN0 ~ TRASMIN3)는 해당 액티브 신호(BA0 ~ BA3)의 액티브 구간 예를 들어, 하이 레벨 구간의 종료시점을 정해주는 신호로서, 상기 액티브 제어신호(TRASMIN0 ~ TRASMIN3)가 하이 레벨이 되고 일정 딜레이 후에 상기 액티브 신호(BA0 ~ BA3)가 디스에이블된다.
한편, 반도체 메모리 특히 DRAM의 경우, 구조적 특성상 시간이 지나면 셀의 데이터가 손실되므로 손실을 방지하기 위한 리프레쉬(Refresh) 동작이 필수적이다.
상기 리프레쉬는 반도체 메모리 외부의 시스템의 명령에 따라 수행하는 오토 리프레쉬(Auto Refresh)와, 반도체 메모리 내부에서 자체적으로 수행하는 셀프 리프레쉬(Self Refresh)로 구분할 수 있다. 또한 상기 오토 리프레쉬 및 셀프 리프레쉬 동작은 상기 다수의 뱅크에 대해 동시에 수행된다. 즉, 특정 뱅크만을 지정하는 것이 아니라 모든 뱅크에 대해 동시에 수행된다.
그러나 종래기술에 따른 반도체 메모리는 다음과 같은 문제점이 있다.
첫째, 리프레쉬 동작시 각 액티브 신호 생성부에 대해 각 액티브 제어부가 별도의 액티브 제어신호를 생성하므로 리프레쉬 동작시 소비전류를 증가시키며, 뱅크의 수가 증가할수록 소비전류 증가는 더욱 심화된다.
둘째, 각 액티브 신호 생성부에 대해 액티브 제어신호를 제공하기 위한 신호라인이 별도로 구성되므로 신호라인 배치가 복잡해지며, 마찬가지로 뱅크의 수가 증가할수록 신호라인 배치가 더욱 복잡해진다.
본 발명은 상기한 문제점을 해결하기 위하여 안출한 것으로서, 리프레쉬 동작시의 소비전류를 감소시킬 수 있도록 한 반도체 메모리의 액티브 구간 제어장치 및 방법을 제공함에 그 목적이 있다.
본 발명은 상기한 문제점을 해결하기 위하여 안출한 것으로서, 액티브 제어신호를 제공하기 위한 신호라인의 수를 감소시킬 수 있도록 한 반도체 메모리의 액티브 구간 제어장치 및 방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리의 액티브 구간 제어장치는 리프레쉬 동작여부에 따라 적어도 두 개 이상의 뱅크 각각의 액티브 구간을 결정하기 위한 액티브 제어신호를 생성하는 액티브 제어수단, 및 상기 액티브 제어신호에 상응하도록 상기 각 뱅크에 대한 액티브 신호를 생성하는 액티브 신호 생성수단을 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 액티브 구간 제어방법은 리프레쉬 동작여부에 따라 적어도 두 개 이상의 뱅크 각각의 액티브 구간을 결정하기 위한 액티브 제어신호를 각각 생성하는 적어도 두 개 이상의 액티브 제어부, 및 상기 액티브 제어신호에 상응하도록 상기 각 뱅크에 대한 액티브 신호를 각각 생성하는 적어도 두 개 이상의 액티브 신호 생성부를 갖는 반도체 메모리 장치의 액티브 구간 제어방법에 있어서, 상기 액티브 제어부들 중 일부에서 리프레쉬 동작여부에 상관없이 액티브 제어신호를 생성하고, 상기 일부를 제외한 나머지 액티브 제어부에서 리프레쉬 동작여부에 따라 액티브 제어신호를 생성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명하면 다음과 같다.
도 4는 본 발명에 따른 반도체 메모리의 액티브 구간 제어장치의 구성을 나타낸 블록도, 도 5는 도 4의 액티브 제어부의 내부 구성을 나타낸 회로도, 도 6은 도 4의 액티브 신호 생성부의 내부 구성을 나타낸 회로도이고, 도 7은 도 6의 액티브 신호 생성부의 동작을 설명하기 위한 파형도이다.
본 발명에 따른 반도체 메모리의 액티브 구간 제어장치는 뱅크가 4개인 경우를 예를 들어 구성한 실시예를 설명한다. 도 4에 도시된 바와 같이, 본 발명의 액티브 구간 제어장치는 리프레쉬 동작여부에 따라 뱅크 각각의 액티브 구간을 결정하기 위한 액티브 제어신호를 생성하는 액티브 제어부(40), 상기 액티브 제어신호에 따라 프리차지 신호를 생성하는 프리차지 신호 생성부(20), 및 상기 액티브 제어신호에 상응하도록 상기 각 뱅크에 대한 액티브 신호를 생성하는 액티브 신호 생성부(50)를 포함한다.
상기 액티브 제어부(40)는 상기 뱅크 각각에 대응되는 수만큼의 액티브 제어부 즉, 도 4에 도시된 바와 같이, 제 1 내지 제 4 액티브 제어부(41 ~ 44)로 구성된다. 그리고 상기 제 1 내지 제 4 액티브 제어부(41 ~ 44) 중에서 하나를 리프레쉬 동작여부에 상관없이 액티브 제어신호를 생성하도록 구성하고, 나머지는 리프레쉬 동작여부에 따라 액티브 제어신호를 생성하도록 구성한다. 본 발명에서는 제 1 액티브 제어부(41)를 리프레쉬 동작여부에 상관없이 액티브 제어신호(TRASMIN0)를 생성하도록 구성하고, 제 2 내지 제 4 액티브 제어부(42 ~ 44)는 리프레쉬 동작에 따라 해당 액티브 제어신호(TRASMIN1 ~ TRASMIN3)를 생성하도록 구성하였다.
이때 제 1 액티브 제어부(41)는 도 5에 도시된 바와 같이, 소정시간 지연된 액티브 신호(BA0_DLY)를 반전시키는 인버터(41-1), 상기 인버터(41-1)의 출력과 하이 레벨 신호(VDD)를 입력받고 상기 두 신호가 모두 하이 레벨 신호일 때 로우 레벨 신호를 출력하는 낸드 게이트(41-3), 상기 낸드 게이트(41-3)의 출력을 반전시키는 인버터(41-4), 및 상기 인버터(41-4)의 출력을 소정시간 지연시켜 최종적으로 액티브 제어신호(TRASMIN0)를 출력시키는 지연소자(41-5)를 포함한다.
그리고 제 2 내지 제 4 액티브 제어부(42 ~ 44)의 구성은 동일하므로, 그 중에서 제 2 액티브 제어부(42)의 구성을 살펴보면, 도 5에 도시된 바와 같이, 소정시간 지연된 액티브 신호(BA0_DLY)를 반전시키는 인버터(42-1), 셀프 리프레쉬 신호(SREF)와 오토 리프레쉬 신호(AUTOREF)를 입력받고 두 입력이 모두 로우 레벨일 때 하이 레벨신호를 출력하는 노아 게이트(42-2), 상기 인버터(42-1)의 출력과 상기 노아 게이트(42-2)의 출력을 입력받고 두 입력이 모두 하이 레벨 신호일 때 로우 레벨 신호를 출력하는 낸드 게이트(42-3), 상기 낸드 게이트(42-3)의 출력을 반전시키는 인버터(42-4), 및 상기 인버터(42-4)의 출력을 소정시간 지연시켜 최종적으로 액티브 제어신호(TRASMIN1)를 출력시키는 지연소자(42-5)를 포함한다.
상기 액티브 신호 생성부(50)는 상기 뱅크 각각에 대응되는 수 만큼의 액티브 신호 생성부 즉, 도 4에 도시된 바와 같이, 제 1 내지 제 4 액티브 신호 생성부(51 ~ 54)로 구성되며, 상기 제 1 액티브 제어부(41)에서 출력된 액티브 제어신호(TRASMIN0)가 종래의 기술에서는 별도의 신호라인을 통해 입력되던 것과는 달리, 하나의 신호라인으로부터 분기되어 공통 입력된다.
이때 제 1 내지 제 4 액티브 신호 생성부(51 ~ 54)의 구성은 동일하므로, 그 중에서 제 2 액티브 제어부(52)의 구성을 살펴보면, 도 6에 도시된 바와 같이, 외부 또는 내부 액티브 명령 즉, 외부 액티브 명령에 따른 생성된 펄스(FACT1) 및 내부 액티브 명령에 따라 생성된 펄스(ACT1)에 따라 상기 액티브 신호(BA1)의 생성여부를 판단하기 위한 제 1 판단부(52-1), 오토 프리차지 신호(APCG1) 및 액티브 제어신호(TRASMIN0)에 따라 상기 액티브 신호(BA1)의 생성여부를 판단하기 위한 제 2 판단부(52-2), 및 상기 제 1 판단부(52-1) 및 제 2 판단부(52-2)의 출력에 따라 액티브 신호(BA1)를 생성하는 신호 생성부(52-3)를 포함하여 구성된다.
이때 제 1 판단부(52-1)는 상기 외부 액티브 명령에 따른 생성된 펄스(FACT1) 및 내부 액티브 명령에 따라 생성된 펄스(ACT1)를 입력받고 그 중에서 하나라도 로우 레벨인 경우 하이 레벨 신호를 출력하는 노아 게이트(NR51)를 포함한다. 그리고 제 2 판단부(52-2)는 액티브 제어신호(TRASMIN0)와 리프레쉬 신호(REF)를 입력받고 그중에서 하나라도 로우 레벨인 경우 하이 레벨 신호를 출력하는 낸드 게이트(ND51), 상기 낸드 게이트(ND51)의 출력을 반전시키는 인버터(IV51), 및 오토 프리차지 신호(APCG1)와 상기 인버터(IV51)의 출력을 입력받고 그 중에서 하나라도 하이 레벨인 경우 로우 레벨 신호를 출력하는 노아 게이트(NR53)를 포함한다. 그리고 상기 신호 생성부(52-3)는 제 2 낸드 게이트(ND52) 및 제 3 낸드 게이트(ND53)로 이루어져 상기 제 2 판단부(52-2)의 출력에 따라 상기 제 1 판단부(52-1)의 출력을 유지시키는 래치(61) 및 인버터(IV52, IV53)로 이루어져 상기 래치(61)의 출력을 드라이빙하기 위한 드라이버(62)를 포함한다.
이와 같이 구성된 본 발명의 동작을 설명하면 다음과 같다.
먼저, 제 1 액티브 제어부(41)는 상술한 바와 같이, 셀프 리프레쉬 또는 오토 리프레쉬 동작에 상관없이 소정시간 지연된 액티브 신호(BA0_DLY)를 피드백 받아 액티브 제어신호(TRASMIN0)를 하이 레벨로 출력하고, 이를 하나의 신호라인을 통해 상기 제 1 내지 제 4 액티브 신호 생성부(51 ~ 54)에 공급한다. 또한 제 1 프리차지 신호 생성부(21)에도 출력한다.
그리고 제 1 내지 제 4 액티브 신호 생성부(51 ~ 54)는 도 7에 도시된 바와 같이, 외부 또는 내부의 액티브 명령에 따라 생성된 펄스(ACT0)에 따라 액티브 신호(BA0)를 하이 레벨로 출력하다가, 상기 액티브 제어신호(TRASMIN0)가 하이 레벨로 입력되면 소정시간 후에 상기 액티브 신호(BA0)를 로우 레벨로 출력한다.
즉, 상기 액티브 제어신호(TRASMIN0)에 의해 액티브 신호의 인에이블(Enable) 구간이 결정되는 것이다.
한편, 제 2 내지 제 4 액티브 제어부(42 ~ 44)는 셀프 리프레쉬 신호(SREF)또는 오토 리프레쉬 신호(AUTOREF) 중에서 하나라도 하이 레벨이면 즉, 리프레쉬 동작 구간이면 해당 액티브 제어신호(TRASMIN1 ~ TRASMIN3)를 로우 레벨로 디스에이블(Disable) 시킨다. 즉, 리프레쉬 구간동안 제 2 내지 제 4 액티브 제어부(42 ~ 44)가 동작하지 않도록 하여 전류소비를 최소화한다.
물론, 제 2 내지 제 4 액티브 제어부(42 ~ 44)는 셀프 리프레쉬 신호(SREF)또는 오토 리프레쉬 신호(AUTOREF)가 모두 로우 레벨이면 즉, 리프레쉬 동작 구간이 아니면 해당 액티브 제어신호(TRASMIN1 ~ TRASMIN3)를 하이 레벨로 제 1 내지 제 4 프리차지 신호 생성부(21 ~ 24)로 출력한다.
따라서 제 1 내지 제 4 프리차지 신호 생성부(21 ~ 24)는 상기 액티브 제어신호(TRASMIN0 ~ TRASMIN3)에 따라 오토 프리차지 신호(APCG0 ~ APCG3)를 생성하여 프리차지 동작이 이루어지도록 한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 액티브 구간 제어장치 및 방법은 다음과 같은 효과가 있다.
첫째, 셀프 리프레쉬 및 오토 리프레쉬 동작이 이루어지는 동안 하나를 제외한 모든 액티브 제어부가 동작하지 않으므로 리프레쉬 모드에서의 소비전류를 최소화할 수 있다.
둘째, 각 액티브 신호 생성부로 액티브 제어신호를 제공하기 위한 신호라인이 줄어들므로 신호라인 배치가 용이해지고, 그에 따른 여유공간의 활용도 가능하다.

Claims (14)

  1. 리프레쉬 동작여부에 따라 적어도 두 개 이상의 구분된 뱅크 각각의 액티브 구간을 결정하기 위한 액티브 제어신호를 생성하는 액티브 제어수단; 및
    상기 액티브 제어신호에 상응하도록 상기 각 뱅크에 대한 액티브 신호를 생성하는 액티브 신호 생성수단을 포함하는 반도체 메모리의 액티브 구간 제어장치.
  2. 제 1 항에 있어서,
    상기 액티브 제어수단은
    상기 뱅크 각각에 대응되는 수만큼의 액티브 제어 부들로 이루어지며, 상기 액티브 제어부들은 상기 리프레쉬 동작여부에 상관없이 액티브 제어신호를 생성하도록 구성된 것과, 리프레쉬 동작여부에 따라 액티브 제어신호를 생성하도록 구성된 것으로 구분됨을 특징으로 하는 반도체 메모리의 액티브 구간 제어장치.
  3. 제 2 항에 있어서,
    상기 리프레쉬 동작여부에 상관없이 액티브 제어신호를 생성하도록 구성된 액티브 제어부는
    소정시간 지연되고 반전된 상기 액티브 신호와 하이 레벨 신호를 입력받고 상기 두 신호가 모두 하이 레벨 신호일 때 로우 레벨 신호를 출력하는 논리 소자,
    상기 논리 소자의 출력신호를 반전시키는 인버터, 및
    상기 인버터의 출력신호를 소정시간 지연시키는 지연소자를 포함하는 것을 특징으로 하는 반도체 메모리의 액티브 구간 제어장치.
  4. 제 2 항에 있어서,
    상기 리프레쉬 동작여부에 따라 액티브 제어신호를 생성하도록 구성된 액티브 제어부는
    소정시간 지연되고 반전된 상기 액티브 신호와 반전된 상기 리프레쉬 신호를 입력받고 상기 두 신호가 모두 하이 레벨일 때 로우 레벨신호를 출력하는 논리 소자,
    상기 논리 소자의 출력을 반전시키는 인버터, 및
    상기 인버터의 출력을 소정시간 지연시키는 지연소자를 포함하는 것을 특징으로 하는 반도체 메모리의 액티브 구간 제어장치.
  5. 제 2 항에 있어서,
    상기 리프레쉬 동작여부에 상관없이 액티브 제어신호를 생성하도록 구성된 액티브 제어부는 전체 액티브 제어부들 중에서 하나인 것을 특징으로 하는 반도체 메모리의 액티브 구간 제어장치.
  6. 제 1 항에 있어서,
    상기 액티브 신호 생성수단은 상기 뱅크 각각에 대응되는 수 만큼의 액티브 신호 생성부들로 이루어짐을 특징으로 하는 반도체 메모리의 액티브 구간 제어장치.
  7. 제 6 항에 있어서,
    상기 액티브 신호 생성부는
    액티브 명령에 따라 상기 액티브 신호 생성여부를 판단하기 위한 제 1 판단부,
    오토 프리차지 및 리프레쉬 명령에 따라 상기 액티브 신호 생성여부를 판단하기 위한 제 2 판단부, 및
    상기 제 1 판단부 및 제 2 판단부의 출력에 따라 액티브 신호를 생성하는 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리의 액티브 구간 제어장치.
  8. 제 7 항에 있어서,
    상기 제 1 판단부는 외부 액티브 명령에 따라 생성된 제 1 펄스와 내부 액티브 명령에 따라 생성된 제 2 펄스를 입력받고 그 중에서 하나라도 하이 레벨인 경우 로우 레벨 신호를 출력하는 논리 소자를 포함하는 것을 특징으로 하는 반도체 메모리의 액티브 구간 제어장치.
  9. 제 7 항에 있어서,
    상기 제 2 판단부는
    상기 액티브 제어신호와 리프레쉬 신호를 입력받고 그중에서 하나라도 하이 레벨인 경우 로우 레벨 신호를 출력하는 제 1 논리소자,
    상기 제 1 논리 소자의 출력을 반전시키는 인버터, 및
    오토 프리차지 신호와 상기 인버터의 출력을 입력받고 그 중에서 하나라도 로우 레벨인 경우 하이 레벨 신호를 출력하는 제 2 논리소자를 포함하는 것을 특징으로 하는 반도체 메모리의 액티브 구간 제어장치.
  10. 제 7 항에 있어서,
    상기 신호 생성부는 상기 제 2 판단부의 출력에 따라 상기 제 1 판단부의 출력을 유지시키는 래치를 포함하는 것을 특징으로 하는 반도체 메모리의 액티브 구간 제어장치.
  11. 제 1 항에 있어서,
    상기 액티브 제어신호에 따라 프리차지 신호를 생성하여 상기 액티브 신호 생성수단에 입력시키는 프리차지 신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 메모리의 액티브 구간 제어장치.
  12. 적어도 두 개 이상의 뱅크, 리프레쉬 동작여부에 따라 상기 뱅크 각각의 액티브 구간을 결정하기 위한 액티브 제어신호를 각각 생성하는 적어도 두 개 이상의 액티브 제어부, 및 상기 액티브 제어신호에 상응하도록 상기 각 뱅크에 대한 액티브 신호를 각각 생성하는 적어도 두 개 이상의 액티브 신호 생성부를 갖는 반도체 메모리의 액티브 구간 제어방법에 있어서,
    상기 액티브 제어부들 중 일부에서 리프레쉬 동작여부에 상관없이 액티브 제어신호를 생성하고, 상기 일부를 제외한 나머지 액티브 제어부에서 리프레쉬 동작여부에 따라 액티브 제어신호를 생성하는 것을 특징으로 하는 반도체 메모리의 액티브 구간 제어방법.
  13. 제 12 항에 있어서,
    상기 리프레쉬 동작여부에 상관없이 액티브 제어신호를 생성하는 액티브 제어부는 전체 액티브 제어부들 중에서 하나인 것을 특징으로 하는 반도체 메모리의 액티브 구간 제어방법.
  14. 제 12 항에 있어서,
    상기 리프레쉬 동작여부에 상관없이 생성된 액티브 제어신호는 상기 전체 액티브 신호 생성부에 공통 입력되는 것을 특징으로 하는 반도체 메모리의 액티브 구간 제어방법.
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