JP2005196933A - 半導体メモリ素子のメインローデコーダ - Google Patents

Abstract

【課題】メインローデコーダの最下位ビットの状態変化を検出し、この最下位ビットの状態が変わるときのみメインワードラインがアクティブ又はフリチャージされるようにした半導体メモリ素子のメインローデコーダを提供する。
【解決手段】アクティブ及びフリチャージ信号に応じて内部ＲＡＳ信号を生成するためのバンク制御部と、前記内部ＲＡＳ信号が遷移するとき、第１パルス信号を生成するための第１パルス発生回路と、前記内部ＲＡＳ信号又はセルフリフレッシュ信号が遷移するとき、第２パルス信号を生成するための第２パルス発生回路と、前記第１パルス信号に応じてローアドレスの最下位ビットをラッチするためのアドレスラッチ部と、前記第２パルス信号に応じて前記ラッチ部の出力をデコードするためのフリデコーダとを含む。
【選択図】図７

Description

本発明は、半導体メモリ素子のメインローデコーダに係り、特にメインワードラインに連結されたサブワードラインの当該アドレスが選択される場合、メインワードラインがアクティブ及びフリチャージ動作を繰り返し行わないようにした半導体メモリ素子のメインローデコーダに関する。

図１は従来の階層的ワードライン構造を説明するための図である。

メインワードライン１本当り４本又は８本のサブワードラインが構成される。メインワードラインＭＷＬＢは、メインワードラインドライバ１００の出力によってイネーブルされる。サブワードラインＳＷＬはメインワードラインドライバ１００及びＰＸドライバ２００及び２１０によって駆動されるサブワードラインドライバ４００によってイネーブルされる。サブワードラインＳＷＬには多数のセルのゲートが連結されている。サブワードラインが選択され且つビットラインが選択されると、セルのデータはビットラインセンス増幅器３００を介して出力される。

図２は図１のメインワードラインドライバの詳細回路図である。

ワードラインイネーブル信号ＷＬＥがＬ(low)状態であれば、トランジスタＱ１がターンオンされてノードＫ１はＨ(high)状態になる。インバータＩ１の出力はＬ状態なので、トランジスタＱ５がターンオンされてノードＫ１の電位をラッチする。この際、インバータＩ２の出力はＨ状態なので、メインワードラインＭＷＬＢはイネーブルされなくなる。

ワードラインイネーブル信号ＷＬＥがＨ状態で、バンク選択アドレスをコーディングした信号(例えばＢａｘ３４及びＢａｘ５６)がＨ状態であれば、トランジスタＱ１〜Ｑ４がターンオンされるので、ノードＫ１の電位はＬ状態になる。したがって、インバータＩ２の出力はＬ状態になるので、メインワードラインＭＷＬＢがイネーブルされる。メインワードラインＭＷＬＢがＬ状態でイネーブルされると、図３に示したサブワードラインドライバのトランジスタＱ６がターンオンされるので、ＰＸ信号ＰＸによってサブワードラインＳＷＬがＨ状態でイネーブルされる。メインワードラインＭＷＬＢがＨ状態であれば、トランジスタＱ７がターンオンされるので、サブワードラインＳＷＬはＬ状態でディスエーブルされる。トランジスタＱ８のゲートに入力されるＰＸ信号ＰＸは、例えば１つのサブワードラインドライバを選択した場合、選択されていないサブワードラインドライバのフローティング状態を防ぐために使用される。

図４は従来の技術に係るメインローデコーダのブロック図である。

アドレス<０：ｎ > がローアドレスバッファ１０に入力される。アクティブ信号ＡＣＴ及びフリチャージ信号ＰＣＧに応じて内部ＲＡＳ信号ｉＲＡＳ＿Ｄがバンク制御部４０から生成される。ローアドレスバッファ１０の出力は内部ＲＡＳ信号ｉＲＡＳ＿Ｄに応じてアドレスラッチ２０にラッチされる。アドレスラッチ２０の出力は内部ＲＡＳ信号ｉＲＡＳ＿Ｄに応じてローフリデコーダ３０でフリデコードされる。

ローフリデコーダの出力Ｂａｘ＿ｊに応じてメインワードラインＭＷＬＢがイネーブルされる。

図５は図４のアドレスラッチ部の詳細回路図である。

ローアドレスバッファ１０の出力信号ａｔ＿ｒｏｗはインバータＩ５によって反転される。内部ＲＡＳ信号ｉＲＡＳ＿ＤはインバータＩ３によって反転され、インバータＩ３の出力はインバータＩ４によって反転される。インバータＩ７及びＩ８の詳細回路は四角ボックスに示されている。インバータＩ７及びＩ８は、イネーブルバー信号ＥＮＢがＬ状態でイネーブル信号ＥＮがＨ状態のとき、インバータとして動作して入力信号を反転させる。インバータＩ５の出力は、インバータＩ３の出力がＨ状態でインバータＩ４の出力がＬ状態のとき、インバータＩ８によって反転される。インバータＩ８の出力は、インバータＩ３の出力がＬ状態でインバータＩ４の出力がＨ状態のとき、ラッチ５００にラッチされる。ラッチ５００の出力とインバータＩ３の出力はＮＯＲゲートＧ１で組み合わせられる。インバータＩ３の出力がＨ状態であれば、ＮＯＲゲートＧ１の出力はラッチ５００の出力に関係なくＬ状態になる。ＮＯＲゲートＧ１の出力はインバータＩ５によって反転される。

上述した従来のメインローデコーダは、メインワードラインが選択され、それに連結されたサブワードラインが選択された状態でも、アクティブ又はフリチャージ信号に応じてメインワードラインがアクティブ又はフリチャージされてメインワードラインがトグルされる。

すなわち、図６に示したように、ローアドレスＡｘ<ｊ>によってサブワードラインが選択されても、サブワードラインのコーディングに関係なくメインローデコーダの出力、すなわちローフリデコーダの出力Ｂａｘ＿ｊが変わる度に、メインワードラインＭＷＬＢがアクティブ及びフリチャージ状態を反復するので、パワー消費が大きくなる。

したがって、本発明は、かかる問題点を解消するためのもので、その目的は、メインローデコーダの最下位ビットの状態変化を検出し、この最下位ビットの状態が変わるときのみメインワードラインがアクティブ又はフリチャージされるようにした半導体メモリ素子のメインローデコーダを提供することにある。

上記目的を達成するための本発明に係る半導体メモリ素子のメインローデコーダは、アクティブ及びフリチャージ信号に応じて内部ＲＡＳ信号を生成するためのバンク制御部と、前記内部ＲＡＳ信号が遷移するとき、第１パルス信号を生成するための第１パルス発生回路と、前記内部ＲＡＳ信号又はセルフリフレッシュ信号が遷移するとき、第２パルス信号を生成するための第２パルス発生回路と、前記第１パルス信号に応じてローアドレスの最下位ビットをラッチするためのアドレスラッチ部と、前記第２パルス信号に応じて前記ラッチ部の出力をデコードするためのフリデコーダとを含む。

本発明によれば、メインワードラインがローアドレスの最下位ビットの状態が遷移するときのみトグルするので、メインワードラインのキャパシタにチャージ及びディスチャージされるＶｐｐ消耗電流を減らすことができる。

また、本発明は、リフレッシュ動作のような一定の時間に全てのセルをリフレッシュするために順次ワードラインをイネーブルさせる場合に非常に効率的である。

以下、添付図面を参照して本発明に係る実施例を詳細に説明する。

図７は本発明に係るメインローデコーダのブロック図である。

アドレス<０：ｎ>がローアドレスバッファ６０に入力される。アクティブ信号ＡＣＴ及びフリチャージ信号ＰＣＧに応じて内部ＲＡＳ信号ｉＲＡＳ＿Ｄがバンク制御部４０から生成される。

内部ＲＡＳ信号ｉＲＡＳ＿Ｄが変わる度に、第１パルス発生回路７０から第１パルスＳｅｌ＿ｉＲＡＳ１が生成される。また、内部ＲＡＳ信号ｉＲＡＳ＿Ｄ又はセルフリフレッシュ信号ＳＲＥＦが遷移する度に第２パルス発生回路９０から第２パルスＳｅｌ＿ｉＲＡＳ２が生成される。ローアドレスバッファ６０の出力は第１パルスＳｅｌ＿ｉＲＡＳ１に応じてアドレスラッチ８０にラッチされる。アドレスラッチ８０の出力は第２パルスＳｅｌ＿ｉＲＡＳ２に応じてローフリデコーダ９５でフリデコードされる。ローフリデコーダの出力Ｂａｘ＿ｊに応じてメインワードラインがイネーブルされる。

図８は図７の第１パルス発生回路の詳細回路図である。

内部ＲＡＳ信号ｉＲＡＳ＿ＤはインバータＩ１０によって反転される。インバータＩ１０の出力は遅延部７５で遅延される。遅延部７５の出力はインバータＩ１１によって反転される。インバータＩ１０及びＩ１１の出力はＮＯＲゲートＧ２によって組み合わせられる。ＮＯＲゲートＧ２の出力が第１パルス信号Ｓｅｌ＿ｉＲＡＳ１になり、インバータＩ１２で反転された信号が、反転された第２パルスＳｅｌ＿ｉＲＡＳ１Ｂになる。

第１パルス発生回路７０は、内部ＲＡＳ信号が変わるときにパルスを発生させる。すなわち、インバータＩ１０の出力がＨ状態であれば、ＮＯＲゲートＧ２の出力はＬ状態になる。インバータＩ１０の出力がＬ状態に変わると、インバータＩ１０及びＩ１１の出力が全てＬ状態なので、ＮＯＲゲートＧ２の出力はＨ状態になる反面、インバータＩ１２の出力はＬ状態になる。

図９は図７のアドレスラッチ部の詳細回路図である。

ローアドレスバッファ６０の出力信号ａｔ＿ｒｏｗはインバータＩ１３によって反転される。インバータＩ１３の出力は第１パルスＳｅｌ＿ｉＲＡＳ１がＨ状態で、反転された第２パルスＳｅｌ＿ｉＲＡＳ１ＢがＬ状態のとき、インバータＩ１４によって反転される。インバータＩ１４の出力は、第１パルスＳｅｌ＿ｉＲＡＳ１がＬ状態で、反転された第２パルスＳｅｌ＿ｉＲＡＳ１ＢがＨ状態のとき、ラッチ８００にラッチされる。ラッチ８００の出力はインバータＩ１７及びＩ１８を経由し、インバータＩ１８の出力Ａｘは図７のローフリデコーダ９５に入力される。

従来のアドレスラッチ部では、サブワードラインがコーディングされた状態でも、アクティブ又はフリチャージ信号が表示されると、メインワードラインがアクティブ又はフリチャージされた。ところが、本発明のアドレスラッチ部では、サブワードラインがコーディングされた状態でアクティブ又はフリチャージ信号が表示されても、ラッチに記憶されたローアドレスの最下位ビットをローフリデコーダに提供し、ローフリデコーダの出力によって、メインワードラインは以前状態をそのまま保つことができる。すなわち、ラッチ８００に記憶された最下位ビットの状態が変わるときのみメインワードラインがアクティブ又はフリチャージされる。

図１０は図７のローフリデコーダの詳細回路図である。

アドレスラッチ８０の出力（例えばＡｘ<０>及びＡｘ<１>は、ＮＡＮＤゲートＧ３〜Ｇ６によってデコードされる。アドレスＡｘ<１>は、２つのＮＡＮＤゲートＧ３とＧ４に入力され、かつインバータＩ２２を介して２つのＮＡＮＤゲートＧ５及びＧ６に入力される。アドレスＡｘ<０>は２つのＮＡＮＤゲートＧ３とＧ５に入力され、かつインバータＩ２１を介して２つのＮＡＮＤゲートＧ４とＧ６に入力される。第２パルスＳｅｌ＿ＲＡＳ２又はローアドレスイネーブル信号ｘａｅｄがＨ状態であれば、インバータＩ１９又はＩ２０の出力がＬ状態になり、これによりＮＡＮＤゲートＧ７の出力がＨ状態になる。したがって、ＮＡＮＤゲートＧ３〜Ｇ６の出力がＮＡＮＤゲートＧ８〜Ｇ１１によって反転される。ＮＡＮＤゲートＧ８〜Ｇ１１の出力がバンクアドレスｂａｘ０１<０>〜ｂａｘ０１<３>になる。これらのバンクアドレスｂａｘ０１<０>〜ｂａｘ０１<３>によってメインワードラインが選択される。

図１１は本発明によってサブワードラインが選択される過程を説明するためのタイミング図である。

ローアドレスＡｘ<ｊ>の最下位ビットがＬ状態からＨ状態に遷移する場合、このＨ状態をアドレスラッチ８０によってラッチする。ローフリデコーダ９５の出力Ｂａｘ＿ｊ［ｎ−１］はＨ状態からＬ状態に遷移する。ローフリデコーダ９５の出力Ｂａｘ＿ｊ［ｎ］はＬ状態からＨ状態に遷移する。ローフリデコーダ９５の出力Ｂａｘ＿ｊ［ｎ＋１］はＬ状態を保つ。したがって、メインワードラインＭＷＬＢ［ｋ］はＬ状態からＨ状態に遷移し、メインワードライン［ｋ＋１］はＨ状態を保つ。したがって、サブワードラインＳＷＬはアクティブＡＣＴ時毎にＨ状態でイネーブルされる。

アドレスラッチ８０にラッチされたローアドレスＡｘ<ｊ>の最下位ビットが変わる場合（例えば、Ｈ状態からＬ状態へ）、このＨ状態をアドレスラッチ８０によってラッチする。ローフリデコーダ９５の出力Ｂａｘ＿ｊ［ｎ−１］はＬ状態を保つ。ローフリデコーダ９５の出力Ｂａｘ＿ｊ［ｎ］はＨ状態からＬ状態に遷移する。ローフリデコーダ９５の出力Ｂａｘ＿ｊ［ｎ＋１］はＬ状態からＨ状態に遷移する。したがって、メインワードラインＭＷＬＢ［ｋ］は、Ｌ状態からＨ状態に遷移し、メインワードラインＭＷＬＢ［ｋ＋１］はＨ状態からＬ状態に遷移する。すなわち、ローアドレスの最下位ビットが変わる場合にのみメインワードラインがトグルされるので、メインワードラインのキャパシタにチャージ及びディスチャージされるＶｐｐ消耗電流を減らすことができる。

メインワードラインをＶｐｐを用いて１回アクティブ及びフリチャージするときに消耗される電流ｉ＝Ｃ（メインワードラインのキャパシタ）×Ｖｐｐ／ｔになる。

例えば、８つのサブワードラインドライバのワードラインを順次イネーブルするに消耗される電流を計算する。

従来の場合には、消耗される電流Ｉ＝８（サブワードラインの数）＊２（アクティブ及びフリチャージ）×ｉ（メインワードラインをＶｐｐを用いてアクティブ及びフリチャージするときに消耗される電流）になる。

これに対し、本発明の場合には、Ｉ＝１＊２（最初のアクティブ及び最後のフリチャージ）×ｉ（メインワードラインをＶｐｐを用いてアクティブ及びフリチャージするときに消耗される電流）になる。

したがって、本発明によれば、従来より消耗電流を１／８に減少させることができる。

従来の階層的ワードライン構造を説明するための図である。 図１のメインワードラインドライバの詳細回路図である。 図１のサブワードラインドライバの詳細回路図である。 従来の技術に係るメインローデコーダのブロック図である。 図４のアドレスラッチ部の詳細回路図である。 従来の技術によってメインワードラインを選択するための過程を説明するためのタイミング図である。 本発明に係るメインローデコーダのブロック図である。 図７の第１パルス発生回路の詳細回路図である。 図７のアドレスラッチ部の詳細回路図である。 図７のローフリデコーダの詳細回路図である。 本発明によってサブワードラインが選択される過程を説明するためのタイミング図である。

符号の説明

５０ バンク制御部
６０ ローアドレスバッファ
７０ 第１パルス発生回路
８０ アドレスラッチ
９０ 第２パルス発生回路
９５ ローフリデコーダ

Claims (8)

1. アクティブ及びフリチャージ信号に応じて内部ＲＡＳ信号を生成するためのバンク制御部と、
   前記内部ＲＡＳ信号が遷移するとき、第１パルス信号を生成するための第１パルス発生回路と、
   前記内部ＲＡＳ信号又はセルフリフレッシュ信号が遷移するとき、第２パルス信号を生成するための第２パルス発生回路と、
   前記第１パルス信号に応じてローアドレスの最下位ビットをラッチするためのアドレスラッチ部と、
   前記第２パルス信号に応じて前記ラッチ部の出力をデコードするためのフリデコーダとを含む半導体メモリ素子のメインローフリデコーダ。
2. 前記第１パルス生成回路は、前記内部ＲＡＳ信号の遷移を検出する検出部と、前記検出部の出力に応じてパルスを生成するパルス生成部とを含むことを特徴とする請求項１記載の半導体メモリ素子のメインローデコーダ。
3. 前記アドレスラッチ部は、前記ローアドレスを反転させるための第１インバータと、前記第１パルス信号に応じて前記第１インバータの出力を反転させるための第２インバータと、前記第２インバータの出力をラッチさせるためのラッチとを含むことを特徴とする請求項１記載の半導体メモリ素子のメインローデコーダ。
4. 前記ラッチの出力を反転させるための第３インバータと、
   前記第３インバータの出力を反転させるための第４インバータとをさらに含むことを特徴とする請求項１記載の半導体メモリ素子のメインローデコーダ。
5. 前記ラッチは、前記第２インバータの出力を反転させるための第５インバータと、前記第５インバータの出力を反転させるが、その出力端が前記第５インバータの入力端に連結される第６インバータとを含むことを特徴とする請求項３記載の半導体メモリ素子のメインローデコーダ。
6. 前記ローフリデコーダは、前記アドレスラッチ部の出力をデコードするためのデコーダと、前記第２パルス信号又はローアドレスイネーブル信号に応じて制御信号を発生する制御部と、前記制御部の出力に応じて前記デコーダの出力を反転させて出力するための出力部とを含むことを特徴とする請求項１記載の半導体メモリ素子のメインローデコーダ。
7. 反転された前記第１パルス信号を生成するためのインバータをさらに含むことを特徴とする請求項２記載の半導体メモリ素子のメインローデコーダ。
8. 前記内部ＲＡＳ信号を反転させるための第１インバータと、
   前記第１インバータの出力を遅延させるための遅延部と、
   前記遅延部の出力を反転させるための第２インバータと、
   前記第１及び第２インバータの出力を論理的に組み合わせるためのＮＯＲゲートとを含むことを特徴とする請求項２記載の半導体素子のメインローデコーダ。
   
   

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