KR100712112B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 절연 기판상에 박막트랜지스터와 캐패시터를 형성할 때, 박막트랜지스터의 반도체층과 캐패시터의 제1전극을 비정질 실리콘으로 형성하고, 상기 반도체층의 소오스/드레인 영역의 전부 또는 일부분과 캐패시터의 제1전극을 MIC 결정화법으로 결정화하고, 반도체층의 채널 영역 전부를 MILC 결정화법으로 결정화하는 반도체 소자 및 그 제조 방법에 관한 것이다.
본 발명의 반도체 소자 및 그 제조 방법은 절연 기판; 상기 절연 기판상에 소정의 영역이 MIC 결정화법으로 결정화된 소오스/드레인 영역 및 MILC 결정화법으로 결정화된 채널 영역을 포함하는 반도체층, 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 포함하는 박막트랜지스터; 및 상기 박막트랜지스터에 이격되어 형성되고, MIC 결정화법으로 결정화된 제1전극, 절연막 및 제2전극을 포함하는 캐패시터를 포함하여 이루어진 반도체 소자 및 그 제조 방법에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자 및 그 제조 방법은 박막트랜지스터의 반도체층과 캐패시터의 제1전극을 비정질 실리콘으로 형성한 후, MIC 또는 MILC 결정화법으로 결정화하고, 박막트랜지스터의 게이트 전극 및 캐패시터의 제2전극을 같은 물질로 형성함으로서 간단한 공정으로 박막트랜지스터와 캐패시터를 동시에 형성할 수 있을 뿐만 아니라, 각 소자에 알맞은 결정화법으로 결정화함으로서, 낮은 온도 및 짧은 시간에 결정화를 진행하여 기판이 수축하거나 휘는 현상이 발생하지 않을 뿐만 아니라 박막트랜지스터의 반도체층의 특성과 캐패시터의 특성이 우수하다는 효과가 있다.
박막트랜지스터, 캐패시터, MIC, MILC

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method fabricating thereof}
도 1a 내지 도1c는 종래 기술에 의한 박막트랜지스터 및 캐패시터 제조 방법의 공정 단면도.
도 2a 내지 도 2f는 본 발명의 일시 예로서, 박막트랜지스터의 소오스/드레인 영역 및 캐패시터의 제1전극은 MIC 결정화법으로 결정화되고, 박막트랜지스터의 채널 영역은 MILC법으로 결정화된 반도체 소자의 제조 공정의 단면도.
도 3a 내지 도 3d는 본 발명의 다른 일시 예로서, 박막트랜지스터의 소오스/드레인 영역의 소정 영역 및 캐패시터의 제1전극은 MIC 결정화법으로 결정화되고, 상기 소정 영역 이외의 영역의 소오스/드레인 영역 및 박막트랜지스터의 채널 영역은 MILC법으로 결정화된 반도체 소자의 제조 공정의 단면도.
<도면의 주요부분에 대한 부호의 설명>
112, 210 : 결정화 유도 물질
114, 212 : MIC 결정화법으로 결정화된 실리콘층
116, 213 : MILC 결정화법으로 결정화된 실리콘층
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 자세하게는 기판상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘을 패터닝하여 반도체층 및 캐패시터의 제1전극으로 정의하고, 상기 반도체층의 소오스/드레인 영역의 소정 영역 및 캐패시터의 제1전극은 MIC 결정화법으로 결정화하고, 반도체층의 채널 영역은 MILC 결정화법으로 결정화한 후, 게이트 절연막, 게이트 전극, 캐패시터의 제2전극, 층간절연막 및 소오스/드레인 전극을 형성하여 박막트랜지스터 및 캐패시터를 형성하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근에 음극선관(cathode ray tube)과 같이 무겁고, 크기가 크다는 종래의 표시 소자의 단점을 해결하는 액정 표시 장치(liquid crystal display device), 유기 전계 발광 표시 장치(organic electroluminescence display device) 또는 PDP(plasma display plane) 등과 같은 평판형 표시 장치(plat panel display device)가 주목 받고 있다.
이때, 상기 유기 전계 발광 장치 또는 액정 표시 장치 등과 같은 평판형 표시 소자에는 스위칭(Switching) 소자 또는 구동(Driving) 소자로서, 박막트랜지스터(Thin Film Transistor)가 이용되고, 상기 박막트랜지스터와 연계되어 외부 신호를 저장하고, 다음 신호 주기까지 저장된 외부 신호를 공급해주는 캐패시터(Capacitor)가 이용된다.
도 1a 내지 도1c는 종래 기술에 의한 박막트랜지스터 및 캐패시터 형성 방법의 공정 단면도이다.
먼저, 도 1a는 절연 기판상에 박막트랜지스터의 반도체층과 캐패시터의 제1전극을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 플라스틱 또는 유리와 같은 투명한 절연 기판(11)상에 버퍼층(12)을 형성하고, 비정질 실리콘층을 형성한 후, 포토레지스트 패턴으로 패터닝하여 박막트랜지스터의 반도체층(13)과 캐패시터의 제1전극(14)을 형성한다.
이어서, 상기 기판상에 박막트랜지스터의 게이트 절연막과 캐패시터의 절연막의 역활을 동시에 수행하는 제1절연막을 실리콘 산화막 또는 실리콘 질화막으로 형성한다.
다음, 도 1b는 상기 기판의 비정질 실리콘층들을 결정화하고, 박막트랜지스터의 게이트 전극 및 캐패시터의 제2전극을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 기판상에 형성된 비정질 실리콘의 반도체층 및 제1전극을 결정화하여 다결정 실리콘층(13, 14)을 형성한다. 이때 결정화 방법은 여러 방법이 있을 수 있는데, 가장 일반적인 결정화 방법은 상기 기판을 고로(furance)에 장입하고 소정의 온도에서 장시간 열처리하여 결정화하는 방법이다.
이어서, 상기 기판상에 도전체를 형성하고 패터닝하여 박막트랜지스터의 게이트 전극(16)과 캐패시터의 제2전극(17)을 형성하여 제1전극, 절연막 및 제2전극을 포함하는 캐패시터를 완성한다.
다음, 도 1c는 상기 기판상에 제2절연막을 형성하고, 소오스/드레인 전극을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 상기 기판 전면에 박막트랜지스터의 층간절연막의 역활을 하는 제2절연막(18)을 형성한다.
이어서, 상기 제1절연막 및 제2절연막에 상기 반도체층의 소오스/드레인 영역의 표면을 노출시키는 콘택홀을 형성한 후, 소오스/드레인 전극(19)을 형성하여 박막트랜지스터를 완성한다.
따라서, 상기 박막트랜지스터의 반도체층, 게이트 절연막 및 게이트 전극이 캐패시터의 제1전극, 절연막 및 제2전극과 동시에 형성되고, 상기 반도체층 및 제1전극이 같은 결정화 방법으로 결정화하게 된다.
그러나, 상기의 박막트랜지스터와 캐패시터와 같은 반도체 소자의 형성 방법은 상기 박막트랜지스터의 채널 영역보다 상기 캐패시터의 제1전극의 크기가 훨씬 더 크기 때문에 장시간의 열처리 시간이 필요하고, 상기 긴 열처리 공정에 의해 기판의 수축(shrinkage) 및 휨(warpage)등과 같은 문제점을 유발하고, 캐패시터의 절연막이 게이트 절연막가 동시에 형성됨으로서, 상기 캐패시터의 절연막의 두께가 필요 이상 두꺼워져 정전 용량이 감소하는 등의 단점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 반도체층의 소오스/드레인 영역의 전부 또는 일부분과 캐패시터의 제1전극을 MIC 결정화법으로 결정화하고, 반도체층의 채널 영역 전부를 MILC 결정 화법으로 결정화된 박막트랜지스터 및 캐패시터의 반도체 소자 및 그 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 절연 기판; 상기 절연 기판상에 소정의 영역이 MIC 결정화법으로 결정화된 소오스/드레인 영역 및 MILC 결정화법으로 결정화된 채널 영역을 포함하는 반도체층, 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 포함하는 박막트랜지스터; 및 상기 박막트랜지스터에 이격되어 형성되고, MIC 결정화법으로 결정화된 제1전극, 절연막 및 제2전극을 포함하는 캐패시터로 이루어진 반도체 소자에 의해 달성된다.
또한, 본 발명의 상기 목적은 절연 기판상에 비정질 실리콘을 증착하고 패터닝하여 반도체층 및 캐패시터의 제1전극을 정의하는 단계; 상기 기판상에 제1절연막을 형성하는 단계; 상기 반도체층의 소정의 영역에 포토레지스터 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 이용하여 불순물 주입 공정을 진행하여 반도체층의 소오스/드레인 영역 및 채널 영역을 정의하고, 상기 캐패시터의 제1전극에 불순물을 주입하는 단계; 상기 제1절연막을 식각하여 제1절연막 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 기판상에 결정화 유도 물질 및 제2절연막을 형성하는 단계; 상기 기판을 열처리하여 소오스/드레인 영역의 소정 영역 및 캐패시터의 제1전극을 MIC 결정화법으로 결정화하고, 상기 채널 영역을 MILC 결정화법으로 결정화하는 단계; 상기 기판상에 게이트 전극 및 캐패시 터의 제1전극상에 제2전극을 형성하는 단계; 및 상기 기판상에 층간절연막 및 소오스/드레인 전극을 형성하는 단계로 이루어진 반도체 소자 형성 방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2f는 본 발명의 일시 예로서, 박막트랜지스터의 소오스/드레인 영역 및 캐패시터의 제1전극은 MIC 결정화법으로 결정화되고, 박막트랜지스터의 채널 영역은 MILC법으로 결정화된 반도체 소자의 제조 공정의 단면도이다.
먼저, 도 2a는 절연 기판상에 비정질 실리콘을 증착하고 패터닝하여 반도체층 및 캐패시터의 제1전극을 정의하고, 상기 기판상에 제1절연막을 형성하는 단계의 공정 단면도이다. 도에서 보는 바와 같이 플라스틱 또는 유리와 같은 투명한 절연 기판(101)상에 상기 기판과 기판상에 형성된 소자를 보호하기 위해서 산화막 또는 질화막과 같은 절연막으로 버퍼(Buffer)층(102)을 형성한다.
이어서, 상기 기판 전면에 비정질 실리콘층을 스퍼터(Sputter) 장치와 같은 물리적 기상 증착법(Physical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 장치와 같은 화학적 기상 증착법(Chemical Vapor Deposition)을 이용하여 형성할 수 있다.
이어서, 상기 비정질 실리콘층을 패터닝하여 박막트랜지스터의 반도체층(103)과 캐패시터의 제1전극(104)을 정의하는 비정질 실리콘 패턴을 형성한다.
이어서, 상기 기판 전면에 산화막 또는 질화막으로 제1절연막을 형성한다.
다음, 도 2b는 상기 반도체층의 소정의 영역에 포토레지스터 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크로 이용하여 불순물 주입 공정을 진행하여 반도체층의 소오스/드레인 영역 및 채널 영역을 정의하고, 상기 캐패시터의 제1전극에 불순물을 주입하는 단계의 공정 단면도이다. 도에서 보는 바와 같이 제1절연막이 형성된 기판상에 포토레지스트를 스핀(Spin) 코팅과 같은 방법으로 도포하고, 노광 및 현상 공정을 진행하여 상기 박막트랜지스터의 반도체층의 소정의 영역에 포토레지스트 패턴(106)을 형성한다. 이때 상기 포토레지스트 패턴은 상기 반도체층의 중심부에 형성하는 것이 바람직하다. 이는 상기 포토레지스트 패턴이 형성된 영역이 이후 박막트랜지스터의 채널 영역으로 정의되기 때문이다.
이어서, 상기 포토레지스트 패턴이 형성된 기판 전면에 불순물 주입 공정(107)을 진행하여 상기 반도체층 영역에 소오스/드레인 영역(108)과 채널 영역(109)을 정의하고, 상기 캐패시터의 제1전극에 불순물을 주입(110)한다. 이때 상기 반도체층이 소오스/드레인 영역과 채널 영역으로 영역이 나누어지는 것은 상기 불순물 주입 공정에 의해 불순물이 주입된 영역은 소오스/드레인 영역으로 정의되고, 상기 포토레지스트 패턴에 의해 불순물이 주입되지 못하는 영역은 채널로 정의되어지기 때문이다. 그리고, 상기 캐패시터의 제1전극에 불순물을 주입하는 이유는 캐패시터의 전극은 전기적 특성이 도체에 가까울 수록 캐패시터의 특성이 우수 해짐으로 반도체인 실리콘에 불순물을 주입하여 도체에 가깝도록 하기 위해서이다.
다음, 도 2c는 상기 제1절연막을 식각하여 제1절연막 패턴을 형성하고, 상기 기판상에 결정화 유도 물질을 형성하는 단계이다. 도에서 보는 바와 같이 상기 포토레지스트 패턴을 이용하여 상기 제1절연막을 식각하여 채널 영역에만 제1절연막 패턴(111)이 남도록한 후, 상기 포토레지스트 패턴을 제거하고, 상기 기판 전면에 금속 물질을 증착한 후, 열처리하여 반도체층의 소오스/드레인 영역의 표면 및 캐패시터의 제1전극의 표면에 결정화 유도 물질(112)을 형성하고, 상기 결정화 유도 물질을 형성하고 남은 금속 물질은 제거한다. 이때 상기 제1절연막 패턴을 남기는 이유는 상기 금속 물질이 반도체층의 채널 영역에 형성되는 것을 방지하기 위한 것이다.
또한 상기 금속 물질은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 또는 Pt 중 어느 하나 이상일 수 있는데, Ni을 사용하는 것이 바람직하다. 이때 상기 금속 물질은 스퍼터링 장치, 가열 증발 장치, 이온 주입 장치 또는 화학적 증기 증착 장치등 어느 것을 이용하여도 무방하나 스퍼터링 장치로 증착하는 것이 바람직하다. 그리고 상기 금속 물질의 증착 두께는 한정되지는 않지만 1 내지 10000Å의 두께, 바람직하게는 10 내지 200Å의 두께로 형성한다.
상기 결정화 유도 물질은 상기 금속 물질과 실리콘이 열처리에 의해 반응하여 형성된 금속 실리사이드이다. 특히 니켈을 증착한 후, 열처리하여 형성한 결정화 유도 물질은 니켈 실리사이드라고 한다.
상기 열처리 공정은 상기 결정화 유도 물질을 형성할 뿐만 아니라 상기 불순 물 주입 공정에 의해 반도체층과 제1전극에 주입된 불순물을 활성화(Activation)를 동시에 진행할 수 있다.
다음, 도 2d는 제2절연막을 형성하고, 상기 기판을 열처리하여 소오스/드레인 영역 및 캐패시터의 제1전극을 MIC 결정화법으로 결정화하고, 상기 채널 영역을 MILC 결정화법으로 결정화하는 단계의 공정 단면도이다. 도에서 보는 바와 같이 상기 결정화 유도 물질이 형성된 기판상에 제2절연막(113)을 형성하고, 표면에 결정화 유도 물질이 형성된 반도체층의 소오스/드레인 영역 및 캐패시터의 제1전극을 열처리하여 MIC(Metal Induced Crystallization) 결정화법으로 상기 소오스/드레인 영역 및 캐패시터의 제1전극이 결정화된다. 상기 MIC 결정화법은 이미 공지된 바와 같이 상기 금속 실리사이드, 즉, 니켈 실리사이드와 같은 금속에 의해 상기 비정질 실리콘이 결정화되는 결정화법으로 100 내지 300℃의 낮은 온도에서 결정화가 가능한 결정화법이다. 이때 상기 제1절연막 또는 제2절연막은 실리콘 산화막 또는 실리콘 질화막을 이용하여 형성할 수 있다.
그러나 본 발명에서는 상기 결정화 온도를 400 내지 700℃의 온도에서, 바람직하게는 500 내지 600℃의 온도 범위에서, 1 내지 18시간 동안, 바람직하게는 3 내지 12시간 동안 열처리하여 MIC 결정화법 진행하게 되는데, 이는 상기 소오스/드레인 영역 및 캐패시터의 제1전극만을 결정화한다면 상기와 같은 결정화 온도 및 열처리 시간이 필요하지 않지만, 반도체층의 채널 영역을 MILC(Metal Induced Lateral Crystallization) 결정화법으로 결정화하기 위해 상기와 같은 결정화 온도 및 열처리 시간이 필요하게 된다.
즉, 상기 MIC 결정화법으로 결정화된 반도체층의 소오스/드레인 영역의 결정성이 측면으로 계속적으로 전파하여 채널 영역의 비정질 실리콘이 결정화되는 채널 영역의 MILC 결정화법을 유도하기 위해서이다.
따라서, 상기 비정질 실리콘으로 형성된 반도체층의 소오스/드레인 영역 및 캐패시터의 제1전극의 결정화(114, 115)는 상기 결정화 유도 물질에 의해 결정화됨으로 MIC 결정화법으로 결정화되고, 반도체층의 채널 영역의 결정화(116)은 상기 MIC 결정화법으로 결정화된 실리콘의 결정성이 측면으로 계속 전파되어 결정화됨으로 MILC 결정화법으로 결정화하게 된다.
다음, 도 2e는 상기 기판상에 게이트 전극 및 캐패시터의 제1전극상에 제2전극을 형성하는 단계의 공정 단면도이다. 도에서 보는 바와 같이 기판 전면에 게이트 전극 및 캐패시터의 제2전극을 동시에 형성하는 물질을 증착한 후, 패터닝하여 게이트 전극(117) 및 캐패시터의 제2전극(118)을 형성하여 캐패시터를 완성한다.
이때 게이트 절연막은 도에서 보는 바와 같이 제1절연막 패턴과 제2절연막의 적층으로 게이트 절연막을 형성하게 되고, 캐패시터의 제1전극과 제2전극의 사이에 형성되는 캐패시터의 절연막은 제2절연막으로만 형성된다. 따라서, 상기 제2절연막의 두께를 조절함으로서, 캐패시터의 정전 용량(Capacitance)을 조절할 수 있는데, 정전 용량은 캐패시터의 절연막의 두께가 얇을수록 커짐으로 상기 제2절연막의 두께는 얇게 하는 것이 바람직하다. 이때, 상기 게이트 절연막은 필요에 의해서는 제1절연막 패턴과 제2절연막의 적층 이외에 다른 절연막읓 적층하여 이층 이상의 다층으로 형성할 수 있다.
다음, 도 2f는 상기 기판상에 층간절연막 및 소오스/드레인 전극을 형성하는 단계의 공정 단면도이다. 도에서 보는 바와 같이 기판 전면에 층간절연막(119)을 형성하고, 상기 층간절연막 및 제2절연막의 소정의 영역을 식각하여 반도체층의 소오스/드레인 영역의 표면을 노출시킨 후, 소오스/드레인 전극 형성 물질을 증착하고, 패터닝하여 소오스/드레인 전극(120)을 형성하여 박막트랜지스터를 완성한다.
도 3a 내지 도 3d는 본 발명의 다른 일시 예로서, 박막트랜지스터의 소오스/드레인 영역의 소정 영역 및 캐패시터의 제1전극은 MIC 결정화법으로 결정화되고, 상기 소정 영역 이외의 영역의 소오스/드레인 영역 및 박막트랜지스터의 채널 영역은 MILC법으로 결정화된 반도체 소자의 제조 공정의 단면도이다.
먼저, 도 3a는 절연 기판상에 비정질 실리콘을 증착하고 패터닝하여 반도체층 및 캐패시터의 제1전극을 정의하고, 상기 기판상에 제1절연막을 형성한 후, 상기 반도체층의 소정의 영역에 포토레지스터 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크로 이용하여 불순물 주입 공정을 진행하여 반도체층의 소오스/드레인 영역 및 채널 영역을 정의한 후, 상기 캐패시터의 제1전극에 불순물을 주입하는 단계의 공정 단면도이다. 도에서 보는 바와 같이 도 2a 및 도 2b에서 설명한 바와 같은 공정으로 플라스틱 또는 유리와 같은 투명한 절연 기판(201)상에 버퍼층(202)을 형성하고, 상기 버퍼층상에 비정질 실리콘층을 물리적 증기 증착법 또는 화학적 증기 증착법을 이용하여 형성한 후, 패터닝하여 반도체층(203) 및 캐패시터의 제1전극(204)을 정의하고, 상기 기판 전면에 포토레지스트를 도포한 후, 현상 및 노광 공정을 진행하여 상기 반도체층의 소정의 영역에 포토레지스트 패턴(205)을 형성함 으로서, 반도체층의 채널 영역(206) 및 소오스/드레인 영역(207)을 형성한다.
이어서, 상기 포토레지스트 패턴을 마스크로 이용하여 불순물 주입 공정(208)을 실시하여 상기 반도체층의 소오스/드레인 영역 및 캐패시터의 제1전극에 불순물을 주입한다.
다음, 도 3b는 상기 제1절연막을 식각하여 제1절연막 패턴을 형성하고, 상기 기판상에 결정화 유도 물질을 형성하는 단계의 공정 단면도이다. 도에서 보는 바와 같이 상기 형성된 포토레지스트 패턴을 제거하고, 상기 제1절연막을 도 3b의 A 영역에서 보는 바와 같이 소오스/드레인 영역의 중앙부의 소정 영역만이 노출되도록 제1절연막 패턴(209)을 형성하거나, 도 3b의 B 영역에서 보는 바와 같이 소오스/드레인 영역의 가장자리의 소정 영역만이 노출되도록 제1절연막을 패턴하고, 상기 캐패시터의 제1전극의 표면은 전체가 노출되도록 패턴한다.
이어서, 상기 기판상에 도 2c에서 상술한 금속 물질을 기판 전면에 증착한 후, 금속 실리사이드(210)를 형성하고, 상기 금속 실리사이드를 형성하고 남는 금속 물질을 제거한다.
이때, 도 3b의 A 또는 B 영역의 소정 영역의 크기는 특별히 한정하지 않는데, 이는 상기 영역의 크기가 이후 공정에서 MIC 결정화법으로 결정화되는 영역의 크기가 동일하게 됨으로 상기 MIC 결정화법으로 결정화되는 영역은 최소화하는 것이 바람직하기는 하나 상기 소오스/드레인 영역 크기와 비슷하게 형성되어도 무방하다. MIC 결정화법으로 결정화되는 영역이 최소화하는 것이 바람직하는 것은 상기 MIC 결정화법이 결정화 유도 물질에 의해 결정화되고, 상기 결정화 유도 물질이 상 기 결정화된 실리콘층상에 잔류하게 되고, 상기 잔류하는 결정화 유도 물질은 금속임으로 반도체층에 누설 전류을 발생시키고, 이로 인해 박막트랜지스터의 특성을 저하시키기 때문이다.
또한, 상기 A 영역 또는 B 영역과 같은 금속 실리사이드 형성 방법 이외에도 도에는 도시하지 않았지만, 소오스/드레인 영역과 채널 영역의 계면에 인접한 소정의 소오스/드레인 영역에 형성되어도 무방하다.
다음, 도 3c는 상기 기판상에 제2절연막을 형성하고, 열처리하여 소오스/드레인 영역의 소정 영역 및 캐패시터의 제1전극을 MIC 결정화법으로 결정화하고, 상기 MIC 결정화법으로 결정화된 소오스/드레인 영역을 제외한 영역과 채널 영역을 MILC 결정화법으로 결정화하는 단계의 공정 단면도이다. 도에서 보는 바와 같이 상기 기판 전면에 제2절연막(211)을 형성하고, 상기 도 2d에서 설명한 바와 같이 박막트랜지스터의 반도체층 또는 캐패시터의 제1전극을 MIC 결정화법 또는 MILC 결정화법으로 결정화한다.
이때, A 영역에 결정화 유도 물질이 형성된 경우에는 상기 결정화 유도 물질이 형성된 영역에는 MIC 결정화법에 의한 MIC 결정화(212)가 일어나고, 이외의 소오스/드레인 영역은 MILC 결정화법에 의해 MILC 결정화(213)가 일어나게 된다. 즉, 도의 A 영역을 중심으로 상기 MILC 결정화가 전파되어 소오스/드레인 영역의 가장자리(A 영역을 기준으로 왼쪽)뿐만 아니라 채널 영역 방향으로 결정화가 진행되어 소오스/드레인의 소정 영역뿐만 아니라 채널 영역도 결정화된다. 또한 도의 B 영역에 결정화 유도 물질이 형성된 경우에는 소오스/드레인의 가장자리는 MIC 결정화법 으로 결정화되고, 이외의 소오스/드레인 영역은 MILC 결정화법이 진행될 뿐만 아니라 채널 영역도 MILC 결정화법으로 결정화된다.
또한, 도 3c 또는 도 2c에서 보는 바와 같이 소오스/드레인 영역의 양쪽에 결정화 유도 물질을 형성하는 것이 아니라 한쪽에만 결정화 유도 물질을 형성하는 경우, 소오스/드레인 영역의 한쪽 전체 또는 소정의 영역에서만 MIC 결정화가 일어나고, 상기 MIC 결정화에 의해 결정화된 실리콘에서 결정성이 전파되어 채널 영역 및 반대쪽 소오소/채널 영역도 MILC 결정화법으로 결정화될 수 있다.
이때, 상기 캐패시터의 제1전극은 도 2c 및 도 2d에서와 같은 방법에 의해 MIC 결정화법으로 결정화하게 된다.
다음, 도 3d는 상기 기판상에 게이트 전극 및 캐패시터의 제1전극상에 제2전극을 형성하고, 상기 기판상에 층간절연막 및 소오스/드레인 전극을 형성하는 단계의 공정 단면도이다. 도에서 보는 바와 같이 도 2e 및 도 2f에서 설명한 바와 같이 기판 전면에 박막트랜지스터의 게이트 전극과 캐패시터의 제2전극을 동시에 형성할 수 있는 형성 물질을 증착한 후, 패터닝하여 게이트 전극(214) 및 캐패시터의 제2전극(215)을 형성하고, 상기 기판 전면에 층간절연막(216)을 형성한 후, 소오스/드레인 전극(217)을 형성하여 박막트랜지스터 및 캐패시터를 완성한다.
따라서, 플라스틱 또는 유리와 같은 투명한 절연 기판상에 소정의 영역이 MIC 결정화법으로 결정화된 소오스/드레인 영역(상기 소오스/드레인 영역은 MIC 결정화법으로 결정화된 영역 이외에는 MILC 결정화법으로 결정화됨)과 전영역이 MILC 결정화법으로 결정화된 채널 영역을 포함하는 반도체층, 상기 반도체층에 형성된 게이트 절연막, 상기 게이트 절연막상에 형성된 게이트 전극, 상기 게이트 전극을 보호하는 층간절연막 및 상기 반도체층의 소오스/드레인 영역과 전기적으로 콘택을 이루는 소오스/드레인 전극을 포함하는 박막트랜지스터와 상기 박막트랜지스터에 이격되어 형성되고, MIC 결정화법으로 결정화된 제1전극, 상기 제1전극상에 형성된 캐패시터의 절연막 및 상기캐패시터의 절연막상에 형성되고, 상기 박막트랜지스터의 게이트 전극과 같은 물질로 형성된 제2전극을 포함하는 캐패시터를 형성할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 반도체 소자 및 그 제조 방법은 박막트랜지스터의 반도체층과 캐패시터의 제1전극을 비정질 실리콘으로 형성한 후, MIC 또는 MILC 결정화법으로 결정화하고, 박막트랜지스터의 게이트 전극 및 캐패시터의 제2전극을 같은 물질로 형성함으로 간단한 공정으로 박막트랜지스터와 캐패시터를 동시에 형성할 수 있을 뿐만 아니라, 각 소자에 알맞은 결정화법으로 결정화함으로서, 낮은 온도 및 짧은 시간에 결정화를 진행하여 기판이 수축하거나 휘는 현상이 발생하지 않을 뿐만 아니라 박막트랜지스터의 반도체층의 특성과 캐패시터의 특성이 우수하다는 효 과가 있다.

Claims (16)

  1. 절연 기판;
    상기 절연 기판상에 소정의 영역이 MIC 결정화법으로 결정화된 소오스/드레인 영역 및 MILC 결정화법으로 결정화된 채널 영역을 포함하는 반도체층, 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 포함하는 박막트랜지스터; 및
    상기 박막트랜지스터에 이격되어 형성되고, MIC 결정화법으로 결정화된 제1전극, 절연막 및 제2전극을 포함하는 캐패시터
    를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 MIC 결정화법으로 결정화된 소오스/드레인 영역의 소정의 영역 이외의 영역은 MILC 결정화법으로 결정화된 소오스/드레인 영역임을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 MIC 또는 MILC 결정화 방법에 사용되는 결정화 유도 물질은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상의 금속 물질이 실리사이드화된 금속 실리사이드임을 형성한 것임을 특징으로 하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 MIC 또는 MILC 결정화 방법에 사용되는 결정화 유도 물질은 니켈 실리사이드임을 특징으로 하는 반도체 소자.
  5. 제 1항에 있어서,
    상기 소오스/드레인 영역 또는 채널 영역은 400 내지 700℃, 1 내지 18시간 동안 열처리하여 MIC 결정화법 또는 MILC 결정화법에 의해 결정화된 영역임을 특징으로 하는 반도체 소자.
  6. 제 1항에 있어서,
    상기 소오스/드레인 영역 또는 채널 영역은 500 내지 600℃, 3 내지 12시간 동안 열처리하여 MIC 결정화법 또는 MILC 결정화법에 의해 결정화된 영역임을 특징으로 하는 반도체 소자.
  7. 제 1항에 있어서,
    상기 게이트 절연막은 실리콘 산화막 또는 실리콘 질화막과 같은 절연막이 적어도 두 층이상으로 형성되어 있음을 특징으로 하는 반도체 소자.
  8. 제 7항에 있어서,
    상기 캐패시터의 절연막은 게이트 절연막의 두 번째층과 같은 층으로 형성됨을 특징으로 하는 반도체 소자.
  9. 제 1항에 있어서,
    상기 게이트 전극 및 제2전극은 같은 물질로 형성됨을 특징으로 하는 반도체 소자.
  10. 절연 기판상에 비정질 실리콘을 증착하고 패터닝하여 반도체층 및 캐패시터의 제1전극을 정의하는 단계;
    상기 기판상에 제1절연막을 형성하는 단계;
    상기 반도체층의 소정의 영역에 포토레지스터 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 이용하여 불순물 주입 공정을 진행하여 반도체층의 소오스/드레인 영역 및 채널 영역을 정의하고, 상기 캐패시터의 제1전극에 불순물을 주입하는 단계;
    상기 제1절연막을 식각하여 제1절연막 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 기판상에 결정화 유도 물질 및 제2절연막을 형성하는 단계;
    상기 기판을 열처리하여 소오스/드레인 영역의 소정 영역 및 캐패시터의 제1전극을 MIC 결정화법으로 결정화하고, 상기 채널 영역을 MILC 결정화법으로 결정화하는 단계;
    상기 기판상에 게이트 전극 및 캐패시터의 제1전극상에 제2전극을 형성하는 단계; 및
    상기 기판상에 층간절연막 및 소오스/드레인 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 10항에 있어서,
    상기 결정화 유도 물질 형성은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상의 금속 물질을 증착한 후, 열처리하여 형성하고, 잔류하는 금속 물질을 제거하여 형성됨을 특징으로 하는 반도체 소자 제조 방법.
  12. 제 10항에 있어서,
    상기 결정화 유도 물질은 10 내지 200Å의 두께로 형성함을 특징으로 하는 반도체 소자 제조 방법.
  13. 제 10항에 있어서,
    상기 열처리 공정은 400 내지 700℃에서 1 내지 18시간 동안 열처리하는 공정임을 특징으로 하는 반도체 소자 제조 방법.
  14. 제 10항에 있어서,
    상기 열처리 공정은 500 내지 600℃에서 3 내지 12시간 동안 열처리하는 공정임을 특징으로 하는 반도체 소자 제조 방법.
  15. 제 10항에 있어서,
    상기 제1절연막 패턴을 형성하는 단계는 캐패시터의 제1전극은 완전히 오픈 시키고, 반도체층의 소오스/드레인 영역의 전영역, 소오스/드레인 영역의 가장자리, 소오스/드레인 영역의 중앙부 또는 소오스/드레인 영역과 채널 영역의 계면에 인접하는 소정의 소오스/드레인 영역 중 어느 하나 이상의 영역을 오픈시키는 제1절연막 패턴을 형성하는 단계임을 특징으로 하는 반도체 소자 제조 방법.
  16. 제 10항에 있어서,
    상기 제2절연막을 형성하는 단계는 박막트랜지스터의 게이트 절연막 및 캐패시터의 절연막을 형성하는 단계임을 특징으로 하는 반도체 소자 제조 방법.
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US11/149,236 US7423309B2 (en) 2004-06-30 2005-06-10 Semiconductor device and method for fabricating the same
CNB2005100821165A CN100552976C (zh) 2004-06-30 2005-06-29 半导体器件及其制造方法
US12/185,229 US7772061B2 (en) 2004-06-30 2008-08-04 Method for fabricating semiconductor device using two crystallization methods

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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8581317B2 (en) * 2008-08-27 2013-11-12 Texas Instruments Incorporated SOI MuGFETs having single gate electrode level
KR101040984B1 (ko) * 2008-09-09 2011-06-16 경희대학교 산학협력단 비정질 물질의 상변화 방법
CN102709184B (zh) * 2011-05-13 2016-08-17 京东方科技集团股份有限公司 含有多晶硅有源层的薄膜晶体管、其制造方法及阵列基板
KR101809661B1 (ko) * 2011-06-03 2017-12-18 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치
US8486780B2 (en) * 2011-08-29 2013-07-16 Intermolecular, Inc. Doped electrode for dram applications
WO2016187136A1 (en) * 2015-05-15 2016-11-24 Veriskin, Inc. Cutaneous blood flow monitoring device
CN105118777A (zh) * 2015-07-01 2015-12-02 深圳市华星光电技术有限公司 Tft背板的制作方法及其结构
CN105470312A (zh) 2016-02-19 2016-04-06 深圳市华星光电技术有限公司 低温多晶硅薄膜晶体管及其制造方法
CA3034811C (en) * 2016-09-08 2023-07-25 Industrial Scientific Corporation Combustible gas sensing element with cantilever support
CN109599343A (zh) * 2018-12-25 2019-04-09 惠科股份有限公司 薄膜晶体管及其制作方法
CN109742028B (zh) * 2018-12-25 2021-04-02 惠科股份有限公司 一种薄膜晶体管的制作方法、薄膜晶体管和显示面板
KR102894027B1 (ko) 2021-09-07 2025-12-04 삼성전자주식회사 반도체 소자 및 그의 제조 방법
TWI825837B (zh) 2022-07-11 2023-12-11 元太科技工業股份有限公司 薄膜電晶體結構

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980077750A (ko) * 1997-04-22 1998-11-16 윤종용 박막 트랜지스터 액정표시장치(tft-lcd) 및 그 제조방법
KR20030037113A (ko) * 2001-11-02 2003-05-12 피티플러스(주) Ｌｃｄ 및 ｏｅｌｄ용 스토리지 캐패시터 구조 및 제작방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3535463B2 (ja) * 1993-03-22 2004-06-07 株式会社半導体エネルギー研究所 半導体回路の作製方法
TW317643B (ko) * 1996-02-23 1997-10-11 Handotai Energy Kenkyusho Kk
US6278130B1 (en) * 1998-05-08 2001-08-21 Seung-Ki Joo Liquid crystal display and fabricating method thereof
US6930732B2 (en) * 2000-10-11 2005-08-16 Lg.Philips Lcd Co., Ltd. Array substrate for a liquid crystal display
KR100439345B1 (ko) * 2000-10-31 2004-07-07 피티플러스(주) 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법
KR100390522B1 (ko) * 2000-12-01 2003-07-07 피티플러스(주) 결정질 실리콘 활성층을 포함하는 박막트랜지스터 제조 방법
KR100458710B1 (ko) 2001-11-06 2004-12-03 네오폴리((주)) Ｏｅｌｄ용 결정질 실리콘 박막트랜지스터 패널 및 제작방법
JP2003297750A (ja) * 2002-04-05 2003-10-17 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR100496287B1 (ko) * 2002-08-03 2005-06-20 삼성에스디아이 주식회사 실리콘 박막의 결정화 방법, 이를 이용한 박막 트랜지스터및 상기 박막 트랜지스터를 구비한 평판 디스플레이 소자
US6800510B2 (en) * 2002-11-06 2004-10-05 Hannstar Display Corporation Method of controlling storage capacitor's capacitance of thin film transistor liquid crystal display
KR100466628B1 (ko) * 2002-11-12 2005-01-15 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
KR100570974B1 (ko) * 2003-06-25 2006-04-13 삼성에스디아이 주식회사 박막 트랜지스터

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980077750A (ko) * 1997-04-22 1998-11-16 윤종용 박막 트랜지스터 액정표시장치(tft-lcd) 및 그 제조방법
KR20030037113A (ko) * 2001-11-02 2003-05-12 피티플러스(주) Ｌｃｄ 및 ｏｅｌｄ용 스토리지 캐패시터 구조 및 제작방법

Also Published As

Publication number Publication date
KR20060001752A (ko) 2006-01-06
JP2006019697A (ja) 2006-01-19
CN1725512A (zh) 2006-01-25
US7423309B2 (en) 2008-09-09
JP4095074B2 (ja) 2008-06-04
US7772061B2 (en) 2010-08-10
US20060001025A1 (en) 2006-01-05
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