JPH1041516A

JPH1041516A - 薄膜トランジスタおよびその製造方法ならびにこれを搭載した液晶表示装置

Info

Publication number: JPH1041516A
Application number: JP19820596A
Authority: JP
Inventors: Takeshi Kubota; 健久保田; Takeshi Morita; 毅森田; Kazuhiro Kobayashi; 和弘小林; Yoshinori Numano; 良典沼野; Hiroyuki Murai; 博之村井; Toshinori Iwasa; 俊典岩佐; Takeshi Nakajima; 健中嶋; Kazuhiko Noguchi; 和彦野口; Satoshi Kodama; 諭児玉
Original assignee: Advanced Display Inc; Mitsubishi Electric Corp
Current assignee: Advanced Display Inc; Mitsubishi Electric Corp
Priority date: 1996-07-26
Filing date: 1996-07-26
Publication date: 1998-02-13

Abstract

(57)【要約】【課題】ガラス基板上に形成された寄生容量の少ない
自己整合型薄膜トランジスタおよびその製造方法を提供
すると共に、寄生容量の少ない薄膜トランジスタが搭載
することにより、高開口率化による低消費電力の液晶表
示装置を提供する。【解決手段】ガラス基板１上に非晶質シリコン薄膜２
をパターニングしたチャネル層３上にシリコン窒化膜４
を介してゲート電極５を形成する。次に保護膜６を形成
後、部分的にエッチングして露出したチャネル層３部分
にリンイオンを注入してｎ型半導体を形成する。次に金
属薄膜６を形成し、３００゜Ｃでアニールを行い、金属
薄膜６と接合するチャネル層３（非晶質シリコン）の表
面にシリサイド７を形成する。最後に金属薄膜６をゲー
ト電極５に対して選択エッチングしてソース配線を有す
るソース電極８およびドレイン電極９を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば液晶表示
装置等に用いられる非結晶半導体薄膜トランジスタおよ
びその製造方法並びにこれを備えた液晶表示装置に関す
るものである。

【０００２】

【従来の技術】図１０は従来の液晶表示装置等に用いら
れる非結晶半導体薄膜トランジスタを示す断面図であ
る。図において、１はガラス基板、５はゲート電極、１
７はゲート電極５上にゲート絶縁膜（シリコン窒化膜）
４を介して設けられた半導体層、１８は半導体層１７上
に形成された第一の保護膜、１９は第一の保護膜１８上
に形成されたコンタクト層で、第一の保護膜１８上で所
定の間隔をおいて２個に分割されている。８、９は２個
に分割されたコンタクト層１９の上に形成されたソース
電極とドレイン電極で、半導体層１７と共に半導体素子
を構成する。以上のような構造を有する逆スタガ型の薄
膜トランジスタでは、ゲート電極５とソース電極８およ
びドレイン電極９に重なり部分Ａを生じるため寄生容量
が大きくなる。

【０００３】単結晶シリコン基板や多結晶シリコン薄膜
を用いたトランジスタでは、コプレーナ型の構造を有
し、イオン注入と高温での熱処理を利用することによっ
て容易に寄生容量の小さい自己整合型のトランジスタを
作製することができる。コプレーナ型のトランジスタで
は、ソース・ドレイン領域およびゲート電極を低抵抗化
することを目的として、ソース・ドレイン領域およびゲ
ート電極をシリサイド化しており、この方法としては、
高融点金属等をシリコン基板上に堆積させた後、熱処理
によってシリコンと高融点金属層とを反応させ、ソース
・ドレイン領域およびゲート電極のみをシリサイド化す
る方法が用いられている。

【０００４】図１１および図１２は、コプレーナ型のト
ランジスタの製造方法を示す工程図である。まず、図１
１−ａに示すように、ｐ型シリコン基板２０の表面にフ
ィールド酸化膜２１を形成した後、フィールド酸化膜２
１に囲まれた素子領域上にゲート酸化膜２２を介して多
結晶シリコンからなるゲート電極２３を形成する。続い
て、ゲート電極２３をマスクとして素子領域にｎ⁺型の
ソース領域２４、ドレイン領域２５を形成する。次に、
図１１−ｂに示すように、全面にＳｉＯ₂膜２６をＣＶ
Ｄ法により堆積させ、続いて、図１１−ｃに示すよう
に、ＳｉＯ₂膜２６を反応性イオンエッチングによりエ
ッチングし、ゲート電極２３の側面にのみＳｉＯ₂膜２
６を残存させ、スペーサ２６ａを形成する。なお、スペ
ーサ２６ａはゲート電極２３とソース領域２４、ドレイ
ン領域２５間を絶縁するために必要である。次に、図１
２−ａに示すように、全面にタングステン層２７を形成
する。最後に、図１２−ｂに示すように、熱処理を行い
ソース領域２４、ドレイン領域２５およびゲート電極２
３上にシリサイド層２８を形成し、その他の部分のタン
グステン層２７をエッチング除去し、コプレーナ型のト
ランジスタを製造する。

【０００５】

【発明が解決しようとする課題】以上のように、従来の
液晶表示装置等に用いられている非結晶半導体薄膜トラ
ンジスタは、逆スタガ型の構造を有するため、ゲート電
極５とソース電極８およびドレイン電極９に重なり部分
を生じて寄生容量が大きくなる。また、単結晶シリコン
基板や多結晶シリコン薄膜をシリサイド形成によりソー
ス電極およびドレイン電極を低抵抗化したコプレーナ型
のトランジスタでは、形成工程においてガラス基板の耐
熱温度を超える温度での熱処理が必要であるため、液晶
表示装置用のトランジスタとしてガラス基板上に形成す
ることはできないなど問題があった。

【０００６】この発明は、上記のような問題を解決する
ためになされたもので、寄生容量の少ない自己整合型薄
膜トランジスタをガラス基板上に形成することを目的と
する。また、寄生容量の少ない薄膜トランジスタをガラ
ス基板上に形成することにより、高開口率化による低消
費電力の液晶表示装置を得ることを目的とする。

【０００７】

【課題を解決するための手段】この発明に係わる薄膜ト
ランジスタは、両端に不純物を注入して形成したソース
領域およびドレイン領域を有する非結晶半導体薄膜パタ
ーンと、ソース領域およびドレイン領域以外の部分に同
一形状を有する絶縁膜を介して形成されたゲート電極
と、ソース領域およびドレイン領域の表面層に形成され
た低抵抗部を備え、ソース領域およびドレイン領域がゲ
ート電極と重なり部分を有しないものである。また、
低抵抗部は、シート抵抗が１ｋΩ／□以下のものであ
る。

【０００８】また、薄膜トランジスタの製造方法は、基
板上に非結晶半導体薄膜パターンを形成する工程と、非
結晶半導体薄膜パターン上に絶縁膜を介してゲート電極
を形成する工程と、ゲート電極周辺部の絶縁膜をエッチ
ングする工程と、非結晶半導体薄膜パターンのエッチン
グ工程により露出した部分に不純物を注入してソース領
域およびドレイン領域を形成する工程と、全面に薄膜を
形成後、アニールを行い薄膜と接合しているソース領域
およびドレイン領域表面に低抵抗部を形成する工程と、
低抵抗部以外の薄膜をエッチングする工程を含むもので
ある。さらに、全工程が、４００゜Ｃ以下で処理される
ものである。また、低抵抗部を表面層に有したソース領
域およびドレイン領域は、ゲート電極をマスクとして自
己整合的に形成されるものである。

【０００９】また、薄膜は、アニールにより形成された
低抵抗部に対して選択的にエッチングできるものであ
る。さらに、薄膜は、ゲート電極に対して選択的にエッ
チングできるものである。また、ゲート電極は、薄膜に
対して選択エッチングが可能な導電体、あるいは選択エ
ッチングが可能な導電体または絶縁膜を表面層に有する
多層膜である。また、薄膜をエッチングする工程では、
ゲート電極の形成工程において用いたゲート電極上のレ
ジストを、ゲート電極の保護膜として薄膜をエッチング
するものである。さらに、薄膜は、１５０゜Ｃ以下の温
度で形成されると共に、１５０゜Ｃ以下の温度でアニー
ルすることにより、薄膜と接合しているソース領域およ
びドレイン領域表面に低抵抗部が形成されるものであ
る。また、薄膜は、アニールによりソース領域およびド
レイン領域と反応してシート抵抗が１ｋΩ／□以下の低
抵抗部が形成されると共に、ソース配線となりうる低抵
抗な膜である。または、薄膜は、最下層にアニールによ
りソース領域およびドレイン領域と反応してシート抵抗
が１ｋΩ／□以下の低抵抗部を形成できる膜を有すると
共に、その上層にソース配線となりうる低抵抗な膜を有
する多層膜である。

【００１０】また、低抵抗部は、ソース領域およびドレ
イン領域の表面層に金属イオンあるいは金属を含むイオ
ンを注入後アニールして形成したものである。または、
低抵抗部は、ソース領域およびドレイン領域を形成した
基板を金属イオンを含む溶液に浸漬後アニールして形成
したものである。また、基板を金属イオンを含む溶液に
浸漬する工程では、ゲート電極をレジストで被覆して行
うものである。また、金属イオンあるいは金属を含むイ
オンの注入、または金属イオンを含む溶液への浸漬工程
は、ゲート電極周辺部の絶縁膜エッチング工程時に形成
したレジストパターンを付けた状態で行うものである。
また、液晶表示装置は、ガラス基板と、ガラス基板上に
形成された両端にソース領域およびドレイン領域を有す
る非結晶半導体薄膜パターンと、ソース領域およびドレ
イン領域以外の部分に同一形状を有する絶縁膜を介して
形成されたゲート電極と、ソース領域およびドレイン領
域の表面層に形成された低抵抗部と、低抵抗部と電気的
に接続されると共に、ゲート電極と重なり部分を有しな
いソース配線を有するソース電極およびドレイン電極
と、ドレイン電極と電気的に接続された透明導電膜より
なる画素電極と、ガラス基板と共に液晶材料を挟持する
対向電極を有する対向基板を備えたものである。

【００１１】

【発明の実施の形態】

実施の形態１．以下、この発明の一実施の形態である薄
膜トランジスタを図について説明する。図１および図２
は本発明の薄膜トランジスタの製造工程を示す断面図で
ある。図において、１はガラス基板、２はガラス基板１
上に形成された非晶質シリコン薄膜、３は非晶質シリコ
ン薄膜２をパターニングすることにより形成されたチャ
ネル層、４はシリコン窒化膜によるゲート絶縁膜、５は
ゲート絶縁膜４を介してチャネル層３上に形成されたゲ
ート電極、６はゲート電極５上全面に形成された金属薄
膜、７はチャネル層３と金属薄膜６の接合部に形成され
たシリサイド、８および９は、シリサイド７と電気的に
接続されたソース電極およびドレイン電極である。次
に、本実施の形態による薄膜トランジスタの製造方法に
ついて説明する。まず、図１−ａに示すように、ガラス
基板１の表面にプラズマＣＶＤ法等により非晶質シリコ
ン薄膜２を約１００ｎｍ形成する。次に、図１−ｂに示
すように、非晶質シリコン薄膜２を島状にパターニング
してチャネル層３を形成する。次に、図１−ｃに示すよ
うに、シリコン窒化膜を全面に約５００ｎｍ形成してゲ
ート絶縁膜４とする。次に、図１ーｄに示すように、ス
パッタ等により、例えばアルミニウム薄膜等を成膜し、
その後レジストを用いてパターニングすることにより、
ゲート電極５をチャネル層３の上方の位置に形成する。

【００１２】次に、図２−ａに示すように、ゲート電極
５周辺部のゲート絶縁膜４をエッチングした後、全面に
リンイオンを注入して、上層にゲート電極５が形成され
ていない部分のチャネル層３（非晶質シリコン）にソー
ス・ドレイン領域となるｎ型半導体を形成する。次に、
図２−ｂに示すように、一層目がクロム、タングステ
ン、モリブデン、タンタル、白金あるいはコバルトのい
ずれか、二層目がアルミニウム、三層目がクロムの三層
膜からなる金属薄膜６をスパッタ法により形成する。次
に、図２−ｃに示すように、３００゜Ｃでアニールを行
い、金属薄膜６と接合するチャネル層３（非晶質シリコ
ン）のソース・ドレイン領域の表面にシート抵抗が１ｋ
Ω／□以下のシリサイド７を形成する。なお、金属薄膜
６として上記の三層膜の代わりに、非晶質シリコンと４
００゜Ｃ以下の温度で反応してシート抵抗が１ｋΩ／□
以下の低抵抗な化合物あるいは固溶体を形成できる金属
で、かつ形成した低抵抗部分に対して選択的にエッチン
グが可能で、更にゲート電極５に対しても選択的にエッ
チングが可能であれば、他の多層膜あるいは単層膜でも
よい。最後に、図２−ｄに示すように、金属薄膜６をレ
ジストを用いてパターンエッチングし、ゲート電極５上
および周辺部の金属薄膜６を除去すると共に、その他の
部分の金属薄膜６によりソース配線を有するソース電極
８およびドレイン電極９を形成する。このとき、ゲート
電極５上の金属薄膜６は、ゲート電極５に対して選択的
にエッチングされる。

【００１３】この発明によれば、各工程がガラス基板の
耐熱温度以下の温度で処理を行うことができると共に、
ゲート電極５がマスクとなって自己整合的に半導体素子
を形成し、かつゲート電極５がソース電極８およびドレ
イン電極９との重なり部分を有しないため、安価なガラ
ス基板上に寄生容量の小さい自己整合型薄膜トランジス
タを形成することができる。

【００１４】実施の形態２．実施の形態１では、スパッ
タ法により形成した金属薄膜６と非晶質シリコンを反応
させて低抵抗なシリサイド７を形成したが、図３および
図４に示す工程により、金属イオン１１あるいは金属の
フッ化物イオン１２を非晶質シリコンに注入後アニール
することにより低抵抗領域１３を形成しても、実施の形
態１と同様の効果が得られる。図３および図４におい
て、１０はレジスト、１１は金属イオン、１２は金属フ
ッ化物イオン、１３は低抵抗領域である。なお、図１お
よび図２と同一部分については同符号を付し説明を省略
する。

【００１５】実施の形態１と同様に、ガラス基板１上に
非晶質シリコン２（図３−ａ）、パターニングされたチ
ャネル層３（図３−ｂ）、ゲート絶縁膜４（図３−
ｃ）、ゲート電極５（図３−ｄ）を順次形成する。次
に、図４−ａに示すように、レジスト１０を形成してゲ
ート電極５周辺部のゲート絶縁膜４をエッチングした
後、レジスト１０を剥離する前に、全面にリンイオンを
注入して、上層にゲート電極５が形成されていない部分
のチャネル層３にソース・ドレイン領域となるｎ型半導
体を形成する。続いて、図４ーｂに示すように、クロ
ム、タングステン、モリブデン、タンタル、白金あるい
はコバルトのいずれかの金属イオン１１、またはこれら
のフッ化物イオン１２を１０ｋｅＶ程度の比較的低加速
度で注入する。ここで、レジスト１０は低抵抗領域１３
となる部分以外が低抵抗化されるのを防止する。

【００１６】次に、図４−ｃに示すように、レジスト１
０を剥離した後、３００゜Ｃでアニールを行い、チャネ
ル層３（非晶質シリコン）の表面に、注入したイオン１
１、１２との化合物あるいは固溶体によるシート抵抗が
１ｋΩ／□以下の低抵抗領域１３が形成される。最後
に、図４−ｄに示すように、一層目がクロム、二層目が
アルミニウム、三層目がクロムの三層膜をスパッタ法に
より形成した後、この三層膜をレジストを形成してパタ
ーンエッチングし、ゲート電極５上および周辺部の三層
膜を除去すると共に、その他の部分の三層膜によりソー
ス配線を有するソース電極８およびドレイン電極９を形
成する。このとき、ゲート電極５上の三層膜は、ゲート
電極５に対して選択的にエッチングされる。なお、上記
の三層膜の代わりに、ソース配線として十分に低抵抗な
金属で、かつゲート電極５に対して選択的にエッチング
が可能であれば、他の多層膜あるいは単層膜でもよい。

【００１７】実施の形態３．実施の形態１では、スパッ
タ法により形成した金属薄膜６と非晶質シリコンを反応
させて低抵抗なシリサイド７を形成したが、図５および
図６に示す工程のように、基板１を金属イオン１４を含
有する溶液に浸漬後アニールすることにより、金属イオ
ン１４と非晶質シリコンの化合物あるいは固溶体による
低抵抗領域１３を形成しても、実施の形態１と同様の効
果が得られる。図５および図６において、１０はレジス
ト、１４は溶液中の金属イオンである。なお、図１およ
び図２と同一部分については同符号を付し説明を省略す
る。

【００１８】実施の形態１と同様に、ガラス基板１上に
非晶質シリコン２（図５−ａ）、パターニングされたチ
ャネル層３（図５−ｂ）、ゲート絶縁膜４（図５−
ｃ）、ゲート電極５（図５−ｄ）を順次形成する。次
に、図６−ａに示すように、レジスト１０を形成してゲ
ート電極５周辺部のゲート絶縁膜４をエッチングした
後、レジスト１０を剥離する前に、全面にリンイオンを
注入して、上層にゲート電極５が形成されていない部分
のチャネル層３にソース・ドレイン領域となるｎ型半導
体を形成する。続いて、図６−ｂに示すように、ゲート
電極５の腐食を防止するためにゲート電極５上にレジス
ト１０ａを形成後、このガラス基板１を銀あるいは白金
イオン１４を含有する溶液に浸漬する。ここで、レジス
ト１０は低抵抗領域１３となる部分以外が低抵抗化され
るのを防止する。

【００１９】次に、図６−ｃに示すように、レジスト１
０および１０ａを剥離した後、３００゜Ｃでアニールを
行い、チャネル層３（非晶質シリコン）の表面に溶液中
のイオン１４との化合物あるいは固溶体を形成し、シー
ト抵抗が１ｋΩ／□以下の低抵抗領域１３を形成する。
最後に、図６−ｄに示すように、一層目がモリブデン、
二層目がアルミニウム、三層目がクロムの三層膜をスパ
ッタ法により形成した後、この三層膜をレジストを形成
してパターンエッチングし、ゲート電極５上および周辺
部の三層膜を除去すると共に、その他の部分の三層膜に
よりソース配線を有するソース電極８およびドレイン電
極９を形成する。このとき、ゲート電極５上の三層膜
は、ゲート電極５に対して選択的にエッチングされる。
なお、上記の三層膜の代わりに、ソース配線として十分
に低抵抗な金属で、かつゲート電極５に対して選択的に
エッチングが可能であれば、他の多層膜あるいは単層膜
でもよい。

【００２０】実施の形態４．実施の形態１、２および３
では、ゲート電極５にアルミ薄膜を用いたが、ソース電
極８およびドレイン電極９と選択的にエッチングが可能
な導電体、あるいはソース電極８およびドレイン電極９
と選択的にエッチングが可能な導電体あるいは絶縁膜を
表面に有する多層膜をゲート電極としても実施の形態１
と同様の効果が得られる。

【００２１】実施の形態５．実施の形態４では、ゲート
電極としてソース電極およびドレイン電極に対して選択
的にエッチングが可能な導電体あるいは絶縁膜を表面に
有する多層膜を用いたが、図７および図８に示す工程の
ように、ゲート電極５を形成するためのエッチングレジ
ストとして形成したレジスト１５を、ソース電極８およ
びドレイン電極９形成時のエッチング工程におけるゲー
ト電極５の保護膜とすることにより、ゲート電極５の表
面層の材料をソース電極およびドレイン電極に対して選
択的にエッチングが可能な材料に限定することなく、実
施の形態１と同様の効果が得られる。図７および８にお
いて、１５はゲート電極５形成工程において形成したレ
ジストである。なお、図１および図２と同一部分につい
ては同符号を付し説明を省略する。

【００２２】実施の形態１と同様に、ガラス基板１上に
非晶質シリコン２（図７−ａ）、パターニングされたチ
ャネル層３（図７−ｂ）、ゲート絶縁膜４（図７−
ｃ）、ゲート電極５（図７−ｄ）を順次形成する。次
に、図７−ｅに示すように、ゲート電極５をパターン形
成するためのエッチングレジストとして形成したレジス
ト１５を剥離する前に、レジスト１５をマスクとしてゲ
ート絶縁膜４をエッチングする。続いて、全面にリンイ
オンを注入して、上層にゲート電極５が形成されていな
い部分のチャネル層３にソース・ドレイン領域となるｎ
型半導体を形成する。次に、図８ーａに示すように、一
層目がクロム、タングステン、モリブデン、タンタル、
白金あるいはコバルトのいずれか、二層目がアルミニウ
ム、三層目がクロムの三層膜からなる金属薄膜６をスパ
ッタ法により形成する。

【００２３】次に、図８−ｂに示すように、３００゜Ｃ
でアニールを行い、金属薄膜６と接合するソース・ドレ
イン領域となるチャネル層３（非晶質シリコン）の表面
にシート抵抗が１ｋΩ／□以下のシリサイド７を形成す
る。なお、上記の三層膜の代わりに、非晶質シリコンと
４００゜Ｃ以下の温度で反応してシート抵抗が１ｋΩ／
□以下の低抵抗な化合物あるいは固溶体を形成できる金
属で、かつ形成した低抵抗部分に対して選択的にエッチ
ングが可能であれば、他の多層膜あるいは単層膜でもよ
い。次に、図８−ｃに示すように、金属薄膜６をパター
ンエッチングして、ゲート電極５上および周辺部の金属
薄膜６を除去すると共に、ソース配線を有するソース電
極８およびドレイン電極９を形成する。そして最後にレ
ジスト１５を剥離する。このとき、金属薄膜６として、
１５０゜Ｃ以下の温度で成膜されると共に、非晶質シリ
コンと１５０゜Ｃ以下の温度で反応してシート抵抗が１
ｋΩ／□以下の低抵抗なシリサイド７を形成できる金属
を用いることにより、レジスト１５の熱による変質を防
止できるので、ソース配線を有するソース電極８および
ドレイン電極９形成時に用いたレジストと同時に剥離で
きる。

【００２４】実施の形態６．図９はこの発明による薄膜
トランジスタを搭載したＴＦＴ型液晶表示装置のＴＦＴ
基板の部分断面図である。図において、１６は透明導電
膜からなる画素電極である。なお、図１〜８と同一部分
については同符号を付し説明を省略する。実施の形態
１、２、３、４および５と同様の方法で形成された薄膜
トランジスタと、薄膜トランジスタのドレイン電極９と
電気的に接続した画素電極１６をガラス基板１上にマト
リクス状に形成する。本実施の形態によれば、ガラス基
板１上に寄生容量の少ない薄膜トランジスタを形成でき
るため、高開口率化による低消費電力の液晶表示装置を
得ることができる。

【００２５】

【発明の効果】以上のように、この発明によれば、各工
程がガラス基板の耐熱温度以下の温度で処理を行うこと
ができ、かつゲート電極がソース電極およびドレイン電
極との重なり部分を有しないため、安価なガラス基板上
に寄生容量の小さい自己整合型薄膜トランジスタを形成
することができる。また、ガラス基板上に寄生容量の少
ない薄膜トランジスタを形成できるため、高開口率化に
よる低消費電力の液晶表示装置を得ることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１による薄膜トランジ
スタの製造工程を示す断面図である。

【図２】この発明の実施の形態１による薄膜トランジ
スタの製造工程を示す断面図である。

【図３】この発明の実施の形態２による薄膜トランジ
スタの製造工程を示す断面図である。

【図４】この発明の実施の形態２による薄膜トランジ
スタの製造工程を示す断面図である。

【図５】この発明の実施の形態３による薄膜トランジ
スタの製造工程を示す断面図である。

【図６】この発明の実施の形態３による薄膜トランジ
スタの製造工程を示す断面図である。

【図７】この発明の実施の形態５による薄膜トランジ
スタの製造工程を示す断面図である。

【図８】この発明の実施の形態５による薄膜トランジ
スタの製造工程を示す断面図である。

【図９】この発明の実施の形態６による液晶表示装置
のＴＦＴ基板を示す部分断面図である。

【図１０】従来のこの種薄膜トランジスタを示す断面
図である。

【図１１】コプレーナ型のトランジスタの製造方法を
示す工程図である。

【図１２】コプレーナ型のトランジスタの製造方法を
示す工程図である。

【符号の説明】

１ガラス基板、２非晶質シリコン薄膜、３チャネ
ル層、４ゲート絶縁膜、５ゲート電極、６金属薄
膜、７シリサイド、８ソース電極、９ドレイン電
極、１０レジスト、１１金属イオン、１２金属フ
ッ化物イオン、１３低抵抗領域、１４金属イオン、
１５レジスト、１６画素電極、１７半導体層、１
８第一の保護膜、１９コンタクト層、２０ｐ型シ
リコン基板、２１フィールド酸化膜、２３ゲート電
極、２４ソース領域、２５ドレイン、２６ＳｉＯ
₂膜、２６ａスペーサ、２７タングステン層、２８
シリサイド層。

フロントページの続き (72)発明者小林和弘東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者沼野良典東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者村井博之東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者岩佐俊典東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者中嶋健東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者野口和彦東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者児玉諭熊本県菊池郡西合志町御代志997番地株式会社アドバンスト・ディスプレイ内

Claims

【特許請求の範囲】

【請求項１】両端に不純物を注入して形成したソース
領域およびドレイン領域を有する非結晶半導体薄膜パタ
ーン、上記ソース領域およびドレイン領域以外の部分に同一形
状を有する絶縁膜を介して形成されたゲート電極、上記ソース領域およびドレイン領域の表面層に形成され
た低抵抗部を備え、上記ソース領域およびドレイン領域
が上記ゲート電極と重なり部分を有しないことを特徴と
する薄膜トランジスタ。
【請求項２】低抵抗部は、シート抵抗が１ｋΩ／□以
下であることを特徴とする請求項１記載の薄膜トランジ
スタ。
【請求項３】基板上に非結晶半導体薄膜パターンを形
成する工程、上記非結晶半導体薄膜パターン上に絶縁膜を介してゲー
ト電極を形成する工程、上記ゲート電極周辺部の上記絶縁膜をエッチングする工
程、上記非結晶半導体薄膜パターンの上記エッチング工程に
より露出した部分に不純物を注入してソース領域および
ドレイン領域を形成する工程、全面に薄膜を形成後、アニールを行い上記薄膜と接合し
ているソース領域およびドレイン領域表面に低抵抗部を
形成する工程、上記低抵抗部以外の上記薄膜をエッチングする工程を含
むことを特徴とする薄膜トランジスタの製造方法。
【請求項４】全工程が、４００゜Ｃ以下で処理される
ことを特徴とする請求項３記載の薄膜トランジスタの製
造方法。
【請求項５】低抵抗部を表面層に有したソース領域お
よびドレイン領域は、ゲート電極をマスクとして自己整
合的に形成されることを特徴とする請求項３または請求
項４記載の薄膜トランジスタの製造方法。
【請求項６】薄膜は、アニールにより形成された低抵
抗部に対して選択的にエッチングできることを特徴とす
る請求項３〜５のいずれか一項記載の薄膜トランジスタ
の製造方法。
【請求項７】薄膜は、ゲート電極に対して選択的にエ
ッチングできることを特徴とする請求項３〜６のいずれ
か一項記載の薄膜トランジスタの製造方法。
【請求項８】ゲート電極は、薄膜に対して選択エッチ
ングが可能な導電体、あるいは選択エッチングが可能な
導電体または絶縁膜を表面層に有する多層膜であること
を特徴とする請求項３〜７のいずれか一項記載の薄膜ト
ランジスタの製造方法。
【請求項９】薄膜をエッチングする工程では、ゲート
電極形成工程において形成した上記ゲート電極上のレジ
ストを、上記ゲート電極の保護膜として薄膜をエッチン
グすることを特徴とする請求項３〜６のいずれか一項記
載の薄膜トランジスタの製造方法。
【請求項１０】薄膜は、１５０゜Ｃ以下の温度で形成
されると共に、１５０゜Ｃ以下の温度でアニールするこ
とにより、上記薄膜と接合しているソース領域およびド
レイン領域表面に低抵抗部が形成されることを特徴とす
る請求項９記載の薄膜トランジスタの製造方法。
【請求項１１】薄膜は、アニールによりソース領域お
よびドレイン領域と反応してシート抵抗が１ｋΩ／□以
下の低抵抗部が形成されると共に、ソース配線となりう
る低抵抗な膜であることを特徴とする請求項３〜１０の
いずれか一項記載の薄膜トランジスタの製造方法。
【請求項１２】薄膜は、最下層にアニールによりソー
ス領域およびドレイン領域と反応してシート抵抗が１ｋ
Ω／□以下の低抵抗部を形成できる膜を有すると共に、
その上層にソース配線となりうる低抵抗な膜を有する多
層膜であることを特徴とする請求項３〜１１のいずれか
一項記載の薄膜トランジスタの製造方法。
【請求項１３】低抵抗部は、ソース領域およびドレイ
ン領域の表面層に金属イオンあるいは金属を含むイオン
を注入後アニールして形成したことを特徴とする請求項
３〜５のいずれか一項記載の薄膜トランジスタの製造方
法。
【請求項１４】低抵抗部は、ソース領域およびドレイ
ン領域を形成した基板を金属イオンを含む溶液に浸漬後
アニールして形成したことを特徴とする請求項３〜５の
いずれか一項記載の薄膜トランジスタの製造方法。
【請求項１５】基板を金属イオンを含む溶液に浸漬す
る工程では、ゲート電極をレジストで被覆して行うこと
を特徴とする請求項１４記載の薄膜トランジスタの製造
方法。
【請求項１６】金属イオンあるいは金属を含むイオン
の注入、または金属イオンを含む溶液への浸漬工程は、
ゲート電極周辺部の絶縁膜エッチング工程時に形成した
レジストパターンを付けた状態で行うことを特徴とする
請求項１３〜１５のいずれか一項記載の薄膜トランジス
タの製造方法。
【請求項１７】ガラス基板、上記ガラス基板上に形成された両端にソース領域および
ドレイン領域を有する非結晶半導体薄膜パターン、上記ソース領域およびドレイン領域以外の部分に同一形
状を有する絶縁膜を介して形成されたゲート電極、上記ソース領域およびドレイン領域の表面層に形成され
た低抵抗部、上記低抵抗部と電気的に接続されると共に、上記ゲート
電極と重なり部分を有しないソース配線を有するソース
電極およびドレイン電極、上記ドレイン電極と電気的に接続された透明導電膜より
なる画素電極、上記ガラス基板と共に液晶材料を挟持する対向電極を有
する対向基板を備えたことを特徴とする液晶表示装置。