KR100972716B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 및 게이트 전극막을 순차적으로 적층하는 단계와, 상기 게이트 전극막을 패터닝하여 상기 제2 도전막을 노출시키는 단계와, 상기 게이트 전극막의 측벽에 보호막을 형성하는 단계, 및 노출된 상기 제2 도전막, 유전체막, 및 제1 도전막을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자 및 이의 제조 방법을 개시한다.
임계치수, 보호막, 유효 채널 길이

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 특히 게이트 패턴을 형성하기 위한 반도체 소자 및 이의 제조 방법에 관한 것이다.
일반적으로 반도체 소자 중 플래시 메모리 소자는 게이트 패턴은 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 게이트 전극을 패터닝하여 게이트 패턴을 형성한다.
도 1은 종래 기술에 따른 반도체 소자의 게이트 패턴을 형성하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 절연막(11), 플로팅 게이트용 도전막(12), 유전체막(13), 콘트롤 게이트용 도전막(14), 게이트 전극막(15), 및 하드 마스크막(16)을 순차적으로 적층하여 형성한다. 이후, 하드 마스크막(16)을 패터닝하여 이를 이용한 식각 공정을 실시하여 게이트 전극막(15),콘트롤 게이트용 도전막(14), 유전체막(13), 플로팅 게이트용 도전막(12), 및 터널 절연막(11)을 순차적으로 패터닝하여 게이트 패턴을 형성한다.
일반적으로 50nm 이하의 반도체 소자에서는 게이트 전극막으로 텅스텐 실리사이드(Wsix)막을 사용할 경우 텅스텐 실리사이드(Wsix)막 자체의 비저항이 높아 워드라인의 저항(Rs)이 증가하여 프로그램 속도 및 독출 속도가 저하하게 된다. 이를 해결하기 위해서는 텅스텐 실리사이드(Wsix)막의 두께를 증가시켜야 하나 이는 워드라인의 패터닝 공정이 어렵고 워드라인들을 전기적으로 분리시키는 소자 분리막 내에 보이드(Void)가 발생할 수 있다. 따라서 텅스텐 실리사이드(Wsix)막 보다 비저항이 낮은 텅스텐(W)막을 사용하여 게이트 전극막을 형성하는 방법이 연구중이다.
그러나 텅스텐막은 열공정에 의해 쉽게 산화되고, 세정 공정시 세정 용액에 의해 쉽게 부식되거나 산화되어 용해되므로 후속 공정의 제약이 많다.
또한 반도체 소자의 집적도가 점차 증가함에 따라 게이트 패턴의 임계치수(Critical Dimension)도 점차 감소하게 되어 유효 채널 길이(effective channel length)도 감소하게 된다. 유효 채널 길이를 확보하기 위해서는 게이트 전극막(15)을 패터닝한 후, 식각 마스크를 보정하여 오차를 감소시켜야 하며, 이 후, 플로팅 게이트용 도전막(12)을 패터닝할 때도 식각 마스크를 보정하여야 정확한 게이트 패턴 식각 공정을 진행함으로써 소자의 유효 채널 길이를 확보할 수 있다. 이러한 식각 마스크의 보정 공정은 제조 공정 시간 및 비용을 증가시킨다.
또한 최적의 플로팅 게이트 임계치수를 확보하기 위해서는 콘트롤 게이트의 임계치수를 증가시켜야하고, 이는 워드라인 브릿지 현상 또는 셀간 인터퍼런스 마진을 감소시켜 소자의 제조 공정에 많은 어려움이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 게이트 패턴 형성 공정시 게이트 전극막을 패터닝 한 후, 게이트 전극막의 노출된 표면 즉, 게이트 전극막의 측벽을 보호막으로 감싸 후속 열공정, 세정 공정 및 식각 공정시 게이트 전극막이 산화되는 것을 방지할 수 있는 반도체 소자 및 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자는 반도체 기판 상에 순차적으로 적층된 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 및 게이트 전극막이 적층된 게이트 패턴, 및 상기 게이트 전극막 측벽에 형성된 보호막을 포함한다.
상기 보호막은 질화막 및 산화막의 이중 구조로 구성된다.
상기 게이트 전극막의 임계치수보다 상기 플로팅 게이트용 도전막의 임계치수가 크도록 형성된다. 상기 게이트 전극막은 텅스텐(W)으로 구성된다.
상기 게이트 전극막 상에 형성된 하드 마스크 패턴을 더 포함한다. 상기 게이트 전극막과 상기 콘트롤 게이트용 도전막 사이에 형성된 확산 방지막을 더 포함한다.
본 발명의 일실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 및 게이트 전극막을 순차적으로 적층하는 단계와, 상기 게이트 전극막을 패터닝하여 상기 제2 도전막을 노출시키는 단계와, 상기 게이트 전극막의 측벽에 보호막을 형성하는 단계, 및 노출된 상기 제2 도전막, 유전체막, 및 제1 도전막을 식각하여 게이트 패턴을 형성하는 단계를 포함한다.
상기 게이트 전극막을 형성한 후, 상기 게이트 전극막 상에 하드 마스크막을 형성하는 단계를 더 포함한다. 상기 하드 마스크막은 SiON막, TEOS 산화막, 비정질 카본막을 순차적으로 적층하여 형성한다.
상기 게이트 전극막을 패터닝하는 단계는 상기 게이트 전극막의 임계치수가 상기 게이트 패턴의 임계치수보다 작도록 식각한다. 상기 제2 도전막 및 상기 제1 도전막의 임계치수는 상기 게이트 전극막의 임계치수보다 크도록 패터닝한다.
상기 보호막은 질화막 및 산화막의 이중 구조로 형성한다. 상기 유전체막은 제1 산화막, 질화막, 및 제2 산화막으로 형성한다. 상기 제2 산화막보다 상기 산화막의 두께가 더 두껍도록 형성한다.
상기 보호막은 열처리 공정을 이용하여 형성하며, 상기 열처리 공정은 열처리 공정은 NH3 가스를 이용하여 실시한다. 상기 열처리 공정은 800 내지 1000℃의 온도 범위에서 실시한다. 상기 열처리 공정은 900℃의 온도에서 15 내지 20초 동안 실시한다.
본 발명의 일실시 예에 따르면, 반도체 소자의 게이트 패턴 형성 공정시 게이트 전극막을 패터닝 한 후, 게이트 전극막의 노출된 표면 즉, 게이트 전극막의 측벽을 보호막으로 감싸 후속 열공정, 세정 공정 및 식각 공정시 게이트 전극막이 산화되는 것을 방지할 수 있다.
또한 게이트 전극막의 임계치수보다 크도록 콘트롤 게이트 및 플로팅 게이트의 임계치수가 크도록 게이트 패턴을 형성함으로써, 소자의 유효 채널 길이를 용이하게 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2a 내지 도 2c는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102), 유전체막(103), 콘트롤 게이트용 도전막(104), 게이트 전극막(106), 및 하드 마스크막(107)을 순차적으로 적층하여 형성한다.
이때, 플로팅 게이트용 도전막(102) 및 콘트롤 게이트용 도전막(104)은 폴리 실리콘막을 사용하여 형성할 수 있으며, 유전체막(103)은 제1 산화막(103a), 질화막(103b), 및 제2 산화막(103c)으로 이루어진 ONO 구조로 형성하는 것이 바람직하다. 게이트 전극막(106)은 텅스텐(W)막으로 형성하는 것이 바람직하다.
플로팅 게이트용 도전막(102)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다.
콘트롤 게이트용 도전막(104)을 형성한 후, 게이트 전극막(106)을 형성하기 전에 확산 방지막(105)을 형성하는 것이 바람직하다. 확산 방지막(105)은 WN막으로 형성하는 것이 바람직하다.
하드 마스크막(107)은 SiON막, TEOS 산화막, 비정질 카본막을 순차적으로 적층하여 형성하는 것이 바람직하다.
도 2b를 참조하면, 하드 마스크막(107) 상에 포토 레지스트 패턴을 형성한 후, 포토 레지스트 패턴을 이용한 식각 공정을 실시한다. 즉, 하드 마스크막(107)을 패터닝한다.
이 후, 패터닝된 하드 마스크막(107a)을 식각 마스크로 이용하는 식각 공정을 실시하여 게이트 전극막(106), 확산 방지막(105), 및 콘트롤 게이트용 도전 막(104)을 식각하여 1차 게이트 패턴을 형성한다. 이때 식각 공정은 콘트롤 게이트용 도전막(104)을 중단부까지 식각하는 것이 바람직하다.
패터닝된 게이트 전극막(106)의 임계치수(a)는 후속 형성하려는 게이트 패턴의 임계치수보다 작도록 형성하는 것이 바람직하다. 게이트 전극막(106)의 임계치수(a)는 게이트 패턴의 임계치수보다 10nm 작도록 형성하는 것이 바람직하다.
이후, 1차 게이트 패턴 및 콘트롤 게이트용 도전막(104) 상부에 제1 보호막(108)을 형성한다. 제1 보호막(108)은 질화막으로 형성하는 것이 바람직하다.
이 후, 제1 보호막(108)을 포함한 전체 구조 상에 제2 보호막(109)을 형성한다. 제2 보호막(109)은 산화막으로 형성하는 것이 바람직하다.
제1 및 제2 보호막(108, 109)은 후속 공정시 노출되는 게이트 전극막(106)의 측벽을 보호하여 이상 산화가 발생하는 것을 방지하기 위함이다. 또한, 후속 유전체막(103) 식각 공정시 같이 식각되는 것을 방지하기 위하여 질화막, 및 산화막으로 이중 구조로 제1 및 제2 보호막(108, 109)을 형성한다. 제2 보호막(109)은 유전체막(103)의 제2 산화막(103c) 보다 두껍게 형성하는 것이 바람직하다.
도 2c를 참조하면, 식각 공정을 실시하여 콘트롤 게이트용 도전막(104) 상에 형성된 제1 및 제2 보호막(108, 109), 콘트롤 게이트용 도전막(104), 유전체막(103), 플로팅 게이트용 도전막(102), 및 터널 절연막(101)을 식각하여 게이트 패턴(110)을 형성한다.
이때 콘트롤 게이트용 도전막(104)의 임계치수(b) 및 플로팅 게이트용 도전막(102)의 임계 치수(c)는 게이트 전극막(106)의 임계치수(a) 보다 크도록 식각하 는 것이 바람직하다. 이는 소자의 유효 채널 길이를 확보하기 위함이다.
플로팅 게이트용 도전막(102)의 임계 치수(c)는 제1 및 제2 보호막(108, 109)의 증착 두께를 증가시켜 제어 가능하다.
도 3a 및 도 3b는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
본 발명의 제2 실시예는 제1 실시예의 도 2a에 도시된 공정까지 동일한 공정을 진행하므로 이에 대한 상세한 설명은 생략하도록 한다.
도 3a를 참조하면, 하드 마스크막(107) 상에 포토 레지스트 패턴을 형성한 후, 포토 레지스트 패턴을 이용한 식각 공정을 실시한다. 즉, 하드 마스크막(107)을 패터닝한다.
이 후, 패터닝된 하드 마스크막(107a)을 식각 마스크로 이용하는 식각 공정을 실시하여 게이트 전극막(106), 확산 방지막(105), 및 콘트롤 게이트용 도전막(104)을 식각하여 1차 게이트 패턴을 형성한다. 이때 식각 공정은 콘트롤 게이트용 도전막(104)을 중단부까지 식각하는 것이 바람직하다.
이 후, 열처리 공정을 진행하여 게이트 전극막(106)의 측벽을 변환시켜 보호막(108)을 형성한다. 보호막(108)은 WNx막으로 형성하는 것이 바람직하다.
열처리 공정은 NH3 가스를 이용하여 실시하는 것이 바람직하다.
도 4a 및 도 4b는 NH3 가스를 이용한 열처리 공정의 공정 조건에 대한 보호 막(108)의 저항값을 나타내는 그래프이다. 그래프를 참조하면, 열처리 공정시 800 내지 1000℃의 온도 범위에서 실시하는 것이 저항값이 높다. 좀더 바람직하게는 900℃의 온도 범위에서 실시하는 것이 바람직하다. 또한 900℃의 온도 범위에서 열처리 공정을 실시할 경우 15 내지 20초 동안 열처리 공정을 진행하는 것이 저항값이 높다. 따라서 본원 발명의 열처리 공정은 900℃의 온도 범위에서 15 내지 20초 동안 실시하는 것이 바람직하다.
이때 노출되는 콘트롤 게이트용 도전막(104)의 표면도 열처리 공정에 의해 SixNx막으로 변화할 수 있다. 이때 변화한 막은 후속 유전체막(103) 식각 공정시 같이 제거된다.
도 3b를 참조하면, 식각 공정을 실시하여 콘트롤 게이트용 도전막(104), 유전체막(103), 플로팅 게이트용 도전막(102), 및 터널 절연막(101)을 식각하여 게이트 패턴(110)을 형성한다. 식각 공정시 보호막(108)에 의해 게이트 전극막(106)의 측벽이 보호되어 이상산화를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 소자의 게이트 패턴을 형성하기 위한 소자의 단면도이다.
도 2a 내지 도 2c는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 3a 및 도 3b는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 플로팅 게이트용 도전막 103 : 유전체막
104 : 콘트롤 게이트용 도전막 105 :확산 방지막
106 : 게이트 전극막 107 : 하드 마스크막
108 : 제1 보호막 109 : 제2 보호막

Claims (20)

  1. 반도체 기판 상에 순차적으로 적층된 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 및 게이트 전극막이 적층된 게이트 패턴; 및
    상기 게이트 전극막 측벽 및 상부에 이중막으로 형성된 보호막을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 보호막은 질화막 및 산화막의 이중 구조로 구성된 반도체 소자.
  3. 제 1 항에 있어서,
    상기 게이트 전극막의 임계치수보다 상기 플로팅 게이트용 도전막의 임계치수가 크도록 구성된 반도체 소자.
  4. 제 1 항에 있어서,
    상기 게이트 전극막은 텅스텐(W)으로 구성된 반도체 소자.
  5. 제 1 항에 있어서,
    상기 게이트 전극막 상에 형성된 하드 마스크 패턴을 더 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 게이트 전극막과 상기 콘트롤 게이트용 도전막 사이에 형성된 확산 방지막을 더 포함하는 반도체 소자.
  7. 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 및 게이트 전극막을 순차적으로 적층하는 단계;
    상기 게이트 전극막을 패터닝하여 상기 제2 도전막을 노출시키는 단계;
    상기 게이트 전극막의 측벽에 이중막 구조의 보호막을 형성하는 단계; 및
    상기 보호막을 마스크로 이용하여 노출된 상기 제2 도전막, 유전체막, 및 제1 도전막을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 게이트 전극막을 형성한 후,
    상기 게이트 전극막 상에 하드 마스크막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 하드 마스크막은 SiON막, TEOS 산화막, 비정질 카본막을 순차적으로 적층하여 형성하는 반도체 소자의 제조 방법.
  10. 제 7 항에 있어서,
    상기 게이트 전극막을 패터닝하는 단계는
    상기 게이트 전극막의 임계치수가 상기 게이트 패턴의 임계치수보다 작도록 식각하는 반도체 소자의 제조 방법.
  11. 제 7 항에 있어서,
    상기 제2 도전막 및 상기 제1 도전막의 임계치수는 상기 게이트 전극막의 임계치수보다 크도록 패터닝되는 반도체 소자의 제조 방법.
  12. 제 7 항에 있어서,
    상기 보호막은 질화막 및 산화막으로 형성하는 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 유전체막은 제1 산화막, 질화막, 및 제2 산화막으로 형성하는 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제2 산화막보다 상기 산화막의 두께가 더 두껍도록 형성하는 반도체 소자의 제조 방법.
  15. 제 7 항에 있어서,
    상기 보호막은 열처리 공정을 이용하여 형성하는 반도체 소자의 제조 방법.
  16. 제 15 항에 있어서,
    상기 열처리 공정은 NH3 가스를 이용하여 실시하는 반도체 소자의 제조 방법.
  17. 제 15 항에 있어서,
    상기 열처리 공정은 800 내지 1000℃의 온도 범위에서 실시하는 반도체 소자의 제조 방법.
  18. 제 15 항에 있어서,
    상기 열처리 공정은 900℃의 온도에서 15 내지 20초 동안 실시하는 반도체 소자의 제조 방법.
  19. 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 게이트 전극막, 및 하드 마스크막을 순차적으로 적층하는 단계;
    상기 하드 마스크막 및 상기 게이트 전극막을 패터닝하여 상기 제2 도전막을 노출시키는 단계;
    열처리 공정을 실시하여 상기 게이트 전극막의 측벽에 보호막을 형성하는 단계; 및
    노출된 상기 제2 도전막, 유전체막, 및 제1 도전막을 식각하여 게이트 패턴을 형성하되, 상기 제2 도전막 및 제1 도전막의 임계치수가 상기 게이트 전극막의 임계치수보다 크도록 형성하는 단계를 포함하며,
    상기 열처리 공정은 NH3 가스를 이용하여 900℃의 온도에서 15 내지 20초 동안 실시하는 반도체 소자의 제조 방법.
  20. 삭제
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