JPH1154635A - フラッシュメモリの製造方法 - Google Patents
フラッシュメモリの製造方法Info
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- JPH1154635A JPH1154635A JP9210377A JP21037797A JPH1154635A JP H1154635 A JPH1154635 A JP H1154635A JP 9210377 A JP9210377 A JP 9210377A JP 21037797 A JP21037797 A JP 21037797A JP H1154635 A JPH1154635 A JP H1154635A
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- electrode
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Abstract
(57)【要約】
【課題】 浮遊電極と制御電極との間に段差が発生する
ことを防止し、トランジスタ特性の劣化を回避できるフ
ラッシュメモリの製造方法を提供する。 【解決手段】 ポリシリコン膜をエッチングして制御電
極１４ａを形成する際に、例えばエッチングガスの圧力
を上げることにより、制御電極１４ａの断面形状を台形
とする。その後、制御電極１４ａの側面にシリコン酸化
膜からなる保護膜１６を形成し、制御電極１４ａをマス
クとして層間絶縁膜１３をエッチングし、更にポリシリ
コン膜１２をエッチングして浮遊電極を形成する。
ことを防止し、トランジスタ特性の劣化を回避できるフ
ラッシュメモリの製造方法を提供する。 【解決手段】 ポリシリコン膜をエッチングして制御電
極１４ａを形成する際に、例えばエッチングガスの圧力
を上げることにより、制御電極１４ａの断面形状を台形
とする。その後、制御電極１４ａの側面にシリコン酸化
膜からなる保護膜１６を形成し、制御電極１４ａをマス
クとして層間絶縁膜１３をエッチングし、更にポリシリ
コン膜１２をエッチングして浮遊電極を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、浮遊電極及び制御
電極を有するフラッシュメモリの製造方法に関し、特に
浮遊電極を制御電極に対し自己整合的に形成するフラッ
シュメモリの製造方法に関する。
電極を有するフラッシュメモリの製造方法に関し、特に
浮遊電極を制御電極に対し自己整合的に形成するフラッ
シュメモリの製造方法に関する。
【０００２】
【従来の技術】図５〜図６は従来のフラッシュメモリの
製造方法を工程順に示す断面図である。まず、図５
（ａ）に示すように、半導体基板２０上にゲート絶縁膜
２１を約１００Åの厚さに形成し、そのゲート絶縁膜２
１上にポリシリコン膜２２を約１３００Åの厚さに形成
する。次に、ポリシリコン膜２２上に層間絶縁膜（ＯＮ
Ｏ膜）２３を約３００Åの厚さに形成し、更に層間絶縁
膜２３上にポリシリコン膜２４を約１５００Åの厚さに
形成する。そして、このポリシリコン膜２４上にフォト
レジスト膜２５を約０．７６μｍの厚さに形成し、この
フォトレジスト膜２５を露光及び現像処理して、所定の
制御電極形状にパターニングする。
製造方法を工程順に示す断面図である。まず、図５
（ａ）に示すように、半導体基板２０上にゲート絶縁膜
２１を約１００Åの厚さに形成し、そのゲート絶縁膜２
１上にポリシリコン膜２２を約１３００Åの厚さに形成
する。次に、ポリシリコン膜２２上に層間絶縁膜（ＯＮ
Ｏ膜）２３を約３００Åの厚さに形成し、更に層間絶縁
膜２３上にポリシリコン膜２４を約１５００Åの厚さに
形成する。そして、このポリシリコン膜２４上にフォト
レジスト膜２５を約０．７６μｍの厚さに形成し、この
フォトレジスト膜２５を露光及び現像処理して、所定の
制御電極形状にパターニングする。
【０００３】次に、図５（ｂ）に示すように、レジスト
膜２５をマスクとしてポリシリコン膜２４をプラズマエ
ッチングすることにより制御電極２４ａを形成する。そ
の後、レジスト膜２５を除去する。次に、図６（ａ）に
示すように、制御電極２４ａをマスクとして層間絶縁膜
２３をエッチングし、ポリシリコン膜２２を部分的に露
出させる。次いで、図６（ｂ）に示すように、エッチン
グガスを替えてポリシリコン膜２２をエッチングし、浮
遊電極２２ａを制御電極２４ａに対し自己整合的に形成
する。
膜２５をマスクとしてポリシリコン膜２４をプラズマエ
ッチングすることにより制御電極２４ａを形成する。そ
の後、レジスト膜２５を除去する。次に、図６（ａ）に
示すように、制御電極２４ａをマスクとして層間絶縁膜
２３をエッチングし、ポリシリコン膜２２を部分的に露
出させる。次いで、図６（ｂ）に示すように、エッチン
グガスを替えてポリシリコン膜２２をエッチングし、浮
遊電極２２ａを制御電極２４ａに対し自己整合的に形成
する。
【０００４】次いで、制御電極２４ａ及び浮遊電極２２
ａをマスクとして半導体基板２０の表層に不純物を高濃
度にイオン注入し、ソース・ドレイン領域（図示せず）
を制御電極２４ａ及び浮遊電極２２ａに対し自己整合的
に形成する。その後、これらの制御電極２４ａ及び浮遊
電極２２ａを被覆する絶縁膜や配線（いずれも図示せ
ず）等を形成する。このようにして、フラッシュメモリ
が完成する。
ａをマスクとして半導体基板２０の表層に不純物を高濃
度にイオン注入し、ソース・ドレイン領域（図示せず）
を制御電極２４ａ及び浮遊電極２２ａに対し自己整合的
に形成する。その後、これらの制御電極２４ａ及び浮遊
電極２２ａを被覆する絶縁膜や配線（いずれも図示せ
ず）等を形成する。このようにして、フラッシュメモリ
が完成する。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のフラッシュメモリの製造方法には以下に示す問
題点がある。すなわち、浮遊電極２４ａは制御電極２２
ａに対し自己整合的に形成する。この浮遊電極２２ａを
形成する際のエッチング工程において、制御電極２４ａ
がサイドエッチングされ、図７に示すように、制御電極
２４ａの幅が浮遊電極２２ａの幅よりも狭くなってしま
う。そうすると、基板２０の表層に不純物をイオン注入
してソース・ドレイン領域２７を形成する際に、不純物
イオンが浮遊電極２２ａを透過し、浮遊電極２２ａの下
方のゲート絶縁膜２１中や半導体基板２０の表層に注入
されて、ゲート絶縁膜２１及び基板２０表層にダメージ
を与えてしまう。この部分に与えられたダメージは回復
困難であるので、トランジスタの特性が著しく劣化す
る。
た従来のフラッシュメモリの製造方法には以下に示す問
題点がある。すなわち、浮遊電極２４ａは制御電極２２
ａに対し自己整合的に形成する。この浮遊電極２２ａを
形成する際のエッチング工程において、制御電極２４ａ
がサイドエッチングされ、図７に示すように、制御電極
２４ａの幅が浮遊電極２２ａの幅よりも狭くなってしま
う。そうすると、基板２０の表層に不純物をイオン注入
してソース・ドレイン領域２７を形成する際に、不純物
イオンが浮遊電極２２ａを透過し、浮遊電極２２ａの下
方のゲート絶縁膜２１中や半導体基板２０の表層に注入
されて、ゲート絶縁膜２１及び基板２０表層にダメージ
を与えてしまう。この部分に与えられたダメージは回復
困難であるので、トランジスタの特性が著しく劣化す
る。
【０００６】本発明の目的は、浮遊電極と制御電極との
間に段差が発生することを防止し、トランジスタ特性の
劣化を回避できるフラッシュメモリの製造方法を提供す
ることである。
間に段差が発生することを防止し、トランジスタ特性の
劣化を回避できるフラッシュメモリの製造方法を提供す
ることである。
【０００７】
【課題を解決するための手段】上記した課題は、半導体
基板上にゲート絶縁膜、第１の導電体膜、層間絶縁膜及
び第２の導電体膜を順次形成する工程と、前記第２の導
電体膜をパターニングし、断面形状が台形の制御電極を
形成する工程と、前記制御電極の側面に保護膜を被覆す
る工程と、前記制御電極をマスクとして前記層間絶縁膜
をエッチングする工程と、前記制御電極をマスクとして
前記第１の導電体膜をエッチングすることにより浮遊電
極を形成する工程とを有することを特徴とするフラッシ
ュメモリの製造方法により解決する。
基板上にゲート絶縁膜、第１の導電体膜、層間絶縁膜及
び第２の導電体膜を順次形成する工程と、前記第２の導
電体膜をパターニングし、断面形状が台形の制御電極を
形成する工程と、前記制御電極の側面に保護膜を被覆す
る工程と、前記制御電極をマスクとして前記層間絶縁膜
をエッチングする工程と、前記制御電極をマスクとして
前記第１の導電体膜をエッチングすることにより浮遊電
極を形成する工程とを有することを特徴とするフラッシ
ュメモリの製造方法により解決する。
【０００８】以下、本発明の作用について説明する。図
１は本発明の原理を示す模式図である。本発明において
は、まず、半導体基板１０上に、ゲート絶縁膜１、第１
の導電体膜２、層間絶縁膜３及び第２の導電体膜を順次
形成した後、第２の導電体膜をパターニングして制御電
極４ａを形成する。その後、制御電極４ａの側面にシリ
コン酸化膜、シリコン窒化膜又はレジスト等からなる保
護膜６を形成する。この保護膜６により、浮遊電極を形
成するときのエッチング時に制御電極４ａがサイドエッ
チングされることを防止し、制御電極４ａと浮遊電極と
の間に段差が発生することを回避する。
１は本発明の原理を示す模式図である。本発明において
は、まず、半導体基板１０上に、ゲート絶縁膜１、第１
の導電体膜２、層間絶縁膜３及び第２の導電体膜を順次
形成した後、第２の導電体膜をパターニングして制御電
極４ａを形成する。その後、制御電極４ａの側面にシリ
コン酸化膜、シリコン窒化膜又はレジスト等からなる保
護膜６を形成する。この保護膜６により、浮遊電極を形
成するときのエッチング時に制御電極４ａがサイドエッ
チングされることを防止し、制御電極４ａと浮遊電極と
の間に段差が発生することを回避する。
【０００９】ところで、制御電極の断面形状が矩形であ
るとすると、浮遊電極の幅が制御電極の幅よりも保護膜
の厚さ分だけ広くなり、制御電極と浮遊電極との間に段
差が発生してしまう。しかし、図１（ａ）に示すよう
に、制御電極４ａの断面形状を台形状（順テーパー形
状）とし、この台形状の制御電極４ａの側面を保護膜６
で被覆すると、図１（ｂ）に示すように、第１の導電体
膜２をエッチングする際に保護膜６がエッチングされて
膜厚が薄くなり、特に傾斜面の下側の保護膜６の膜厚が
薄くなる。これにより、制御電極４ａと浮遊電極との段
差が小さくなる。従って、本発明においては、制御電極
の断面形状は台形状とする。
るとすると、浮遊電極の幅が制御電極の幅よりも保護膜
の厚さ分だけ広くなり、制御電極と浮遊電極との間に段
差が発生してしまう。しかし、図１（ａ）に示すよう
に、制御電極４ａの断面形状を台形状（順テーパー形
状）とし、この台形状の制御電極４ａの側面を保護膜６
で被覆すると、図１（ｂ）に示すように、第１の導電体
膜２をエッチングする際に保護膜６がエッチングされて
膜厚が薄くなり、特に傾斜面の下側の保護膜６の膜厚が
薄くなる。これにより、制御電極４ａと浮遊電極との段
差が小さくなる。従って、本発明においては、制御電極
の断面形状は台形状とする。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。図２〜図４は本発
明の実施の形態のフラッシュメモリの製造方法を工程順
に示す断面図である。まず、図２（ａ）に示すように、
半導体基板１０上にゲート絶縁膜１１を約１０００Åの
厚さに形成し、このゲート酸化膜１１上にポリシリコン
膜１２を約１３００Åの厚さに形成する。その後、ポリ
シリコン膜１２上に層間絶縁膜（ＯＮＯ膜）１３を約３
００Åの厚さに形成する。そして、この層間絶縁膜１３
上にポリシリコン膜１４を約１５００Åの厚さに形成す
る。
て、添付の図面を参照して説明する。図２〜図４は本発
明の実施の形態のフラッシュメモリの製造方法を工程順
に示す断面図である。まず、図２（ａ）に示すように、
半導体基板１０上にゲート絶縁膜１１を約１０００Åの
厚さに形成し、このゲート酸化膜１１上にポリシリコン
膜１２を約１３００Åの厚さに形成する。その後、ポリ
シリコン膜１２上に層間絶縁膜（ＯＮＯ膜）１３を約３
００Åの厚さに形成する。そして、この層間絶縁膜１３
上にポリシリコン膜１４を約１５００Åの厚さに形成す
る。
【００１１】次に、ポリシリコン膜１４上にフォトレジ
スト膜１５を形成し、このフォトレジスト膜１５を露光
及び現像処理することにより、所定の制御電極形状にパ
ターニングする。次に、レジスト膜１５をマスクにして
ポリシリコン膜１４をドライエッチングし、図２（ｂ）
に示すように、制御電極１４ａを形成する。このときの
エッチングは、例えば平行平板型リアクターを用い、Ｒ
Ｆパワーが２５０Ｗ、圧力が１４０mTorr 、エッチング
ガスがＨＢｒ、ガス流量が１００ｓｃｃｍの条件で行
う。一般的にポリシリコン膜のエッチング時にエッチン
グガスの圧力を高くすると、断面が台形状（順テーパー
状）になる。また、フォトレジスト膜１５を露光する際
にパターン縁部での露光量を段階的又は連続的に変える
と、現像後のフォトレジスト膜１５の断面形状が台形状
になる。この台形状のレジスト膜１５をマスクとしてポ
リシリコン膜１４をエッチングすることにより制御電極
１４ａを台形状に形成することができる。
スト膜１５を形成し、このフォトレジスト膜１５を露光
及び現像処理することにより、所定の制御電極形状にパ
ターニングする。次に、レジスト膜１５をマスクにして
ポリシリコン膜１４をドライエッチングし、図２（ｂ）
に示すように、制御電極１４ａを形成する。このときの
エッチングは、例えば平行平板型リアクターを用い、Ｒ
Ｆパワーが２５０Ｗ、圧力が１４０mTorr 、エッチング
ガスがＨＢｒ、ガス流量が１００ｓｃｃｍの条件で行
う。一般的にポリシリコン膜のエッチング時にエッチン
グガスの圧力を高くすると、断面が台形状（順テーパー
状）になる。また、フォトレジスト膜１５を露光する際
にパターン縁部での露光量を段階的又は連続的に変える
と、現像後のフォトレジスト膜１５の断面形状が台形状
になる。この台形状のレジスト膜１５をマスクとしてポ
リシリコン膜１４をエッチングすることにより制御電極
１４ａを台形状に形成することができる。
【００１２】なお、制御電極１４ａの側壁の角度は、基
板１０の表面に対し８７〜８８°とすることが好まし
い。このようにして、制御電極１４ａを形成した後、レ
ジスト膜１５を除去する。
板１０の表面に対し８７〜８８°とすることが好まし
い。このようにして、制御電極１４ａを形成した後、レ
ジスト膜１５を除去する。
【００１３】次に、図３（ａ）に示すように、層間絶縁
膜１３をエッチングする。このときのエッチングは、例
えば平行平板型リアクターを使用し、ＲＦパワーが１０
０Ｗ、圧力が７０mTorr 、ガスがＣＦ4 、流量が１２０
ｓｃｃｍの条件で行う。次に、基板１１を縦型拡散炉内
に入れ、約８００℃の温度で２５分間保持（ドライ酸
化）する。これにより、図３（ｂ）に示すように、制御
電極１４ａの表面が酸化されて、厚さが約２００Åのシ
リコン酸化膜からなる保護膜１６が形成される。
膜１３をエッチングする。このときのエッチングは、例
えば平行平板型リアクターを使用し、ＲＦパワーが１０
０Ｗ、圧力が７０mTorr 、ガスがＣＦ4 、流量が１２０
ｓｃｃｍの条件で行う。次に、基板１１を縦型拡散炉内
に入れ、約８００℃の温度で２５分間保持（ドライ酸
化）する。これにより、図３（ｂ）に示すように、制御
電極１４ａの表面が酸化されて、厚さが約２００Åのシ
リコン酸化膜からなる保護膜１６が形成される。
【００１４】次いで、図４に示すように、制御電極１４
ａ及びその周囲の酸化膜１６をマスクとしてポリシリコ
ン膜１２エッチングし、制御電極１４ａに対し自己整合
的に浮遊電極１２ａを形成する。このときのエッチング
条件は、例えば平行平板型リアクターを用い、ＲＦパワ
ーが２５０Ｗ、圧力が１４０mTorr 、エッチングガスが
ＨＢｒ、ガス流量が１００ｓｃｃｍの条件で行う。この
エッチング時に、酸化膜１６により制御電極１４ａが保
護され、制御電極１４ａのサイドエッチングによる幅の
縮小が防止される。また、ポリシリコン膜１２のエッチ
ング時には保護膜１６も若干エッチングされ、特に保護
膜１６の下部部分がエッチングにより膜厚が薄くなり、
制御電極１４ａと浮遊電極１２ａとの間に段差が形成さ
れることが抑制される（図１参照）。
ａ及びその周囲の酸化膜１６をマスクとしてポリシリコ
ン膜１２エッチングし、制御電極１４ａに対し自己整合
的に浮遊電極１２ａを形成する。このときのエッチング
条件は、例えば平行平板型リアクターを用い、ＲＦパワ
ーが２５０Ｗ、圧力が１４０mTorr 、エッチングガスが
ＨＢｒ、ガス流量が１００ｓｃｃｍの条件で行う。この
エッチング時に、酸化膜１６により制御電極１４ａが保
護され、制御電極１４ａのサイドエッチングによる幅の
縮小が防止される。また、ポリシリコン膜１２のエッチ
ング時には保護膜１６も若干エッチングされ、特に保護
膜１６の下部部分がエッチングにより膜厚が薄くなり、
制御電極１４ａと浮遊電極１２ａとの間に段差が形成さ
れることが抑制される（図１参照）。
【００１５】その後、制御電極１４ａ及び浮遊電極１２
ａをマスクとして基板１０の表層に不純物をイオン注入
し、ソース・ドレイン領域（図示せず）を形成する。そ
して、全面に絶縁膜を形成し、該絶縁膜にコンタクトホ
ールを選択的に形成し、全面に導電体膜を形成した後、
導電体膜をパターニングして配線（いずれも図示せず）
を形成する。このようにして、フラッシュメモリが製造
される。
ａをマスクとして基板１０の表層に不純物をイオン注入
し、ソース・ドレイン領域（図示せず）を形成する。そ
して、全面に絶縁膜を形成し、該絶縁膜にコンタクトホ
ールを選択的に形成し、全面に導電体膜を形成した後、
導電体膜をパターニングして配線（いずれも図示せず）
を形成する。このようにして、フラッシュメモリが製造
される。
【００１６】本実施の形態においては、制御電極１４ａ
をマスクとしてポリシリコン膜１２をエッチングする際
に、制御電極１４ａの表面がシリコン酸化膜からなる保
護膜１６で覆われているため、ポリシリコン膜１２をエ
ッチングする際のプラズマから制御電極１４ａが保護さ
れる。これにより、制御電極１４ａのサイドエッチング
が防止され、制御電極１４ａと浮遊電極１２ａとの間に
段差が発生することが回避される。従って、浮遊電極１
２ａの下方のゲート絶縁膜１１及び基板１０の部分、特
に半導体基板表層のソース・ドレイン間の部分に不純物
イオンによるダメージが発生することが回避され、トラ
ンジスタ特性の劣化が防止されるという効果が得られ
る。
をマスクとしてポリシリコン膜１２をエッチングする際
に、制御電極１４ａの表面がシリコン酸化膜からなる保
護膜１６で覆われているため、ポリシリコン膜１２をエ
ッチングする際のプラズマから制御電極１４ａが保護さ
れる。これにより、制御電極１４ａのサイドエッチング
が防止され、制御電極１４ａと浮遊電極１２ａとの間に
段差が発生することが回避される。従って、浮遊電極１
２ａの下方のゲート絶縁膜１１及び基板１０の部分、特
に半導体基板表層のソース・ドレイン間の部分に不純物
イオンによるダメージが発生することが回避され、トラ
ンジスタ特性の劣化が防止されるという効果が得られ
る。
【００１７】なお、上述の実施の形態では制御電極１４
ａの側面にシリコン酸化膜を形成して保護膜としたが、
保護膜はシリコン窒化膜又はレジストコーティング膜に
より形成してもよい。また、シリコン酸化膜又はシリコ
ン窒化膜等からなる保護膜は、プラズマＣＶＤ（Chemic
al Vapor Deposition ）法により形成してもよい。例え
ば、シリコン窒化膜からなる保護膜は、ＳｉＨ2 Ｃｌ2
＋ＮＨ3 ガスを使用した減圧ＣＶＤ法により、基板を８
００℃の温度で５分間保持することにより形成できる。
また、保護膜をレジストコーティング法により形成する
場合は、基板上に約２ｃｃのレジストを滴下し、３００
０ｒｐｍの回転数でスピンコートする。この場合、レジ
スト膜は、浮遊電極形成後に過硫酸（Ｈ2 Ｏ2 ＋Ｈ2 Ｓ
Ｏ4 ）により除去する。
ａの側面にシリコン酸化膜を形成して保護膜としたが、
保護膜はシリコン窒化膜又はレジストコーティング膜に
より形成してもよい。また、シリコン酸化膜又はシリコ
ン窒化膜等からなる保護膜は、プラズマＣＶＤ（Chemic
al Vapor Deposition ）法により形成してもよい。例え
ば、シリコン窒化膜からなる保護膜は、ＳｉＨ2 Ｃｌ2
＋ＮＨ3 ガスを使用した減圧ＣＶＤ法により、基板を８
００℃の温度で５分間保持することにより形成できる。
また、保護膜をレジストコーティング法により形成する
場合は、基板上に約２ｃｃのレジストを滴下し、３００
０ｒｐｍの回転数でスピンコートする。この場合、レジ
スト膜は、浮遊電極形成後に過硫酸（Ｈ2 Ｏ2 ＋Ｈ2 Ｓ
Ｏ4 ）により除去する。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
制御電極を断面形状が台形状に形成し、この制御電極の
側面を保護膜で被覆した後、第１の導電体膜をエッチン
グして浮遊電極を形成するので、浮遊電極形成時に制御
電極がサイドエッチングされて制御電極と浮遊電極との
間に段差が生じることを回避できる。これにより、浮遊
電極の下方のゲート絶縁膜や基板の表層に不純物による
ダメージが発生することを防止でき、トランジスタ特性
の劣化を回避できるという効果を奏する。
制御電極を断面形状が台形状に形成し、この制御電極の
側面を保護膜で被覆した後、第１の導電体膜をエッチン
グして浮遊電極を形成するので、浮遊電極形成時に制御
電極がサイドエッチングされて制御電極と浮遊電極との
間に段差が生じることを回避できる。これにより、浮遊
電極の下方のゲート絶縁膜や基板の表層に不純物による
ダメージが発生することを防止でき、トランジスタ特性
の劣化を回避できるという効果を奏する。
【図１】本発明の原理を説明する模式図である。
【図２】本発明の実施の形態のフラッシュメモリの製造
方法を工程順に示す断面図（その１）である。
方法を工程順に示す断面図（その１）である。
【図３】本発明の実施の形態のフラッシュメモリの製造
方法を工程順に示す断面図（その２）である。
方法を工程順に示す断面図（その２）である。
【図４】本発明の実施の形態のフラッシュメモリの製造
方法を工程順に示す断面図（その３）である。
方法を工程順に示す断面図（その３）である。
【図５】従来のフラッシュメモリの製造方法を工程順に
示す断面図（その１）である。
示す断面図（その１）である。
【図６】従来のフラッシュメモリの製造方法を工程順に
示す断面図（その２）である。
示す断面図（その２）である。
【図７】従来の問題点を示す模式的断面図である。
１ ゲート絶縁膜 ２ 第１の導電体膜 ３，１３，２３ 層間絶縁膜 ４ａ，１４ａ，２４ａ 制御電極 ６，１６ 保護膜 １０，２０ 半導体基板 １１，２１ ゲート絶縁膜 １２，１４，２２，２４ ポリシリコン膜 １２ａ，２２ａ 浮遊電極 １５ レジスト膜
Claims (5)
- 【請求項１】 半導体基板上にゲート絶縁膜、第１の導
電体膜、層間絶縁膜及び第２の導電体膜を順次形成する
工程と、 前記第２の導電体膜をパターニングし、断面形状が台形
の制御電極を形成する工程と、 前記制御電極の側面に保護膜を被覆する工程と、 前記制御電極をマスクとして前記層間絶縁膜をエッチン
グする工程と、 前記制御電極をマスクとして前記第１の導電体膜をエッ
チングすることにより浮遊電極を形成する工程とを有す
ることを特徴とするフラッシュメモリの製造方法。 - 【請求項２】 前記保護膜は、前記制御電極の表面を熱
酸化することにより形成することを特徴とする請求項１
に記載のフラッシュメモリの製造方法。 - 【請求項３】 前記保護膜は、シリコン窒化膜により形
成することを特徴とする請求項１に記載のフラッシュメ
モリの製造方法。 - 【請求項４】 前記保護膜は、レジストの塗布により形
成することを特徴とする請求項１に記載のフラッシュメ
モリの製造方法。 - 【請求項５】 前記保護膜は、ＣＶＤ法により形成する
ことを特徴とする請求項１に記載のフラッシュメモリの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9210377A JPH1154635A (ja) | 1997-08-05 | 1997-08-05 | フラッシュメモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9210377A JPH1154635A (ja) | 1997-08-05 | 1997-08-05 | フラッシュメモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1154635A true JPH1154635A (ja) | 1999-02-26 |
Family
ID=16588344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9210377A Withdrawn JPH1154635A (ja) | 1997-08-05 | 1997-08-05 | フラッシュメモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1154635A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006229045A (ja) * | 2005-02-18 | 2006-08-31 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR101065246B1 (ko) * | 2009-03-03 | 2011-09-19 | 연세대학교 산학협력단 | 금속 배선을 이용하여 자기정렬된 패턴 구조를 갖는 반도체소자의 제조 방법 |
-
1997
- 1997-08-05 JP JP9210377A patent/JPH1154635A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006229045A (ja) * | 2005-02-18 | 2006-08-31 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR101065246B1 (ko) * | 2009-03-03 | 2011-09-19 | 연세대학교 산학협력단 | 금속 배선을 이용하여 자기정렬된 패턴 구조를 갖는 반도체소자의 제조 방법 |
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