KR101388127B1 - 신호 비교 회로 및 전력 변환 장치 - Google Patents

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Abstract

전압 검출용 제1 적분 회로(21)와 전압 검출용 제2 적분 회로(22)에 의해 전압 편차를 시간량으로 변환함과 동시에, 설정 전류값 상당의 전압값이 입력되는 전류 제어용 제1 적분 회로(31)와, 리액터 전류값 상당의 전압값이 입력되는 전류 제어용 제2 적분 회로(32)에 의해, 전류 설정값, 전류 측정값도 시간량으로 변환하여 제어한다. 그리고, 조작량 신호 발생 회로(25)에 의해, 전류 제어용 제1 적분 회로(31)의 스타트를 전류 제어용 제1 적분 회로(32)의 스타트보다도 고분해능으로 전압 편차에 상당하는 시간만큼 지연시킨다. 이것에 의해, 전원으로부터 리액터를 항하여 흐르는 전류를 고정밀도로 온 오프 제어할 수 있고, 또한 제어 연산 회로를 디지털화할 수가 있다.
전력 변환 장치, 출력 전압 검출 회로, 전류 제어 회로, DC/DC 변환 회로, 구동 회로, 출력 편차 검출 회로, 조작량 신호 발생 회로, 비교기, 계수기, 감산기, 제어 연산 회로.

Description

신호 비교 회로 및 전력 변환 장치{SIGNAL COMPARISON CIRCUIT AND POWER CONVERSION DEVICE}
본 발명은, 아날로그량과 디지털량으로부터 목적 신호를 생성하는 신호 비교 회로, 및 출력 전압 검출 회로와 전류 제어 회로를 구비하고, 상기 출력 전압 검출 회로가 검출한 출력 전압값과 목표 출력 전압값과의 편차에 의거하여, 상기 전류 제어 회로에 의해, 직류 전원으로부터 리액터를 향하여 흐르는 전류를 고정밀도로 온 오프 제어할 수 있고, 또한 제어 연산 회로를 디지털화할 수 있는 신호 비교 회로를 탑재한 전력 변환 장치에 관한 것이다.
종래, 도 19에 도시한 바와 같은 전류 인젝트형의 전력 변환 장치(9)(DC/DC 컨버터)가 알려져 있다.
이 전력 변환 장치(9)는 제어 회로(91)와, 구동 회로(92)와, 컨버터 회로로 이루어진다. 컨버터 회로는 전원 Ei와, 트랜지스터 스위치 Tr과, 전류 검출용 저항 Rs와, 리액터 L과, 플라이휠 다이오드 FD와, 출력 캐패시터 C로 이루어진다.
제어 회로(91)는, 출력 전압 eo와 리액터 L을 흐르는 전류를 저항 Rs의 전압 강하 es로서 검출하고, eo가 eo *에 근접하도록(편차가 제로(0)로 되도록), 전압 강하 es의 값을 참조하여, 트랜지스터 스위치 Tr을 온 오프하는 것에 의해 입력 전류 ii를 제어하고 있다.
이 전력 변환 장치(9)에서는, 도 19에 도시하는 바와 같이, eo와 eo *과의 편차에 소정의 게인 KP를 곱한 값과, 바이어스 ec에 보상 신호 Sh를 더한 값을 가산하는 것에 의해 피크 전압 eP를 작성한다.
피크 전압 eP와, 전압 Vs(전압 강하 es에 소정의 게인 Acc를 곱하는 것에 의해 생성됨)을 비교기에 의해 비교하고, 그 비교 결과를, 구동 신호 Ss(샘플 주기 Ts)로 동작하는 FF 회로에 입력한다. 이것에 의해, 피크 전압 eP에 도달할 때까지의 시간을 듀티로 하는 제어 신호 Sc가 생성된다. 구동 회로(92)는, 이 제어 신호 Sc에 의거하여, 트랜지스터 스위치 Tr을 온 오프 제어한다.
그런데, 도 19의 전력 변환 회로(9)의 응답 정밀도(제어 정밀도)는, 도 20에 도시한 바와 같이, 제어 신호 Sc의 분해능에 의존한다. 현재, 전력 변환 회로(9)에 사용되는 실용적인 발진기의 주파수는 고작 100㎒이기 때문에, 전력 변환 회로(9) 의 응답 정밀도도 이 영역을 넘지 않는다.
(발명이 해결하고자 하는 과제)
본 발명은, 전원으로부터 리액터를 향하여 흐르는 전류를 고정밀도로 온 오프 제어할 수 있고, 또한 제어 연산 회로를 디지털화할 수 있는 신호 비교 회로 및 전력 변환 장치를 제공하는 것을 목적으로 한다.
(과제를 해결하기 위한 수단)
본 발명의 신호 비교 회로는 (1) 또는 (2)를 요지로 한다.
(1) 아날로그량과 디지털량으로부터 목적 신호를 생성하는 신호 비교 회로로서,
참조 신호를 입력하여 제 1 적분값을 출력하는 제1 적분 회로와,
아날로그량을 입력하여 제 2 적분값을 출력하는 제2 적분 회로와,
상기 디지털량을 시간량으로 변환하여, 상기 제1 적분 회로의 동작 개시 타이밍을, 상기 제2 적분 회로의 동작 개시 타이밍에 대해서 시프트시키는, 조작 신호 발생 회로와,
제1 적분값과 제2 적분값이 각각 임계값에 도달할 때까지의 시간을 비교하고 상기 목적 신호를 생성하는 목적 신호 생성 회로
를 구비한 것을 특징으로 하는 신호 비교 회로.
(2) 상기 아날로그량이 제2 아날로그량이고, 상기 디지털량이 제1 아날로그량으로부터 생성되는 것을 특징으로 하는 (1)에 기재된 신호 비교 회로.
본 발명의 전력 변환 장치는 (3) 내지 (6)을 요지로 한다.
(3) 출력 전압 검출 회로와 전류 제어 회로를 구비하고, 상기 출력 전압 검출 회로가 검출한 제1 아날로그량인 출력 전압값과 목표 출력 전압값과의 편차에 의거하여, 상기 전류 제어 회로에 의해, 제2 아날로그량인 직류 전원으로부터 리액터를 향하여 흐르는 전류를 온 오프 제어하는 신호 비교 회로를 탑재한 전력 변환 장치에 있어서,
상기 출력 전압 검출 회로는,
상기 출력 전압값과 상기 목표 출력 전압값과의 편차에 상당(相當; equivalent)하는 디지털량인 디지털 수치에 따른 시간만큼 기준 클럭 신호의 상승(立上) 타이밍을 기준 클럭 신호의 주파수보다도 높은 분해능으로 시간 변화시킨 조작량 신호를 생성하는 조작 신호 발생 회로로서의 조작량 신호 발생 회로를 구비하고,
상기 전류 제어 회로는,
참조 신호인 상기 리액터를 흐르는 전류의 피크값에 의해 결정되는 전압을, 상기 조작량 신호의 상승 타이밍에서 입력하고 전류 제어용 제1 적분값을 출력하는 제1 적분 회로로서의 전류 제어용 제1 적분 회로와,
상기 리액터를 흐르는 전류에 상당하는 전압을, 상기 기준 클럭 신호의 상승에 동기한 타이밍에서 1회 또는 복수회 반복하여 입력하고 전류 제어용 제2 적분값을 출력하는 제2 적분 회로로서의 전류 제어용 제2 적분 회로와,
상기 전류 제어용 제1 적분값이 제1 소정값에 도달할 때까지의 시간과 상기 전류 제어용 제2 적분값이 제2 소정값에 도달할 때까지의 시간을 비교하고, 상기 전류 제어용 제1 적분값이 제1 소정값에 도달할 때까지의 시간이,
상기 전류 제어용 제2 적분값이 상기 제2 소정값에 도달할 때까지의 시간 이하 또는 동등 이하일 때에(미만), 또는,
상기 전류 제어용 제2 적분값이 상기 제2 소정값에 도달할 때까지의 시간 이상 또는 동등 이상(동등 이상)일 때에, 상기 직류 전원으로부터 상기 리액터를 향하여 흐르는 전류를 오프하는 상기 목적 신호인 전류 제어 신호를 발생하는 상기 목적 신호 생성 회로로서의 전류 제어 신호 발생 회로
를 구비한 것을 특징으로 하는 전력 변환 장치.
(4) 상기 출력 전압 검출 회로는,
상기 출력 전압값을 소정 클럭의 타이밍에서 입력하고 전압 검출용 제1 적분값을 출력하는 전압 검출용 제1 적분 회로와,
상기 목표 출력 전압값을 상기 소정 클럭의 타이밍에서 입력하고 전압 검출용 제2 적분값을 출력하는 전압 검출용 제2 적분 회로와,
상기 전압 검출용 제1 적분값이 제1 소정값에 도달할 때까지의 시간과 상기 전압 검출용 제2 적분값이 제2 소정값에 도달할 때까지의 시간과의 차를 전압 편차 검출용 클럭의 펄스 수에 의해 계수(計數)하고, 그 계수값을 상기 출력 전압값과 상기 목표 출력 전압값과의 편차를 나타내는 디지털 편차값으로서 출력하는 출력 편차 검출 회로와,
상기 디지털 편차값을 입력하고, 상기 디지털 편차값에 의거하여, 상기 전류 제어 회로를 제어하기 위한 디지털 수치를 발생하는 제어 연산 회로
를 더 구비하고,
상기 조작량 신호 발생 회로는, 상기 디지털 수치와, 상기 전류 제어 회로에서의 동작의 시간 기준으로 되는 기준 클럭 신호를 입력하고, 상기 디지털 수치에 따른 시간만큼 상기 기준 클럭 신호의 타이밍을 시간 변화시킨 조작량 신호를 생성하는
것을 특징으로 하는 (3)에 기재된 전력 변환 장치.
(5) 상기 조작량 신호 발생 회로는,
상기 전류 제어 회로를 제어하기 위한 디지털 수치를 입력하고, 복수 비트 신호를 출력하는 디코더와,
상기 복수 비트 신호와, 상기 (전류 제어 회로에서의 동작의 시간 기준으로 되는) 기준 클럭 신호를 입력하는 딜레이 회로
로 이루어지는 것을 특징으로 하는 (3) 또는 (4)에 기재된 전력 변환 장치.
(6) 상기 조작량 신호 발생 회로는,
상기 전류 제어 회로를 제어하기 위한 디지털 수치를 입력하고, 아날로그 스레시홀드(threshold) 전압을 출력하는 DA 변환기와,
상기 (전류 제어 회로에서의 동작의 시간 기준으로 되는) 기준 클럭 신호를 입력하여 그 적분값 전압을 출력하는 적분 회로와,
상기 적분값 전압과 상기 아날로그 스레시홀드 전압과의 비교값을 출력하는 비교기
로 이루어지는 것을 특징으로 하는 (3) 또는 (4)에 기재된 전력 변환 장치.
(발명의 효과)
본 발명의 전력 변환 장치에서는, 전압 검출 회로를 디지털화했으므로, 다양한 조작량 신호를 생성할 수가 있다. 이와 함께, 본 발명에서는, 전류 제어계에 사용하는 2개의 적분 회로중 한쪽을 적분 스타트 시간을 편차 상당분(편차에 상당하는 분)만큼 시간적으로 높은 분해능으로 시프트하도록 구성함으로써, 고정밀도의 제어를 실현할 수가 있다.
본 발명의 전력 변환 장치는, 고정밀도로 피크 전류를 억제할 수 있으므로, 직류 전원의 입력(Ei)이 불안정한 경우에 매우 적합(好適)하게 사용할 수 있다.
도 1은 본 발명의 신호 비교 회로의 설명도,
도 2는 본 발명의 1실시형태를 도시하는 전력 변환 장치의 간이 블록도,
도 3은 본 발명의 1실시형태를 도시하는 전력 변환 장치의 상세 블록도,
도 4의 (a), (b)는 고정밀도화, 고속화를 도모한 실시예를 도시하는 도면,
도 5의 (a), (b), (c)는 고정밀도화, 고속화를 도모한 다른 실시예를 도시하는 도면,
도 6은 도 2의 전압 검출용 제1 적분 회로, 전압 검출용 제2 적분 회로의 동 작을 도시하는 타이밍도,
도 7은 제1 클럭의 1주기당, 상기한 계수값의 차 ΔNR을 복수회 검출한 모습(樣子; 상태)을 도시하는 도면,
도 8은 복수의 펄스를 기준 펄스의 주기에 대해서, 1/N씩 시프트시켜서, 실질상의 구동 주기를 기준 펄스의 주기의 N배로 하는 경우의 설명도,
도 9는 도 2의 조작량 신호 발생 회로의 동작을 도시하는 타이밍도,
도 10은 도 2의 전력 변환 장치에서의 조작량 신호 발생 회로의 1예를 도시하는 도면,
도 11의 (a)는 도 10의 조작량 신호 발생 회로를 구체화한 회로의 1예를 도시하는 도면, 도 11의 (b)는 이 회로의 타이밍도,
도 12의 (a)는 조작량 신호 발생 회로의 다른 예를 도시하는 도면, 도 12의 (b)는 이 회로의 타이밍도,
도 13은 도 2의 전력 변환 장치에서의 전류 제어 신호 발생 회로의 1예를 도시하는 도면,
도 14는 도 13의 전류 제어 신호 발생 회로의 동작을 도시하는 타이밍도,
도 15는 도 2의 전력 변환 장치의 동작을 간결하게 설명하기 위한 타이밍도,
도 16의 (a)는 조작량 신호 발생 회로를 복수로 함으로써, 검출 정밀도를 높게 하고 동작을 고속화한 구성도를 도시하는 도면, 도 16의 (b)는 조작량 신호 발생 회로의 구체적인 구성을 도시하는 도면,
도 17의 (a), (b), (c)는 상술한 전력 변환 장치의 설계 변경예를 도시하는 도면,
도 18의 (a), (b)는 본 발명의 근사(近似) 기술의 설명도,
도 19는 종래의 전력 변환 회로를 도시하는 도면,
도 20은 도 19의 전력 변환 회로의 동작 설명도.
도 1의 (a)는 본 발명의 신호 비교 회로의 1실시형태를 도시하는 구성도이다. 도 1의 (a)에서, 신호 비교 회로(8)는 아날로그량/디지털량 변환 회로(81)와, 조작 신호 발생 회로(82)와, 제1 적분 회로(83)와, 제2 적분 회로(84)와, 목적 신호 출력 회로(85)로 이루어진다.
아날로그량/디지털량 변환 회로(81)는, 제1 아날로그량 A1(아날로그 신호)로부터 디지털량 D(디지털 신호)를 생성한다. 아날로그량/디지털량 변환 회로(81)는, 디지털량 D에 디지털 필터 처리 등의 연산 처리를 실시하도록 구성할 수가 있다.
조작 신호 발생 회로(82)는, 디지털량을 시간량으로 변환하여, 제1 적분 회로의 동작 개시 타이밍을 제2 적분 회로의 동작 개시 타이밍에 대해서 시프트시킨다.
제1 적분 회로(83)는, 참조 신호 R을 입력하고, 그 적분값 S1을 출력한다. 제2 적분 회로(84)는, 제2 아날로그량 A2를 입력하고, 그 적분값 S2를 출력한다. 목적 신호 출력 회로(85)는, 제1 적분 회로(83)와 제2 적분 회로(84)가 각각 임계값에 도달할 때까지의 시간을 비교하여, 목적 신호 Stgt를 생성한다.
아날로그량/디지털량 변환 회로(81), 조작 신호 발생 회로(82), 제1 적분 회로(83) 및 제2 적분 회로(84)에서는, 기준 클럭 clk를 멀티페이즈 처리하는 것에 의해, 실질상(실질적으로), 클럭 clk의 정수배의 클럭으로 동작하도록 구성할 수 있다. 즉, 기준 클럭 clk로부터, 이것과 동일 주파수의 N개의 클럭 clk를 만들고, 이들에 TP/N, 2TP/N, …, (N-1)TP/N 지연의 딜레이 처리를 실시하고, 이들을 합성한 신호를 새로운 클럭으로서 채용함으로써, 고속의 동작을 행하도록 구성할 수 있다.
도 1의 (b)에, 참조 신호 R(임계값을 THR로 나타냄), 적분값 S1, 고속화된 클럭 clkR, 제2 아날로그량 A2(임계값을 THA2로 나타냄), 적분값 S2, 고속화된 클럭 clkA2를 도시한다.
도 1의 (b)에서는, 적분값 S1, S2의 값은, 클럭 clkR, clkA2의 개수로 치환되고, 제1 적분 회로(83) 및 제2 적분 회로(84)의 각 적분값의 차분(差分)은 이들의 개수의 차로서 표시된다. 또한, 클럭 clkR, clkA2는, 도 1의 (b)에서는 동일하게 되어 있지만, 어느 한쪽이 다른 쪽에 대해서 고속이라도 좋다.
도 2 및 도 3은 본 발명의 전력 변환 장치를 도시하는 설명도이다. 전력 변환 장치(1)는, 출력 전압 검출 회로(2)와, 전류 제어 회로(3)와, DC/DC 변환 회로(4)를 구비하고 있다. 전류 제어 회로(3)는, 출력 전압 검출 회로(2)가 검출한 출력 전압 eo와 목표 출력 전압 eo *과의 편차에 의거하여, DC/DC 변환 회로(4)의 회로 전류(직류 전원 Ei로부터 리액터 L을 향하여 흐르는 전류 ii)를 온 오프 제어한다.
도 3에 도시하는 바와 같이, DC/DC 변환 회로(4)는 직류 전원 Ei와, 트랜지스터 스위치 Tr과, 전류 검출 저항 Rs와, 리액터 L과, 플라이휠 다이오드 FD와, 출력 캐패시터 C를 구비하고 있다. 전원 Ei로부터 공급되는 전류(전력)는, 전류 검출 저항 Rs와 리액터 L을 통하여 부하 R에 공급된다. 플라이휠 다이오드 FD는, 트랜지스터 스위치 Tr이 오프되었을 때에 온 상태로 되고, 리액터 L에 축적된 에너지를 부하 R에 공급한다. 출력 캐패시터 C는 평활 콘덴서이다.
도 2에 도시하는 바와 같이, 출력 전압 검출 회로(2)는 전압 검출용 제1 적분 회로(21)와, 전압 검출용 제2 적분 회로(22)와, 출력 편차 검출 회로(23)와, 제어 연산 회로(24)와, 조작량 신호 발생 회로(25)를 구비하고 있다.
도 6의 타이밍도에 참조되는 바와 같이, 전압 검출용 제1 적분 회로(21)는, 출력 전압 eo를 제1 클럭 Ss의 타이밍에서 입력하고, 전압 검출용 제1 적분값 Seo를 출력한다. 전압 검출용 제2 적분 회로(22)는, 목표 출력 전압 eo *을 제1 클럭 Ss의 타이밍에서 입력하고, 전압 검출용 제2 적분값 Seo *을 출력한다. 전압 검출용 제1 적분 회로(21) 및 전압 검출용 제2 적분 회로는, 콘덴서와 저항에 의해 구성할 수가 있다.
전압 검출용 제1 적분 회로(21) 및 전압 검출용 제2 적분 회로(22)에서는, 제1 클럭 Ss를 도 4의 (a), (b)에 도시하는 바와 같이, 기준 클럭 P를, TP/N(TP는 P의 주기, N은 정수(整數)(도 4의 (a)에서는 「4」))씩 시프트시킴으로써, 고속화하고 있다.
또한, 도 5의 (a)에 도시하는 바와 같이, N(여기서는 N=2)의 전압 검출용 제1 적분 회로(211, 212)를 사용하여, 이들의 동작 타이밍을, 딜레이 x에 의해 TP/N만큼 시프트시킴으로써, 전압 검출의 정밀도를 높게 하여 동작을 고속화할 수도 있다. 또, 도 5의 (b)에 도시하는 바와 같이, N(여기서는 N=2)의 전압 검출용 제2 적분 회로(221, 222)를 사용하여, 이들의 동작 타이밍을, 딜레이 x에 의해 TP/N만큼 시프트시킴으로써, 전압 검출의 정밀도를 높게 하여 동작을 고속화할 수도 있다. 또한, 도 5의 (c)에 도시하는 바와 같이, N(여기서는 N=2)세트의 전압 검출용 제1 적분 회로(211, 212)와 전압 검출용 제2 적분 회로(221, 222)를 사용하여, 이들의 동작 타이밍을, 딜레이 x에 의해 TP/N만큼 시프트시킴으로써, 전압 검출의 정밀도를 높게 하여 동작을 고속화할 수도 있다.
출력 편차 검출 회로(23)는, 비교기(231)와 계수기(232)와 감산기(233)로 이루어진다. 비교기(231)는, 전압 검출용 제1 적분값 Seo가 제1 소정값 Vthv1에 도달할 때까지의 시간과, 전압 검출용 제2 적분값 Seo *이 제2 소정값 Vthv2에 도달할 때까지의 시간을 비교한다. 본 실시형태에서는, 제1 소정값 Vthv1 및 제2 소정값 Vthv2를 동일한 임계값 Sthv로 하고 있다. 계수기(232)는, 도 6에 참조되는 바와 같이, 전압 검출용 제1 적분값 Seo가 임계값 Sthv에 도달할 때까지의 시간 Neo와, 전압 검출용 제2 적분값 Seo *이 임계값 Sthv에 도달할 때까지의 시간 Neo *을 전압 편차 검출용 클럭 Ssmp1의 펄스 수에 의해 계수하고 있다.
감산기(233)는, 이 계수값의 차 ΔNR을 전압 편차 검출용 클럭 Ssmp1의 펄스수에 의해 계수하고, 그 계수값 ΔNR을, 출력 전압값 eo와 목표 출력 전압값 eo *과의 편차를 나타내는 디지털 편차값으로서 출력한다.
제어 연산 회로(24)는, 디지털 편차값 ΔNR을 입력하고, 이 값 ΔNR에 의거하여, 전류 제어 회로(3)를 제어하기 위한 디지털 수치 NRM을 발생한다.
또한, 도 6에서는, 제1 클럭 Ss의 1주기 Te(트랜지스터 스위치 Tr의 온 오프의 1주기)당 1회, 전압 편차 검출용 클럭 Ssmp1을 1회로 하고 있지만(전류 제어 회로(3)를 제어하기 위한 디지털 수치 NRM을 1회 검출), 도 7에 도시하는 바와 같이, 제1 클럭 Ss의 1주기 Te당, 디지털 수치 NRM을 복수회 검출하도록 해도 좋다. 도 7에서는, 제1 클럭 Ss의 1주기 Te당, 상기한 계수값의 차 ΔNR을 복수회(여기서는 4회이며, 계측값을 ΔNR1, ΔNR2, ΔNR3, ΔNR4로 나타냄) 검출한 상태가 도시되어 있다.
또, 도 8에 도시하는 바와 같이, 복수의 펄스 P1, P2, P3을 기준 펄스 P0의 주기에 대해서, 1/N씩(여기서의 예에서는 1/4씩) 시프트시켜, 실질상의 구동 주기 P를 기준 펄스 TP의 주기의 N배(여기서의 예에서는 4배)로 할 수가 있다.
조작량 신호 발생 회로(25)는, 출력 전압 eo와 목표 출력 전압 eo *과의 편차에 상당하는 디지털 수치에 따른 시간만큼 기준 클럭 신호(기준 신호 Ssmp2)의 타이밍을 기준 클럭의 주파수보다도 높은 분해능으로 시간 변화시킨 조작량 신호를 생성한다. 즉, 조작량 신호 발생 회로(25)는, 디지털 수치 NRM과, 전류 제어 회로(3)에서의 동작의 시간 기준이 되는 신호(기준 신호 Ssmp2)를 입력하고, 도 9에 도시하는 바와 같이, 디지털 수치 NRM에 따른 시간만큼 신호 Ssmp2의 상승을 시간 변화시킨 조작량 신호 Ssmp3을 생성한다. 예를 들면, Ssmp2의 주파수를 25㎒로 하고, 시간 변화분 Δt의 분해능을 25㎓로 할 수 있다.
도 10에 도시하는 바와 같이, 조작량 신호 발생 회로(25)는, 전류 제어 회 로(3)를 제어하기 위한 디지털 수치 NRM을 입력하고 복수 비트 신호 SRM을 출력하는 디코더(251)와, 복수 비트 신호SRM과 기준 신호 Ssmp2를 입력하는 딜레이 회로(252)로 구성할 수 있다.
도 11의 (a)에 도 10의 조작량 신호 발생 회로(25)를 구체화한 회로를 도시하고, 도 11의 (b)에 이 회로의 타이밍도를 도시한다. 도 11의 (a)는 복수개의 버퍼를 사용한 딜레이 회로이며, 신호 S0이 통과하는 버퍼 수에 따른 지연 시간을 갖는 신호 S1, S2, …를 생성할 수 있다. 예를 들면, 디지털 수치 NRM이 Q비트인 경우, 클럭 Ssmp2를 지연시킨 2Q종류의 지연 신호를 준비한다. 디지털 수치 NRM은, 디코더(251)에 의해서 신호 SRM으로 변환된다. 이 SRM에 대응하는 버퍼를 선택하는 것에 의해, 임의의 지연을 생성할 수 있다. 버퍼 수는 1000정도로 할 수도 있고, 이것에 의해 클럭 Ssmp2를 25㎒로 한 경우, 1000배의 분해 정밀도(25㎓)를 갖는 조작량 신호 Ssmp3을 생성할 수 있다.
조작량 신호 발생 회로(25)의 다른 구성예를 도 12의 (a)에 도시한다. 도 12의 (a)의 조작량 신호 발생 회로(25)는, 전류 제어 회로(3)를 제어하기 위한 디지털 수치를 입력하고 아날로그 스레시홀드 전압을 출력하는 DA 변환기(255)와, 기준 신호 Ssmp2를 입력하고 그 적분값 전압 SL을 출력하는 적분 회로(256)와, 적분값 전압과 아날로그 스레시홀드 전압과의 비교값을 출력하는 비교기(257)로 구성되어 있다. 디지털 수치 NRM을 D/A 변환함으로써, 임계값 Vth를 설정한다. 기준 신호 Ssmp2가 입력되면, 적분 회로(256)에 의해 적분이 개시된다. 적분 회로의 출력 SL이 임계값에 도달할 때까지의 시간은 임계값에 의해 결정되기 때문에, 디지털 수치 NRM에 따른 지연을 생성할 수 있다. 도 12의 (b)에 이 회로의 타이밍도를 도시한다.
또한, 25㎓ 정도의 고주파 신호를 사용할 수 있는 경우(예를 들면, 외부 회로로부터 취득할 수 있는 경우)에는, 조작량 신호 발생 회로(25)를 카운터에 의해 구성할 수도 있다.
이상으로 기술한 출력 전압 검출 회로(2)의 출력은, 도 2에 도시하는 바와 같이, 전류 제어 회로(3)에 부여된다.
전류 제어 회로(3)는, 전류 제어용 제1 적분 회로(31)와, 전류 제어용 제2 적분 회로(32)와, 전류 제어 신호 발생 회로(33)를 구비하고 있다.
전류 제어용 제1 적분 회로(31)는, 소정의 설정값 ec를, 조작량 신호 Ssmp3의 상승 타이밍에서 입력하고, 전류 제어용 제1 적분값 Sep를 출력한다.
전류 제어용 제2 적분 회로(32)는, 리액터 L을 흐르는 전류에 상당하는 전압 es에 소정 게인 Acc를 곱한 전압 Vs를, 기준 클럭(기준 신호) Ssmp4의 상승에 동기한 타이밍(여기서는, Ssmp2의 타이밍)에서 입력하고, 전류 제어용 제2 적분값 SVs를 출력한다.
전류 제어 신호 발생 회로(33)는, 예를 들면 시간 변화분 Δt의 분해능 레벨 의 클럭으로, 전류 제어용 제1 적분값 Sep와 전류 제어용 제2 적분값 SVs를 샘플링하여 비교할 수도 있지만, 본 실시형태에서는, 전류 제어용 제1 적분값 Sep와 전류 제어용 제2 적분값 SVs를 아날로그적으로 비교하고 있다.
전류 제어 신호 발생 회로(33)는, 예를 들면 도 13에 도시하는 바와 같이 비교 회로(331)와, 오프 신호 발생 회로(332)로 구성할 수 있다. 도 14에, 전류 제어 신호 발생 회로(33)의 동작을 나타낸 타이밍도를 도시한다. 비교 회로(331)는, 비교기(3311, 3312)와 AND 게이트(3313)로 이루어진다. 비교기(3311)는, 전류 제어용 제1 적분값 Sep와 제1 소정값 Vth3을 비교하여 비교 결과 Sep_edg로서 출력하고, 비교기(3312)는 전류 제어용 제2 적분값 SVs과 제2 소정값 Vth4를 비교하고 비교 결과 SVs _ edg로서 출력한다. 도 14에서는, 소정값 Vth3과 Vth4는 동일한 임계값 Vthc로 되어 있다.
오프 신호 발생 회로(332)는, 도 13에서는 2개의 FF 회로(3321, 3322)에 의해 구성되어 있다. FF 회로(3321)는, 전류 제어용 제1 적분값 Sep가 제1 소정값 Vth3(여기서는 Vthc)에 도달할 때까지의 시간이, 전류 제어용 제2 적분값 SVs이 제2 소정값 Vth4(여기서는 Vthc)에 도달할 때까지의 시간 이하 또는 미만일 때에, 직류 전원 Ei로부터 리액터 L을 향하여 흐르는 전류 ii를 오프하는 전류 제어 신호 Soff를 발생한다.
즉, 클럭 Ssmp2(또는 Ssmp3), 기준 클럭 Ssmp4의 각 주기에서, 설정값 ec는 전류 제어용 제1 적분 회로(31)에 입력되고, 전압 Vs는 전류 제어용 제2 적분 회로(32)에 입력되고, 각각 적분되어 신호 SVs, Sep로 변환된다. 적분은 동기한 클럭 Ssmp3, Ssmp4가 입력되었을 때에 개시된다.
전류 제어용 제1 적분 회로(31)의 출력 Sep가 비교기(3311)에 의해 Vthc와 비교되고, 전류 제어용 제2 적분 회로(32)의 출력 SVs가 비교기(3312)에 의해 Vthc와 비교된다. 클럭 Ssmp3의 타이밍은 클럭 Ssmp3의 타이밍보다도 지연되어 있으므로, 비교기(3311)의 출력 펄스 Sep_edg가, 비교기(3312)의 출력 펄스 SVs_edg보다도 지연되어 상승한다. FF(3321), FF(3322)에서는, 입력 S가 1로 된 경우, 출력(오버스코어가 부여된 Q)은 0으로 된다. 이 신호는 AND 게이트(3313)의 입력으로 귀환되기 때문에, 펄스 SVs_edg가 동일 주기내에서 상승해도, 그 결과는 플립플롭에 반영되지 않는다. 이 상태는, 플립플롭에 리셋 신호(기준 클럭 Ssmp4)가 입력되는 다음 주기의 최초까지 계속되기 때문에, 전압 Vs가 설정값 ec보다도 작을 때는 오프 신호 Soff는 발생하지 않는다. 전류 제어 신호 발생 회로(33)는, 전압 Vs(리액터 L을 흐르는 전류에 상당하는 전압 es에 게인 Acc을 곱한 전압)이, 전류 제어용 제1 적분 회로(31)에 입력되고, 이 입력값이 소정의 설정값 ec의 적분값에 도달했을 때에, 전류 제어 신호 Soff를 생성하고, 트랜지스터 스위치 Tr이 오프된다(도 15의 타이밍도 참조).
또한, 도 16의 (a)는 조작량 신호 발생 회로(25)를 복수(여기서는, 부호 (251, 252, 253)으로 나타내는 3개의 회로)로 함으로써, 검출 정밀도를 높게 하여 동작을 고속화한 구성도를 도시하고, 도 16의 (b)는 조작량 신호 발생 회로(25)의 구체적인 구성을 도시하고 있다. 도 16의 (b)에 도시하는 바와 같이, 기준 클럭 Samp2는 복수로 분기되어 각 딜레이 요소에 의해 지연을 일으킨 신호는 셀렉터 Y에 의해 선택되고, Samp2로서 출력된다.
도 17의 (a), (b), (c)는, 상술한 전력 변환 장치의 설계 변경예를 도시하는 도면이다.
도 17의 (a)는, 전류 제어용 제1 적분 회로(31)를 복수조(도 17의 (a)에서는 2조) 설치함으로써 검출 정밀도를 높게 하여 동작을 고속화한 예를 도시하고 있다. 여기서는, 전류 제어용 제2 적분 회로(312)에 입력되는 Ssmp3은, 전류 제어용 제1 적분 회로(311)에 입력되는 Ssmp3에 대해서 1/2주기 지연되어 있다.
도 17의 (b)는, 전류 제어용 제1 적분 회로(31)와 전류 제어용 제2 적분 회로(32)를 복수조(도 17의 (b)에서는 2조) 설치함으로써 검출 정밀도를 높게 하여 동작을 고속화한 예를 도시하고 있다. 여기서는, 전류 제어용 제2 적분 회로(322)에 입력되는 Ssmp4는, 전류 제어용 제2 적분 회로(321)에 입력되는 Ssmp4에 대해서 1/2주기 지연되어 있다.
도 17의 (c)는, 전류 제어용 제1 적분 회로(31)와 전류 제어용 제2 적분 회로(32)를 복수조(도 17의 (c)에서는 2조) 설치함으로써 검출 정밀도를 높게 하여 동작을 고속화한 예를 도시하고 있다. 여기서는, 전류 제어용 제2 적분 회로(312)에 입력되는 Ssmp3은, 전류 제어용 제1 적분 회로(311)에 입력되는 Ssmp3에 대해서 1/2주기 지연되어 있다. 또, 전류 제어용 제2 적분 회로(322)에 입력되는 Ssmp4는, 전류 제어용 제2 적분 회로(321)에 입력되는 Ssmp4에 대해서 1/2주기 지연되어 있다.
또한, 도 18의 (a)에 도시하는 바와 같이, NRM을 펄스 출력 회로(61)에 입력하여 펄스 열 PS를 출력시키고, 전류 제어용 적분 회로(62)에 Ssmp4 및 전압 Vs를 입력하여 펄스 열 SS를 출력시키고, 이들 펄스 열 PS, SS를 제어 신호 발생 회로(33)에 입력하여 제어 신호를 생성하는 것도 가능하다.
또, 도 18의 (b)에 도시하는 바와 같이, NRM을 피크값 설정 회로(71)에 입력하여 피크값에 상당하는 값을 출력시킨다. 한편, 전류 제어용 적분 회로(72)에 Ssmp4 및 전압 Vs을 입력하여 펄스 열 SS를 출력시키고, 카운터(73)에 의해 이것을 계수한다. 이 계수값과 피크값 설정 회로(71)의 출력(피크값에 상당하는 값)을 디지털 비교기(74)에 의해 비교하고, 비교 결과를 제어 신호 발생 회로(33)에 보내어 제어 신호를 생성하도록 할 수도 있다.
그러나, 도 18의 (a), (b)에 기재된 회로보다도 본 발명에서의 회로 쪽이, 신뢰성 및 고속성 등의 점에서 우수하다.
이상에서 설명한 바와 같이, 본 실시형태에서는 전압 편차를 시간량으로 변환함과 동시에, 전류 측정값도 시간량으로 변환하여 제어하도록 하였다. 즉, 응답 정밀도(제어 정밀도)는 실질상, 클럭의 주파수에 의존하므로, 고성능의 전력 변환 장치를 제공할 수 있다.
본 발명은, 아날로그량과 디지털량으로부터 목적 신호를 생성하는 신호 비교 회로, 및 출력 전압 검출 회로와 전류 제어 회로를 구비하고, 상기 출력 전압 검출 회로가 검출한 출력 전압값과 목표 출력 전압값과의 편차에 의거하여, 상기 전류 제어 회로에 의해, 직류 전원으로부터 리액터를 향하여 흐르는 전류를 고정밀도로 온 오프 제어할 수 있고, 또한 제어 연산 회로를 디지털화할 수 있는 신호 비교 회로를 탑재한 전력 변환 장치에 관한 기술분야 등에 널리 적용가능하다.

Claims (6)

  1. 아날로그량과 디지털량으로부터 목적 신호를 생성하는 신호 비교 회로로서,
    참조 신호를 입력하여 제 1 적분값을 출력하는 제1 적분 회로와,
    상기 아날로그량을 입력하여 제 2 적분값을 출력하는 제2 적분 회로와,
    상기 디지털량을 시간량으로 변환하여, 상기 제1 적분 회로의 동작 개시 타이밍을, 상기 제2 적분 회로의 동작 개시 타이밍에 대해서 시프트시키는, 조작 신호 발생 회로와,
    상기 제1 적분값과 제2 적분값이 각각 임계값에 도달할 때까지의 시간을 비교하여 상기 목적 신호를 생성하는 목적 신호 생성 회로
    를 구비한 것을 특징으로 하는 신호 비교 회로.
  2. 제1항에 있어서,
    상기 아날로그량이 제2 아날로그량이고, 상기 디지털량이 제1 아날로그량으로부터 생성되는 것을 특징으로 하는 신호 비교 회로.
  3. 출력 전압 검출 회로와 전류 제어 회로를 구비하고, 상기 출력 전압 검출 회로가 검출한 제1 아날로그량인 출력 전압값과 목표 출력 전압값과의 편차에 의거하여, 상기 전류 제어 회로에 의해, 제2 아날로그량인 직류 전원으로부터 리액터를 향하여 흐르는 전류를 온 오프 제어하는 신호 비교 회로를 탑재한 전력 변환 장치에 있어서,
    상기 출력 전압 검출 회로는,
    상기 출력 전압값과 상기 목표 출력 전압값과의 편차에 상당(相當)하는 디지털량인 디지털 수치에 따른 시간만큼 기준 클럭 신호의 상승(立上) 타이밍을 기준 클럭 신호의 주파수보다도 높은 분해능으로 시간 변화시킨 조작량 신호를 생성하는 조작 신호 발생 회로로서의 조작량 신호 발생 회로를 구비하고,
    상기 전류 제어 회로는,
    참조 신호인 상기 리액터를 흐르는 전류의 피크값에 의해 결정되는 전압을, 상기 조작량 신호의 상승 타이밍에서 입력하여 전류 제어용 제1 적분값을 출력하는 제1 적분 회로로서의 전류 제어용 제1 적분 회로와,
    상기 리액터를 흐르는 전류에 상당하는 전압을, 상기 기준 클럭 신호의 상승에 동기(同期)한 타이밍에서 1회 또는 복수회 반복하여 입력하여 전류 제어용 제2 적분값을 출력하는 제2 적분 회로로서의 전류 제어용 제2 적분 회로와,
    상기 전류 제어용 제1 적분값이 제1 소정값에 도달할 때까지의 시간과 상기 전류 제어용 제2 적분값이 제2 소정값에 도달할 때까지의 시간을 비교하고, 상기 전류 제어용 제1 적분값이 제1 소정값에 도달할 때까지의 시간이,
    상기 전류 제어용 제2 적분값이 상기 제2 소정값에 도달할 때까지의 시간 이하 또는 동등 이하일 때에, 또는,
    상기 전류 제어용 제2 적분값이 상기 제2 소정값에 도달할 때까지의 시간 이상 또는 동등 이상일 때에, 상기 직류 전원으로부터 상기 리액터를 향하여 흐르는 전류를 오프하는 목적 신호인 전류 제어 신호를 발생하는 목적 신호 생성 회로로서의 전류 제어 신호 발생 회로를 구비한 것을 특징으로 하는 전력 변환 장치.
  4. 제3항에 있어서,
    상기 출력 전압 검출 회로는,
    상기 출력 전압값을 소정의 클럭 타이밍에서 입력하여 전압 검출용 제1 적분값을 출력하는 전압 검출용 제1 적분 회로와,
    상기 목표 출력 전압값을 상기 소정의 클럭 타이밍에서 입력하여 전압 검출용 제2 적분값을 출력하는 전압 검출용 제2 적분 회로와,
    상기 전압 검출용 제1 적분값이 제1 소정값에 도달할 때까지의 시간과 상기 전압 검출용 제2 적분값이 제2 소정값에 도달할 때까지의 시간과의 차를 전압 편차 검출용 클럭의 펄스 수에 의해 계수(計數)하고, 그 계수값을 상기 출력 전압값과 상기 목표 출력 전압값과의 편차를 나타내는 디지털 편차값으로서 출력하는 출력 편차 검출 회로와,
    상기 디지털 편차값을 입력하고, 상기 디지털 편차값에 의거하여, 상기 전류 제어 회로를 제어하기 위한 디지털 수치를 발생하는 제어 연산 회로
    를 더 구비하고,
    상기 조작량 신호 발생 회로는, 상기 디지털 수치와, 상기 전류 제어 회로에서의 동작의 시간 기준으로 되는 기준 클럭 신호를 입력하고, 상기 디지털 수치에 따른 시간만큼 상기 기준 클럭 신호의 타이밍을 시간 변화시킨 조작량 신호를 생성 하는 것을 특징으로 하는 전력 변환 장치.
  5. 제3항 또는 제4항에 있어서,
    상기 조작량 신호 발생 회로는,
    상기 전류 제어 회로를 제어하기 위한 디지털 수치를 입력하고, 복수 비트 신호를 출력하는 디코더와,
    상기 복수 비트 신호와, 상기 기준 클럭 신호를 입력하는 딜레이 회로
    로 이루어지는 것을 특징으로 하는 전력 변환 장치.
  6. 제3항 또는 제4항에 있어서,
    상기 조작량 신호 발생 회로는,
    상기 전류 제어 회로를 제어하기 위한 디지털 수치를 입력하고, 아날로그 스레시홀드(threshold) 전압을 출력하는 DA 변환기와,
    상기 기준 클럭 신호를 입력하여 그 적분값 전압을 출력하는 적분 회로와,
    상기 적분값 전압과 상기 아날로그 스레시홀드 전압과의 비교값을 출력하는 비교기
    로 이루어지는 것을 특징으로 하는 전력 변환 장치.
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