KR101492425B1 - 반도체장치 - Google Patents

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Abstract

본 발명의 목적은, 어드레스의 선택이 지연하여도, 오작동을 방지하고, 데이터의 판독과 기록을 정확하게 행하는 것이 가능한 반도체장치를 제공하는데 있다. 본 발명의 반도체장치는, 데이터 보유부, 프리챠지부 및 지연부의 3개의 요소를 구비한다. 상기 데이터 보유부는 복수의 메모리셀을 갖는다. 프리챠지부는 프리챠지 전위선, 프리챠지 신호선 및 복수의 스위치를 갖는다. 지연부는 복수의 트랜지스터를 갖는다. 아울러, 상기한 3개의 요소에 더해서, 본 발명은 컬럼 디코더와 로우 디코더를 갖는 어드레스 선택부, 복수의 화소를 갖는 표시부의 한쪽 또는 양쪽을 갖는다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체소자를 갖는 반도체장치에 관한 것이다. 또한, 본 발명은 무선통신에 의해 데이터 통신이 가능한 반도체장치(이하, "ID태그"라고도 한다.)에 관한 것이다.
최근, 반도체소자를 갖는 반도체장치는, 컴퓨터나 휴대단말 등의 전자기기뿐만 아니라, IC카드 등의 여러가지 분야에 응용되어, 대용량화가 진척되고 있다. 반도체장치는, 비트선과 워드선이 절연체를 통해서 교차하는 영역에 기억소자를 구비한 메모리셀을 복수로 갖는 메모리 셀 어레이와, 상기 워드선이 비선택의 상태에 있어서, 상기 비트선의 전위를 임의의 전위로 설정하는 프리챠지회로를 갖는다.
반도체장치의 대용량화에 따라, 길어진 배선의 저항에 의해, 어드레스의 선택이 지연해버리는 경우가 있었다. 그래서, 비트선의 프리챠지동작을 행할 때에, 워드선의 선택된 상태일 경우가 생기고, 그 결과, 오작동이 일어나서, 메모리셀이 갖는 데이터를 재기록하거나, 파괴하거나 하는 경우가 있었다. 즉, 데이터의 판독과 기록을 정확하게 행할 수 없었다.
상술한 문제점을 감안하여, 본 발명의 목적은, 어드레스의 선택이 지연해도, 오작동을 방지하고, 데이터의 판독과 기록을 정확하게 행하는 것이 가능한 반도체장치, ID 태그를 제공하는데 있다.
전술한 종래기술의 과제를 해결하기 위해서, 본 발명은 이하의 구성을 갖는 반도체장치, ID태그를 제공한다.
본 발명의 반도체장치는, 데이터 보유부, 프리챠지부 및 지연부의 3개의 요소를 구비한 것을 특징으로 한다. 데이터 보유부는 복수의 메모리셀을 갖는다. 프리챠지부는 프리챠지 전위선, 프리챠지 신호선 및 복수의 스위치를 갖는다. 지연부는 복수의 트랜지스터를 갖는다. 또한 상기한 3개의 요소에 더해서, 컬럼 디코더와 로우 디코더를 갖는 어드레스 선택부, 복수의 화소를 갖는 표시부의 한쪽 또는 양쪽을 갖는 것을 특징으로 한다.
데이터 보유부가 갖는 복수의 메모리셀의 각각은, 비트선과 워드선이 절연체를 통해서 교차하는 영역에 기억소자를 구비한다. 기억소자는, 트랜지스터, 용량소자 및 저항소자 중에서 선택된 1개 이상이다.
프리챠지부가 갖는 프리챠지 전위선은 프리챠지 전위를 전달하는 배선이며, 프리챠지 신호선은 프리챠지 신호를 전달하는 배선이다. 또한 복수의 스위치의 각각은, 프리챠지 전위선과 비트 선의 사이에 설치되는 것을 특징으로 한다. 복수의 스위치의 각각은, 스위칭 기능을 갖는 소자이며, 많은 경우에 있어서, 트랜지스터 또는 아날로그 스위치이다. 또한 복수의 스위치의 입력노드는, 상기 프리챠지 신호선에 접속한다. 이때, 복수의 스위치의 각각이 트랜지스터일 경우, 복수의 스위치의 입력노드란, 트랜지스터의 게이트 전극에 해당한다. 또한 복수의 스위치의 각각이 아날로그 스위치일 경우, 복수의 스위치의 입력노드란, 아날로그 스위치를 구성하는 n형 트랜지스터의 게이트 전극과 p형 트랜지스터의 게이트 전극에 해당한다.
지연부의 입력노드는, CK선 및 WEB선; CK선, WEB선 및 CEB선; REB선 및 WEB선; 또는 REB선, WEB선 및 CEB선에 접속된다. 또한 지연부의 출력노드는, 프리챠지 신호선에 접속된다. 이때, 지연부는 복수의 트랜지스터를 갖고, 상기 복수의 트랜지스터는, 복수의 논리회로를 구성한다. 따라서, 지연부의 입력노드란, 복수의 논리회로 중, 일단에 배치된 논리회로의 입력노드에 해당한다.
본 발명의 ID태그는, 데이터 보유부, 프리챠지부 및 지연부의 3개의 요소를 구비한 기억부와, 제어부와, 전원발생부와, 송수신부를 갖는다. 또한, 본 발명의 ID태그는, 데이터 보유부, 프리챠지부, 지연부 및 어드레스 선택부의 4개의 요소를 구비한 기억부와, 제어부와, 전원발생부와, 송수신부를 갖는다.
데이터 보유부, 프리챠지부 및 지연부를 갖는 본 발명은, 오작동을 방지하고, 데이터의 판독과 기록을 정확하게 행하는 것이 가능한 반도체장치를 제공할 수 있다. 또한 데이터 보유부, 프리챠지부 및 지연부에 더해서, 표시부를 갖는 본 발명은, 고기능화와 고부가 가치화를 실현한 반도체장치를 제공할 수 있다.
데이터 보유부, 프리챠지부 및 지연부를 갖는 본 발명은, 오작동을 방지하고, 데이터의 판독과 기록을 정확하게 행하는 것이 가능한 반도체장치를 제공할 수 있다. 또한 데이터 보유부, 프리챠지부 및 지연부에 더해서, 표시부를 갖는 본 발명은, 고기능화와 고부가 가치화를 실현한 반도체장치를 제공할 수 있다.
도 1은 본 발명의 실시형태 1을 설명하는 도면,
도 2는 본 발명의 실시형태 1을 설명하는 도면,
도 3은 본 발명의 실시형태 1을 설명하는 도면,
도 4는 본 발명의 실시형태 2를 설명하는 도면,
도 5는 본 발명의 실시형태 2를 설명하는 도면,
도 6은 본 발명의 실시형태 3을 설명하는 도면,
도 7은 본 발명의 실시형태 3을 설명하는 도면,
도 8은 본 발명의 실시예 1을 설명하는 도면,
도 9는 본 발명의 실시예 2를 설명하는 도면.
본 발명의 실시형태에 대해서, 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세 내용을 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정해서 해석되는 것이 아니다. 이때, 이하에 설명하는 본 발명의 구성에 있어서, 동일한 것을 가리키는 부호는 다른 도면간에 공통되게 사용한다.
[실시형태 1]
본 발명의 반도체장치는, 데이터 보유부(11)(이하, 메모리 셀 어레이(11)라 표기), 프리챠지부(12) 및 지연부(13)의 3개의 기간의 요소를 구비한 것을 특징으로 한다(도 1 참조). 본 발명의 반도체장치는, 데이터를 기억하는 기능을 갖는 기억부에 해당하는 것으로, 당해 기억부는, 데이터 보유부(11), 프리챠지부(12) 및 지연부(13)의 3개의 기본적인 요소를 구비한다.
메모리 셀 어레이(11)는, 매트릭스형으로 배치된 복수의 메모리셀(14)을 갖는다(도 1 참조). 또한 메모리 셀 어레이(14)는, 열방향으로 1번째 열로부터 n번째 열까지의 비트선 B1∼Bn(n은 자연수)과, 행방향으로 1번째 행으로부터 m번째 행까지의 워드선 W1∼Wm(m은 자연수)을 갖는다. 메모리셀(14)은 비트선 Bx(1≤x≤n)과 워드선 Wy(1≤y≤m)이 절연체를 통해서 교차하는 영역에 기억소자를 구비한다.
기억소자는, 트랜지스터, 용량소자 및 저항소자로부터 선택된 1개 이상이다. 본 발명의 반도체장치가 DRAM(Dynamic Random Access Memory)일 경우, 기억소자로서, 1개의 트랜지스터와 1개의 용량소자를 사용한다. 또한 반도체장치가 SRAM(Static Random Access Memory)일 경우, 기억소자로서, 6개의 트랜지스터, 5개의 트랜지스터, 4개의 트랜지스터와 2개의 저항소자, 또는 4개의 트랜지스터와 1개의 저항소자를 사용한다. 이때, 기억소자로서 6개의 트랜지스터, 또는 4개의 트랜지스터와 2개의 저항소자를 사용하는 경우에는, 각 열에 2개의 비트선(1개는 비트선, 또 1개는 비트 바아 선)을 배치한다. 이때, 본 발명은, DRAM 또는 SRAM에 제약되지 않고, 기억소자의 구성에 따라서, FRAM(Ferroelectric Random Access Memory), 마스크 ROM(Read Only Memory), PROM(Programmable Read Only Memory), EPROM(Electrically Programmable Read Only Memory), EEPROM(Electrically Erasable Read Only Memory), 플래시 메모리 등으로 이루어질 수 있다.
프리챠지부(12)(프리챠지회로라고도 한다)는, 프리챠지 전위선(15), 프리챠지 신호선(16) 및 복수의 스위치 SW1∼SWm(m은 자연수)을 갖는다(도 1 참조). 복수의 스위치 SWx(1≤x≤m)은, 프리챠지 전위선(15)과 비트선 Bx의 사이에 설치된다. 또한 복수의 스위치 SWx는, 스위칭 기능을 갖는 소자이며, 예를 들면 트랜지스터 또는 아날로그 스위치이다. 또한, 복수의 스위치 SWx의 입력노드는, 프리챠지 신호선(16)에 접속한다. 즉, 스위치 SWx는, 프리챠지 신호선(16)으로부터 전달되는 프리챠지 신호에 의해 도통 또는 비도통이 제어된다.
본 실시형태에서는, 스위치 SWx로서, 아날로그 스위치를 사용하는 형태를 나타낸다(도 2a 참조). 아날로그 스위치의 입력노드라고는, 아날로그 스위치를 구성하는 N형 트랜지스터의 게이트 전극과 P형 트랜지스터의 게이트 전극에 해당한다.즉, 양쪽 트랜지스터의 게이트 전극은 프리챠지 신호선(16)에 전기적으로 접속한다. 보다 자세하게는, 아날로그 스위치를 구성하는 P형 트랜지스터의 게이트 전극은 프리챠지 신호선(16)에 직접 접속하고, N형 트랜지스터의 게이트 전극은, 인버터(19)의 출력노드에 접속한다. 인버터(19)의 입력노드는 프리챠지 신호선(16)에 접속한다.
지연부(13)(지연회로라고도 한다)는, 복수의 트랜지스터를 갖는다(도 1, 2참조). 구체적으로는, 지연부(13)는, 복수의 트랜지스터로 구성되는 복수의 논리회로를 갖고, 상기 복수의 트랜지스터는 적어도 1개의 인버터를 구성한다. 또한 구체적으로는, 지연부(13)는, AND회로, NAND회로, OR회로, NOR회로, EOR회로, ENOR회로, TriBUF(트리-상태 버퍼)회로 및 TriINV(트리-상태 인버터)회로 등으로부터 선택된 복수의 논리회로와 복수의 인버터, 또는 직렬로 접속된 복수의 인버터를 갖는다.
거기에서, 도 2a는 지연부(13)가 논리회로와 인버터를 갖는 경우를 나타내고, 도 2b는 지연부(13)가 인버터만을 갖는 경우를 나타낸다.
전자의 도 2a에 나타낸 형태에서는, 지연부(13)의 입력노드란 논리회로(21)의 입력노드에 해당하고, 상기 지연부(13)의 출력노드란 인버터(21)의 출력노드에 해당한다. 이때, 도 2a에 나타낸 디코더는, 인버터 20, 논리회로 21∼23, 인버터 24, 25, 논리회로 26, 인버터 27 및 배선(28)을 갖는다. 그러나, 디코더의 구성은 상기한 기재로 한정되지 않고, 여러가지 구성이 적용된다.
이때, 후자의 도 2b에 나타낸 형태에서는, 지연부(13)는, 인버터군(30) 및 논리회로(31)를 갖는다. 지연부(13)의 입력노드란 논리회로(31)의 입력노드에 해당하고, 상기 지연부(13)의 출력노드란 인버터군(30)의 출력노드에 해당한다.
지연부(13)의 입력노드는, CK선 및 WEB선; CK선, WEB선 및 CEB선; REB선 및 WEB선; 또는 REB선, WEB선 및 CEB선에 접속하고, 출력노드는 프리챠지 신호선(16)에 접속한다. 입력노드의 접속은, 프리챠지 동작을 행하는 타이밍과 CK와의 관계와, CEB신호의 필요한 유무에 의존한다. 보다 자세하게는, CK와 동기로 프리챠지 동작을 행할 경우, 지연부(13)의 입력노드는 CK선 및 WEB선; 또는 CK선, WEB선 및 CEB선에 접속한다. 한편, CK와 비동기로 프리챠지 동작을 행하는 경우, 지연부(13)의 입력노드는 REB선 및 WEB선; 또는 REB선, WEB선 및 CEB선에 접속한다.
CEB 신호는, 1개의 칩밖에 설치되지 않은 경우나, 복수의 칩이 설치되지만 판독이나 기록의 동작을 상시 행할 경우에는 불필요하다.
이때, CK선은 CK(clock)신호를 전달하는 배선이고, WEB(write enable)선은 WEB신호를 전달하는 배선이며, REB(read enable)선은 REB신호를 전달하는 배선이며, CEB(chip enable)선은 CEB신호를 전달하는 배선이다. 또한 WEB신호는 기록제어신호이며, REB신호는 판독제어신호이며, CEB신호는 칩 선택신호이다.
지연부(13)를 갖는 본 발명은, 프리챠지부(12)가 갖는 스위치 SWx의 도통 또는 비도통을 제어하는 프리챠지 신호의 출력을 지연시킬 수 있다. 그 때문에 워드선 Wy의 선택으로부터 비선택으로의 전환이 지연하더라도, 프리챠지 신호의 출력도 지연하기 때문에, 상기 워드선 Wy가 선택된 상태에서, 프리챠지 동작을 행하는 경우가 없다. 따라서, 상기 구성을 갖는 본 발명의 반도체장치는, 오작동을 방지하고, 데이터의 판독과 기록을 정확하게 행할 수 있다.
본 발명은, 데이터 보유부(11), 프리챠지부(12) 및 지연부(13)의 3개의 기본적인 요소에 더해서, 어드레스 선택부를 구비한 것을 특징으로 한다(도 1, 도 2 참조).
어드레스 선택부는, 컬럼 디코더(17)와 로우(row) 디코더(18)를 갖고, 복수의 메모리셀(14)로부터 1개의 메모리셀을 선택하는 역할을 한다. 컬럼 디코더(17)는 비트선 B1∼Bm에 접속하고, 로우 디코더(18)는 워드선 W1∼Wn에 접속한다. 또한, 컬럼 디코더(17)는 열 어드레스 선택선에 접속하고, 로우 디코더(18)는 행 어드레스 선택선에 접속한다. 이때, 열 어드레스 선택선은, 열 어드레스 선택신호(Ax, 1≤x≤m)을 전달하는 배선이며, 행 어드레스 선택선은, 행 어드레스 선택신호(Ay, 1≤y≤n)을 전달하는 배선이다. 또한, 로우 디코더(18)는, CK선, REB선, WEB선 및 CEB선으로부터 선택된 복수의 배선에 접속한다. 로우 디코더(18)에 접속하는 배선은, 지연부(13)의 입력노드의 접속과 마찬가지로, 프리챠지 동작을 행하는 타이밍과 CK의 관계와, CEB신호의 필요한 유무에 의존한다.
본 실시형태에서는, 행 어드레스 선택선 Ay는 인버터(20)의 입력노드에 접속한다. CK선, REB선, WEB선 및 CEB선으로부터 선택된 복수의 배선은, 논리회로(21)의 입력노드에 접속한다. 인버터(27)의 출력노드는 워드선 Wy에 접속한다.
본 발명은, 상기에 예로 든 데이터 보유부(11), 프리챠지부(12) 및 지연부(13)의 3개의 기본적인 요소 이외에, 복수의 화소를 갖는 표시부(도 1 및 도 2에 미도시됨)를 갖고 있어도 된다. 표시부를 가짐으로써, 고기능화와 고부가 가치화가 실현된 반도체장치를 제공할 수 있다.
또한, 도면에는 나타내지 않았지만, 본 발명은, 2값의 데이터를 판정할 때에 사용하는 센스앰프나, 판독과 기록 중 어느쪽의 동작을 행하는지를 제어하는 판독/기록회로, 데이터를 외부에 출력하는 출력회로 등의 필요한 회로를 적절하게 구비하여도 된다.
상기 구성을 갖는 반도체장치의 동작에 대해서, 도 3a, 도 3b의 타이밍도를 사용하여 설명한다.
우선, CK와 동기로 프리챠지 동작을 행하는 경우에 대해서, 도 3a를 참조하여 설명한다. 여기에서는, CK가 H레벨, WEB가 H레벨, 또는 CK가 H레벨, WEB가 L레벨일 때에 프리챠지 동작, CK가 L레벨, WEB가 H레벨일 때에 판독동작, CK가 L레벨, WEB가 L레벨일 때에 기록동작을 행하는 형태에 관하여 설명한다.
이때, 도 3a, 도 3b의 타이밍도중의 배선의 전위를 나타낸 파형에서의 점선은, 부유상태(부정상태, 또는 플로팅상태라고도 한다)을 나타낸다. 또한 CEB는 동작의 제어에는 의존하지 않고, 어떠한 동작을 행할 때는, 항상 H레벨 또는 L레벨이며, 여기에서는, CEB는 항상 L레벨로 한다.
기간 T1에서, CK는 H레벨, WEB는 H레벨, CEB는 L레벨이며, b번째 행(1≤b≤n, b은 자연수)의 어드레스를 선택하는 어드레스 선택신호 Ab는 H레벨이다. 기간 T1이 시작하고 나서 지연기간 α가 경과하면, 지연부(13)로부터 L레벨의 프리챠지 신호가 프리챠지 신호선(16)에 전달되어, 상기 프리챠지 신호선(16)은 L레벨의 신호와 동전위가 된다. 그 후, 프리챠지 신호선(16)을 거쳐서, H레벨 또는 L레벨의 신호가 입력된 모든 아날로그 스위치 SW1∼SWm은 도통상태가 되고, 모든 비트선 B1∼Bm이 프리챠지 전위 Vpc로 프리챠지된다.
기간 T2에서, CK는 L레벨, WEB는 H레벨, CEB는 L레벨, Ab는 H레벨이다. 기간T2가 시작하고 나서 지연기간 α가 경과하면, 컬럼 디코더(17)가 a번째 열(1≤a≤m, a는 자연수)의 비트선 Ba를 선택한다. 동시에, b번째 행의 워드선 Wb에 H레벨의 신호가 전달되어서, 상기 워드선 Wb은 선택상태가 된다. 그후, (a, b)의 좌표에 배치된 메모리셀(14)로부터, 비트선 Ba의 H레벨의 데이터의 판독이 행해진다.
기간 T3에서, CK는 H레벨, WEB는 L레벨, CEB는 L레벨, j번째 행(1≤j≤n, j는 자연수)의 어드레스를 선택하는 어드레스 선택신호 Aj는 H레벨이다. 기간 T3가 시작하고 나서 지연기간 α가 경과하면, L레벨의 프리챠지 신호가 프리챠지 신호선(16)에 전달되어, 모든 아날로그 스위치 SW1∼SWm은 모두 도통상태가 되고, 모든 비트선 B1∼Bm이 프리챠지 전위 Vpc로 프리챠지된다.
기간 T4에서, CK는 L레벨, WEB는 L레벨, CEB는 L레벨, Aj는 H레벨이다. 기간T4가 시작하고 나서 지연기간 α가 경과하면, 컬럼 디코더(17)가 i번째 열(1≤i≤m, i는 자연수)의 비트선 Bi를 선택상태로 하고, H 레벨의 신호가 전달된다. 동시에, j번째 행의 워드선 Wj에 H레벨의 신호가 전달되어서, 상기 워드선 Wj는 선택상태가 된다. 그후, (i, j)의 좌표에 배치된 메모리셀(14)에, H레벨의 데이터가 기록된다.
계속해서, CK와 비동기로 프리챠지 동작을 행하는 형태에 대해서, 도 3b를 사용하여 설명한다. 이 경우, REB가 H레벨, WEB이 H레벨일 때에 프리챠지동작, REB이 H레벨, WEB이 L레벨일 때에 기록동작, REB이 L레벨, WEB이 H레벨일 때에 판독 동작을 행한다. 또한 CEB는 항상 L레벨로 한다.
기간 T1에서, REB는 H레벨, WEB는 H레벨, AB는 H레벨이다. 기간 T1이 시작하고 나서 지연기간 α가 경과하면, L레벨의 프리챠지신호가 프리챠지 신호선(16)에 전달되어, 모든 아날로그 스위치 SW1∼SWm은 도통상태가 되고, 모든 비트선 B1∼Bm이 프리챠지 전위 Vpc로 프리챠지된다.
기간 T2에서, REB는 H레벨, WEB는 L레벨, AB는 H레벨이다. 기간 T2가 시작하고 나서, 지연기간 α가 경과하면, 비트선 Ba와 워드선 Wb가 선택상태로 된다. 그후, (a, b)의 좌표에 배치된 메모리셀(14)에 대하여, 비트선 Ba의 H레벨의 데이터의 기록이 행해진다.
기간 T3에서, REB는 H레벨, WEB는 H레벨, Aj는 H레벨이다. 기간 T3이 시작하고 나서 지연기간 α가 경과하면, L레벨의 프리챠지 신호가 프리챠지 신호선(16)에 전달되어, 모든 아날로그 스위치 SW1∼SWm은 도통상태가 되고, 모든 비트선 B1∼Bm이 프리챠지 전위 Vpc로 프리챠지된다.
기간 T4에서, REB는 L레벨, WEB는 H레벨, Aj는 H레벨이다. 기간 T4가 시작하고 나서 지연기간 α가 경과하면, 비트선 Bi와 워드선 Wj가 선택상태로 된다. 그후, (i, j)의 좌표에 배치된 메모리셀(14)로부터, 비트선 Bi의 H레벨의 데이터의 판독이 행해진다.
이와 같이, 프리챠지기간 T1, T3, 기록기간 및 판독기간 T2, T4의 각각에서, 상기한 바와 같이 동작함으로써 프리챠지 동작, 기록동작 및 판독동작의 각각의 동작을 행한다.
상기 구성을 갖는 본 발명은, 스위치 SWx의 도통 또는 비도통을 제어하는 프리챠지 신호의 출력을 지연시킬 수 있다. 그 때문에, 워드선 Wy의 선택으로부터 비선택으로의 전환이 지연되어도, 프리챠지 신호의 출력도 지연되기 때문에, 상기 워드선 Wy가 선택된 상태에서, 프리챠지 동작을 행하는 경우가 없다. 따라서, 상기 구성을 갖는 본 발명은, 오작동을 방지하고, 데이터의 판독과 기록을 정확하게 행할 수 있다.
[실시형태 2]
본 발명의 반도체장치의 일 형태인 패널에 대해서 도면을 사용하여 설명한다. 패널은, 기판(406) 위에, 복수의 화소를 갖는 화소부(401)와, 복수의 트랜지스터를 구비한 구동회로(402, 403)를 갖는다(도 4a 참조). 구동회로(402, 403)는, 기판(406)에 일체로 형성하지 않고, 외부부착으로 하거나, COG(Chip On Glass)방식 등에 의해 기판(406) 위에 실장하거나 하여도 된다. 따라서, 표시부는, 화소부(401)만, 또는 화소부(401)와 구동회로(402, 403)에 해당한다. 또한, 패널은, 기판(406) 위에, VRAM(화면표시 전용 메모리), RAM 또는 ROM에 해당하는 기억부(404)와, CPU(Central Processing Unit, 405)를 갖는다. 또한, 패널은, 기판(406) 위에, 구동회로(402, 403), 기억부(404) 및 CPU(405)를 제어하는 신호를 공급하는 입력단자(409)를 갖는다. 입력단자(409)에는, 접속 필름(408)을 통해서, 비디오신호 등의 신호나 전위가 공급된다. 또한 패널은, 화소부(401)와 구동회로(402, 403)를 둘러싸는 밀봉부재(도 4에는 미도시됨)를 갖고, 기판(406)과 대향기판(407)은, 상기 밀봉부재에 의해 접착되어 있다. 이때, 도시한 패널에서는, 대향기판(407)은, 화소부(401)와 구동회로(402, 403) 위에만 설치하고 있지만, 전체면에 설치하여도 된다. 또한, CPU(405)는, 발열할 우려가 있기 때문에, 상기 CPU(405)에 접하도록 방열판을 설치하여도 된다.
도 4b는 패널의 A-A'에서의 단면도를 나타내고, 화소부(401)는 TFT(411)와 용량소자(412)를 갖고, 구동회로(402)는 TFT들로 이루어진 소자군(419)을 갖고, 기억부(404)는 TFT들로 이루어진 소자군(420)을 갖는다. 기판(406)과 대향기판(407)의 사이에는, 배향막 414, 액정층(415), 배향막 416, 대향전극(417)을 갖는다. 기판(406)과 대향기판(407)에는 편광판(428, 429)이 접착되어 있다.
기판(406) 상의 회로를 구성하는 소자는, 비정질 반도체와 비교해서 이동도 등의 특성이 양호한 다결정 반도체(폴리실리콘)로 형성되는 것이 바람직하고, 그렇게 하면, 모노리딕 패널이 실현된다. 이와 같이, 화소부와 구동회로 이외에, 기억부나 CPU 등의 기능회로의 일체 형성을 실현한 패널은 시스템 온 패널이라고 부르고, 다기능 시스템을 실현할 수 있다. 상기 구성을 갖는 패널은, 접속하는 외부 IC의 개수가 감소하기 때문에, 소형, 경량 및 박형이 실현되어, 최근 보급이 급속하게 진행된 휴대단말에 적용하면 대단히 효과적이다. 이때, 본 형태에서는, 표시소자로서 액정소자를 사용한 패널을 나타냈지만, 본 발명은 이것에 한정되지 않는다. 표시소자로서, 발광소자 등의 다른 표시소자를 사용한 패널에 적용해도 된다.
상기 패널에 있어서, 실시형태 1에서 설명한 반도체장치의 구성은, 기억부(404)의 구성에 적용된다. 즉, 기억부(404)는, 데이터 보유부(11), 프리챠지부(12) 및 지연부(13)를 갖는 것을 특징으로 한다. 또한 컬럼 디코더(17)와 로우 디코더(18)를 갖는 어드레스 선택부도 갖는 것을 특징으로 한다(도 5 참조). 상기 특징에 의해, 본 발명의 패널은, 오작동을 방지하고, 데이터의 판독과 기록을 정확하게 행할 수 있다고 하는 효과를 나타낸다.
다음에, 화소부(401) 및 구동회로(402, 403)를 구비한 표시부(421), 기억부(404), CPU(405)의 상호관계와 그 일련의 동작에 대해서 이하에 간단하게 설명한다.
CPU(405)는 제어부(422)와 산술부(423)를 구비한다.
기억부(404)로부터 데이터의 판독 또는 기록을 행하는 경우, 우선, CPU(405)의 제어부(422)가 구비한 프로그램 카운터로부터, 데이터가 저장되는 메모리셀 또는 데이터를 저장하는 메모리셀의 어드레스의 정보는, 기억부(404)에 구비된 어드레스 선택부와 지연부(13)에 공급된다.
지정된 어드레스로부터 판독된 정보는, 컬럼 디코더(17)로부터 제어부(422)가 구비한 제어 레지스터에 공급된다. 또한 지정된 어드레스에 기록하는 정보는 산술부(423)에 있는 레지스터로부터 공급된다.
표시부(421)에 구비된 화소부(401)에서의 화상의 표시는, CPU(405)로부터 구동회로(402, 403)에 공급된 신호에 따라서 행해진다. 이때, 영상신호가 기억부(404)에 저장되어 있는 경우, CPU(405)를 통해 그 메모리(404)로부터 신호선측 구동회로(402)에 공급된다.
본 실시형태는, 상기한 실시형태와 자유롭게 조합할 수 있다.
[실시형태 3]
본 발명의 ID 태그(RFID태그, IC 태그, 전자태그, IC칩, 라디오 칩, 라디오 프로세서 및 라디오 메모리라고도 한다)의 구성에 관하여 설명한다. 본 발명의 ID태그(306)는, 기억부(301), 제어부(302) 및 전원발생부(303)를 구비한 IC칩(304)과, 안테나(305)(송수신부라고도 함)를 갖는다(도 6a 참조).
상기 패널에 있어서, 실시형태 1에서 전술한 반도체장치의 구성은, 기억부(301)의 구성에 적용된다. 즉, 기억부(301)는, 데이터 보유부(11), 프리챠지부(12) 및 지연부(13)를 갖는 것을 특징으로 한다. 또한 컬럼 디코더(17)와 로우 디코더(18)를 갖는 어드레스 선택부도 갖는 것을 특징으로 한다(도 6b 참조). 상기 특징에 의해, 본 발명의 ID태그는, 오작동을 방지하고, 데이터의 판독과 기록을 정확하게 행할 수 있다고 하는 효과를 나타낸다. 이때, 기억부(301)는, 데이터 보유부가 구비한 기억소자의 구성에 따라서, RAM, ROM 등으로 될 수 있지만, ID 태그에 사용하는 기억부(301)로서는, ROM을 사용하는 것이 바람직하다.
제어부(302)는, 로직회로로 구성된다. 제어부(302)(제어회로라고도 함)는 CPU에 해당한다. 전원발생부(303)는, 비접촉형일 경우, 코일형으로 감긴 안테나(305)의 전자유도작용, 상호유도작용 또는 정전기에 의한 유도작용이 채용된다. 따라서, 이 경우에는, 전원발생부(303)(전원발생회로라고도 함)는, 안테나(305)를 겸한다. 안테나(305)는, 그 권선수를 제어함에 의해, 수신하는 주파수의 높이를 선택할 수 있다.
안테나(305)는 IC칩(304)과 동일한 기판 위에 형성하는 방법(도 6c, 도 6e 참조), 또는 안테나(305)를 구비한 기판(313) 위에, IC칩(304)을 실장하는 방법(도 6d, 도 6f 참조) 중 어느 한쪽의 방법을 채용한다. 전자의 방법을 채용하는 경우, 기판(308) 위에 TFT군(309)과 안테나(305)를 설치한다(도 6e 참조). 한편, 후자의 방법을 채용하는 경우, 안테나(305)를 구비한 기판 313 위에, 도전층(311)과 절연층(312)을 통해서, TFT군(309)을 구비한 기판 310을 실장한다(도 6f 참조). 이때, 도 6e 및 도 6f에 나타낸 TFT군(309)은, 기억부(301), 제어부(302) 및 전원발생부(303) 중 어느 하나의 부의 구성요소이다.
다음에, ID태그(306)를 사용한 통신순서에 대해서, 이하에 간단하게 설명한다(도 6a 참조). 우선, ID태그(306)가 구비한 안테나(305)가 리더 라이터(reader-writer)(307)로부터의 라디오파를 수신한다. 그후, 전원발생부(303)에서, 공진작용에 의해 기전력이 발생한다. 그리고, ID태그(306)에 구비된 기억부(301)와 제어부(302)가 기동하고, 제어부(302)에 의해, 기억부(301) 내의 데이터가 신호로 변환된다. 다음에, ID태그(306)가 구비한 안테나(305)로부터 신호를 발신한다. 그 후, ID태그(306)는 리더 라이터(307)가 구비한 안테나에 의해 송신된 신호를 수신한다. 수신한 신호는, 리더 라이터(307)가 구비한 콘트롤러(도 6a에 미도시됨)를 통해서, 데이터처리장치(도 6에 미도시됨)에 송신되어, 소프트웨어를 이용하여 데이터 처리가 행해진다. 상기 통신순서는, 코일형 안테나를 사용하고, ID 태그의 코일과 리더 라이터의 코일간에 유도되어서 발생하는 자속을 이용한 전자유도방식을 사용한 경우이다. 그러나, 본 발명은 상기 방식으로 한정되지 않고, 마이크로파대의 라디오파를 사용한 전파방식을 사용하여도 된다.
ID태그(306)는, 비접촉으로 통신을 행하는 점, 복수 판독이 가능한 점, 데이터의 기록이 가능한 점, 여러가지 형상으로 가공가능한 점, 선택하는 주파수에 따라서는, 지향성이 넓고, 인식 범위가 넓은 점 등의 이점을 갖는다. ID 태그(306)는, 비접촉에 의한 무선통신에서, 사람이나 물건의 개개의 정보를 식별가능한 IC태그, 라벨 가공을 시행해서 목표물건에의 접착을 가능하게 한 라벨, 이벤트나 어뮤즈먼트용의 손목밴드 등에 적용할 수 있다. 또한 ID태그(306)를 수지재료로 성형가공해도 되고, 무선통신을 저해하는 금속에 직접 고정해도 된다. 또한, ID태그(306)는, 입퇴실 관리시스템이나 정산시스템 등의 시스템의 운용에 활용할 수 있다.
다음에, ID태그(306)를 실제로 사용할 때의 일 형태에 관하여 설명한다. 표시부(321)를 구비한 휴대단말의 측면에는, 리더 라이터(320)가 설치되고, 물품(326)의 측면에는 ID태그(322)가 설치된다(도 7a 참조). ID 태그(322)에 리더 라이터(320)를 장식하면, 표시부(321)에 물품의 원재료나 원산지, 생산공정마다의 검사 결과나 유통과정의 이력 등, 또한 상품의 설명 등의 상품에 관한 정보가 표시된다.또한, 상품(325)을 벨트 컨베이어로 반송할 때에, 리더 라이터(323)와, 상기 상품(325)에 설치된 ID태그(324)를 이용하여, 상기 상품(325)의 검품을 행할 수 있다 (도 7b 참조). 이와 같이, 시스템에 ID태그를 활용함으로써 정보의 취득을 간단하게 행할 수 있고, 고기능화와 고부가 가치화를 실현한다.
(실시예 1)
본 발명의 실시예에 대해서, 도 8을 참조하여 설명한다. 본 발명의 반도체장치는, 크게 나누어, 데이터 기억블록, 표시블록, 화상처리블록, 제어블록의 4개의 블록을 갖고, 모든 블록은, 기판(100) 위에 설치된다. 데이터 기억블록은, 프로그램 ROM(PROM)(101), 작업영역용 RAM(WRAM)(102), 음성 데이터용 프로그램 ROM(Audio ROM)(103), 라인 버퍼 RAM(104a, 104b), 인 레인지(in range) RAM(INRAM)(105), 칼라 팔레트 RAM(CRAM)(106), 메모리 콘트롤러(107), 디코더/레지스터(108), 음성 데이터용 프로그램 ROM 콘트롤러(109), 음성 데이터용 DA 변환회로/연산증폭기(110), 메모리용 참조전원 발생회로(Vref 전원)(111) 및 계조전원(112)을 갖는다. 표시블록은, 화소부(113)와 구동회로(114, 115)를 갖는다. 화상처리블록은, 화상처리회로(116)를 갖는다. 제어블록은, CPU(117)를 갖는다.
상기한 바와 같이, 표시블록뿐만 아니라, 데이터 기억블록, 화상처리블록 및 제어블록을 갖는 반도체장치는, 접속하는 IC의 개수를 감소하고, 소형, 박형 및 경량을 실현한다. 또한, 표시블록, 화상처리블록 및 제어블록이 서로 인접한 반도체장치는, 데이터의 흐름에 따른 배치로 되어 있어, 정확한 동작을 실현한다. 본 발명은, 기억블록을 구성하는 각 메모리의 구성에 적용된다. 본 실시예는, 상기한 실시형태와 자유롭게 조합할 수 있다.
(실시예 2)
본 발명이 적용되는 전자기기의 일례로서, 텔레비전 장치, 디지털 카메라, 디지털 비디오 카메라, 휴대전화장치(휴대전화), PDA 등의 휴대정보단말, 휴대형 게임기, 모니터, 퍼스널 컴퓨터, 카 오디오 등의 음향재생장치, 가정용 게임기 등의 기록매체를 구비한 화상재생장치 등을 들 수 있다. 이하에는, 그 구체적인 예 에 관하여 설명한다.
도 9a는 휴대단말로, 본체(9101), 표시부(9102) 등을 구비한다. 도 9c는 휴대형 텔레비전 수상기로, 본체(9301), 표시부(9302) 등을 구비한다. 도 9d는, 휴대정보단말로, 본체(9201), 표시부(9202) 등을 구비한다. 도 9e는, 디지털 비디오 카메라로, 표시부(9701, 9702) 등을 구비한다.
표시부를 구비한 패널은, 도 9b에 나타낸 것처럼, 구동회로(9104)와, CPU나 기억부 등의 기능회로(9103)를 구비한다. 본 발명은, 기능회로(9103)가 갖는 기억부의 구성에 적용된다. 구동회로(9104)뿐만 아니라, 기능회로(9103)가 일체로 형성된 패널을 갖는 전자기기는, 접속하는 외부 IC의 개수를 감소할 수 있기 때문에, 소형, 경량 및 박형이 실현된다. 또한, 표시부를 구성하는 표시소자로서, 자발광형 발광소자를 사용하면, 백라이트 등이 필요없기 때문에, 액정소자를 사용하는 경우와 비교하여, 박형, 소형 및 경량이 실현된다.
또한, 도 9f는 접촉형 IC카드로, 본체(9601), IC칩(9602), 모듈단자(9603)를 구비한다. IC칩(9602)은, RAM(9604), ROM(9605), CPU(9606) 및 RAM(9607) 등을 구비한다. 본 발명은, IC칩(9602)이 갖는 RAM(9604, 9607)과 ROM(9605)의 기억부의 구성에 적용된다. 본 실시예는, 상기한 실시형태들 및 상기 실시예와 자유롭게 조합할 수 있다.
11 : 데이터 보유부 12 : 프리챠지부
13 : 지연부 14 : 메모리셀
15 : 프리챠지 전위선 16 : 프리챠지 신호선
17 : 컬럼 디코더 18 : 로우 디코더
101 : 프로그램 ROM 102 : 작업 영역용 RAM
103 : 음성 데이터용 프로그램 ROM
104a, 104b : 라인 버퍼 RAM 105 : 인 레인지 RAM
106 : 칼라 팔레트 RAM 107 : 메모리 콘트롤러
108 : 디코더/레지스터 109 : 음성 데이터용 프로그램 ROM 콘트롤러
110 : 음성 데이터용 DA 변환회로/연산증폭기
111 : 메모리용 참조전원 발생회로 112 : 계조전원
301, 404 : 기억부 302 : 제어부
303 : 전원발생부 305 : 안테나
306 : ID태그 307 : 리더 라이터
308, 310 : 기판 309 : TFT군
311 : 도전층 312 : 절연층
401 : 화소부 402, 403 : 구동회로
405 : CPU 406 : 기판
407 : 대향기판 408 : 접속 필름
409 : 입력단자 411 : TFT
412 : 용량소자 413 : 화소전극
414, 416 : 배향막 415 : 액정
417 : 대향전극 418 : 밀봉부재
419, 420 : 소자군 421 : 표시부
422 : 제어부 423 : 연산부

Claims (13)

  1. 복수의 메모리셀, 복수의 워드선 및 복수의 비트선을 갖는 데이터 보유부;
    프리챠지 신호선, 프리챠지 전위선 및 복수의 스위치를 갖는 프리챠지부; 및
    상기 복수의 스위치에 전기적으로 접속되는 지연부를 포함하는 기억부를 구비하고,
    상기 지연부의 제1 입력노드는 클록 신호선에 전기적으로 접속되며,
    상기 지연부의 제2 입력노드는 기록 제어 신호를 송신하기 위한 배선인 WEB(write-enable)선에 전기적으로 접속되고,
    상기 복수의 스위치는 상기 프리챠지 신호선을 통해 상기 지연부에서 출력되고 상기 복수의 스위치에 입력되는 프리챠지 신호에 따라 상기 프리챠지 전위선과 상기 복수의 비트선 사이의 전기적 접속을 제어하며,
    상기 지연부는, 상기 복수의 워드선 중 하나의 전위가 H(high)레벨 및 L(low)레벨 중 하나로부터 H(high)레벨 및 L(low)레벨 중 다른 하나로 변화되면, 상기 프리챠지 신호선의 전위도 H(high)레벨 및 L(low)레벨 중 하나로부터 H(high)레벨 및 L(low)레벨 중 다른 하나로 변화하고,
    상기 지연부는, 상기 복수의 워드선 중 하나의 전위가 H(high)레벨 및 L(low)레벨 중 상기 다른 하나로부터 H(high)레벨 및 L(low)레벨 중 상기 하나로 변화되면, 상기 프리챠지 신호선의 전위도 H(high)레벨 및 L(low)레벨 중 상기 다른 하나로부터 H(high)레벨 및 L(low)레벨 중 상기 하나로 변화하는 것을 특징으로 하는 반도체장치.
  2. 복수의 메모리셀, 복수의 워드선 및 복수의 비트선을 갖는 데이터 보유부;
    상기 복수의 워드선에 전기적으로 접속되는 로우 디코더;
    상기 복수의 비트선에 전기적으로 접속되는 컬럼 디코더;
    프리챠지 신호선, 프리챠지 전위선 및 복수의 스위치를 갖는 프리챠지부; 및
    상기 복수의 스위치에 전기적으로 접속되는 지연부를 포함하는 기억부를 구비하고,
    상기 지연부의 제1 입력노드는 클록 신호선에 전기적으로 접속되며,
    상기 지연부의 제2 입력노드는 기록 제어 신호를 송신하기 위한 배선인 WEB(write-enable)선에 전기적으로 접속되고,
    상기 복수의 스위치는 상기 프리챠지 신호선을 통해 상기 지연부에서 출력되고 상기 복수의 스위치에 입력되는 프리챠지 신호에 따라 상기 프리챠지 전위선과 상기 복수의 비트선 사이의 전기적 접속을 제어하며,
    상기 지연부는, 상기 복수의 워드선 중 하나의 전위가 H(high)레벨 및 L(low)레벨 중 하나로부터 H(high)레벨 및 L(low)레벨 중 다른 하나로 변화되면, 상기 프리챠지 신호선의 전위도 H(high)레벨 및 L(low)레벨 중 하나로부터 H(high)레벨 및 L(low)레벨 중 다른 하나로 변화하고,
    상기 지연부는, 상기 복수의 워드선 중 하나의 전위가 H(high)레벨 및 L(low)레벨 중 상기 다른 하나로부터 H(high)레벨 및 L(low)레벨 중 상기 하나로 변화되면, 상기 프리챠지 신호선의 전위도 H(high)레벨 및 L(low)레벨 중 상기 다른 하나로부터 H(high)레벨 및 L(low)레벨 중 상기 하나로 변화하는 것을 특징으로 하는 반도체장치.
  3. 복수의 메모리셀, 복수의 워드선 및 복수의 비트선을 갖는 데이터 보유부;
    프리챠지 신호선, 프리챠지 전위선 및 복수의 스위치를 갖는 프리챠지부;
    상기 복수의 비트선에 전기적으로 접속되는 컬럼 디코더;
    상기 복수의 워드선에 전기적으로 접속되는 로우 디코더; 및
    상기 복수의 스위치에 전기적으로 접속되고, 직렬로 접속된 복수의 인버터를 갖는 지연부를 포함하는 기억부를 구비하고,
    상기 지연부의 제1 입력노드는 클록 신호선에 전기적으로 접속되며,
    상기 지연부의 제2 입력노드는 기록 제어 신호를 송신하기 위한 배선인 WEB(write-enable)선에 전기적으로 접속되고,
    상기 복수의 스위치는 상기 프리챠지 신호선을 통해 상기 지연부에서 출력되고 상기 복수의 스위치에 입력되는 프리챠지 신호에 따라 상기 프리챠지 전위선과 상기 복수의 비트선 사이의 전기적 접속을 제어하며,
    상기 지연부는, 상기 복수의 워드선 중 하나의 전위가 H(high)레벨 및 L(low)레벨 중 하나로부터 H(high)레벨 및 L(low)레벨 중 다른 하나로 변화되면, 상기 프리챠지 신호선의 전위도 H(high)레벨 및 L(low)레벨 중 하나로부터 H(high)레벨 및 L(low)레벨 중 다른 하나로 변화하고,
    상기 지연부는, 상기 복수의 워드선 중 하나의 전위가 H(high)레벨 및 L(low)레벨 중 상기 다른 하나로부터 H(high)레벨 및 L(low)레벨 중 상기 하나로 변화되면, 상기 프리챠지 신호선의 전위도 H(high)레벨 및 L(low)레벨 중 상기 다른 하나로부터 H(high)레벨 및 L(low)레벨 중 상기 하나로 변화하는 것을 특징으로 하는 반도체장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 복수의 스위치의 각각은, 트랜지스터 또는 아날로그 스위치인 것을 특징으로 하는 반도체장치.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    제어부; 및
    상기 제어부에 전기적으로 접속된 전원발생부를 더 구비하고,
    상기 기억부는 상기 제어부 및 상기 전원발생부에 전기적으로 접속되는 것을 특징으로 하는 반도체장치.
  9. 제 2 항 또는 제 3 항에 있어서,
    상기 로우 디코더의 입력노드들은, WEB선 및 CK선 또는 CEB선에 전기적으로 접속된 것을 특징으로 하는 반도체장치.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체장치는, DRAM, SRAM, FRAM, 마스크 ROM, PROM, EPROM, EEPROM 및 플래시 메모리로 이루어진 군으로부터 선택된 하나인 것을 특징으로 하는 반도체장치.
  11. 표시부; 및
    청구항 제1항 내지 제3항 중 어느 한 항의 반도체장치를 구비하는 것을 특징으로 하는 전자기기.
  12. 제 11 항에 있어서,
    상기 표시부는 액정층을 구비하는 것을 특징으로 하는 전자기기.
  13. 제 11 항에 있어서,
    상기 전자기기는 텔레비전 장치, 디지털 카메라, 디지털 비디오 카메라, 휴대전화장치, 휴대정보단말, 휴대형 게임기, 모니터, 퍼스널 컴퓨터, 음향재생장치, 화상재생장치로 이루어진 군으로부터 선택된 것을 특징으로 하는 전자기기.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7332815B2 (en) * 2003-12-12 2008-02-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7405665B2 (en) * 2003-12-19 2008-07-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, RFID tag and label-like object
US7508305B2 (en) * 2003-12-26 2009-03-24 Semiconductor Energy Laboratory Co., Ltd. Packing material, tag, certificate, paper money, and securities
WO2005122280A1 (en) * 2004-06-14 2005-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and communication system
JP4679168B2 (ja) * 2004-11-08 2011-04-27 株式会社湯山製作所 脱着装置、表示変更装置、並びに、投薬システム
JP4534743B2 (ja) * 2004-12-14 2010-09-01 セイコーエプソン株式会社 電気光学装置及び電子機器
WO2007013571A1 (en) * 2005-07-29 2007-02-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
EP1920571B1 (en) * 2005-08-11 2013-01-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and wireless communication system
US7742351B2 (en) * 2006-06-30 2010-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR101362955B1 (ko) * 2006-06-30 2014-02-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조 방법
US7649787B2 (en) * 2006-09-05 2010-01-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2008165744A (ja) * 2006-12-07 2008-07-17 Semiconductor Energy Lab Co Ltd 半導体装置
US8004043B2 (en) 2006-12-19 2011-08-23 Intel Corporation Logic circuits using carbon nanotube transistors
WO2010032599A1 (en) * 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102150268B (zh) * 2008-09-30 2013-07-31 株式会社半导体能源研究所 半导体存储器件
KR101596228B1 (ko) * 2008-10-02 2016-02-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2351378B1 (en) * 2008-11-26 2020-08-19 Thin Film Electronics ASA Random delay generation for thin-film transistor based circuits
WO2011118351A1 (en) * 2010-03-25 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101321833B1 (ko) 2010-04-09 2013-10-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체 메모리 장치
US8837203B2 (en) 2011-05-19 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9230622B2 (en) 2012-11-30 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Simultaneous two/dual port access on 6T SRAM
US9245593B2 (en) 2013-10-16 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Method for driving arithmetic processing unit
CN109300499B (zh) * 2018-09-26 2021-08-24 京东方科技集团股份有限公司 数据存储电路及数据读写方法、阵列基板、显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63241786A (ja) * 1987-03-28 1988-10-07 Toshiba Corp プリチヤ−ジ信号発生回路
JPH11238381A (ja) * 1998-02-19 1999-08-31 Nec Corp メモリ読み出し回路およびｓｒａｍ
JP2003173683A (ja) * 2001-11-30 2003-06-20 Semiconductor Energy Lab Co Ltd センスアンプおよびそれを用いた電子機器

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6012627B2 (ja) * 1976-05-26 1985-04-02 株式会社リコー 静電像現像法
US5108819A (en) * 1990-02-14 1992-04-28 Eli Lilly And Company Thin film electrical component
US5198831A (en) * 1990-09-26 1993-03-30 501 Pronav International, Inc. Personal positioning satellite navigator with printed quadrifilar helical antenna
US7158031B2 (en) * 1992-08-12 2007-01-02 Micron Technology, Inc. Thin, flexible, RFID label and system for use
TW264575B (ko) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JPH08202631A (ja) * 1995-01-30 1996-08-09 Mitsubishi Electric Corp 携帯型半導体記憶装置及び携帯型半導体記憶装置用電源制御ｉｃ
JP3364081B2 (ja) * 1995-02-16 2003-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5733814A (en) * 1995-04-03 1998-03-31 Aptek Industries, Inc. Flexible electronic card and method
CN1107922C (zh) * 1995-06-16 2003-05-07 罗姆股份有限公司 半导体器件,使用同样器件的ic卡和通信系统
US5835436A (en) * 1995-07-03 1998-11-10 Mitsubishi Denki Kabushiki Kaisha Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed
JP4223078B2 (ja) 1995-11-24 2009-02-12 富士通マイクロエレクトロニクス株式会社 ダイナミック・ランダム・アクセス・メモリ
KR100481994B1 (ko) * 1996-08-27 2005-12-01 세이코 엡슨 가부시키가이샤 박리방법,박막디바이스의전사방법,및그것을이용하여제조되는박막디바이스,박막집적회로장치및액정표시장치
SG54559A1 (en) * 1996-09-13 1998-11-16 Hitachi Ltd Power transmission system ic card and information communication system using ic card
US6160733A (en) * 1997-08-29 2000-12-12 Enable Semiconductor, Inc. Low voltage and low power static random access memory (SRAM)
JPH1186555A (ja) 1997-09-02 1999-03-30 Fujitsu Ltd 半導体記憶装置
US5828612A (en) * 1997-10-27 1998-10-27 Motorola, Inc. Method and circuit for controlling a precharge cycle of a memory device
US6164551A (en) * 1997-10-29 2000-12-26 Meto International Gmbh Radio frequency identification transponder having non-encapsulated IC chip
JP2001510670A (ja) 1997-12-05 2001-07-31 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 識別トランスポンダ
US6239703B1 (en) * 1998-01-02 2001-05-29 Intermec Ip Corp Communication pad structure for semiconductor devices
JP3255282B2 (ja) 1998-01-13 2002-02-12 日本電気株式会社 半導体記憶装置
US6100804A (en) * 1998-10-29 2000-08-08 Intecmec Ip Corp. Radio frequency identification system
KR20000065960A (ko) * 1999-04-12 2000-11-15 윤종용 메모리 제어회로를 갖는 반도체장치
JP2000299440A (ja) 1999-04-15 2000-10-24 Hitachi Ltd 電界効果トランジスタ及びそれを用いた集積化電圧発生回路
AU7137800A (en) * 1999-07-21 2001-02-13 E-Ink Corporation Preferred methods for producing electrical circuit elements used to control an electronic display
JP2001101888A (ja) 1999-09-28 2001-04-13 Iwate Toshiba Electronics Kk 半導体記憶装置
US6509217B1 (en) * 1999-10-22 2003-01-21 Damoder Reddy Inexpensive, reliable, planar RFID tag structure and method for making same
JP2001143473A (ja) 1999-11-10 2001-05-25 Sony Corp 半導体記憶装置
US6478229B1 (en) * 2000-03-14 2002-11-12 Harvey Epstein Packaging tape with radio frequency identification technology
US20020007325A1 (en) * 2000-07-11 2002-01-17 Isao Tomon IT system
US8415208B2 (en) * 2001-07-16 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and peeling off method and method of manufacturing semiconductor device
US6693541B2 (en) * 2001-07-19 2004-02-17 3M Innovative Properties Co RFID tag with bridge circuit assembly and methods of use
EP2565924B1 (en) * 2001-07-24 2018-01-10 Samsung Electronics Co., Ltd. Transfer method
US6814832B2 (en) * 2001-07-24 2004-11-09 Seiko Epson Corporation Method for transferring element, method for producing element, integrated circuit, circuit board, electro-optical device, IC card, and electronic appliance
ATE463845T1 (de) * 2001-10-11 2010-04-15 Koninkl Philips Electronics Nv Dünnfilmtranistor-bauelement und diesbezügliches verfahren
JP2003133691A (ja) * 2001-10-22 2003-05-09 Seiko Epson Corp 膜パターンの形成方法、膜パターン形成装置、導電膜配線、電気光学装置、電子機器、並びに非接触型カード媒体
US6870461B2 (en) * 2001-12-01 2005-03-22 Atmel Germany Gmbh Integrated receiving/backscattering arrangement for contactless data transmission
US6774470B2 (en) * 2001-12-28 2004-08-10 Dai Nippon Printing Co., Ltd. Non-contact data carrier and method of fabricating the same
US6953735B2 (en) * 2001-12-28 2005-10-11 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device by transferring a layer to a support with curvature
KR100406548B1 (ko) * 2001-12-31 2003-11-20 주식회사 하이닉스반도체 반도체메모리장치의 비트라인프리차지 회로 및 방법
JP4434549B2 (ja) * 2002-03-07 2010-03-17 株式会社日立製作所 管理装置および管理方法
JP3803085B2 (ja) * 2002-08-08 2006-08-02 株式会社日立製作所 無線ｉｃタグ
KR100488542B1 (ko) * 2002-10-21 2005-05-11 삼성전자주식회사 비트라인 프리차아지 타임을 개선한 반도체 메모리 장치
JP4748986B2 (ja) * 2002-11-01 2011-08-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP1434264A3 (en) * 2002-12-27 2017-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method using the transfer technique
US7230316B2 (en) * 2002-12-27 2007-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having transferred integrated circuit
EP1437683B1 (en) * 2002-12-27 2017-03-08 Semiconductor Energy Laboratory Co., Ltd. IC card and booking account system using the IC card
US7652359B2 (en) * 2002-12-27 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Article having display device
US7973313B2 (en) * 2003-02-24 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Thin film integrated circuit device, IC label, container comprising the thin film integrated circuit, manufacturing method of the thin film integrated circuit device, manufacturing method of the container, and management method of product having the container
US7333072B2 (en) * 2003-03-24 2008-02-19 Semiconductor Energy Laboratory Co., Ltd. Thin film integrated circuit device
US7566001B2 (en) * 2003-08-29 2009-07-28 Semiconductor Energy Laboratory Co., Ltd. IC card
US7768405B2 (en) * 2003-12-12 2010-08-03 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
US7405665B2 (en) * 2003-12-19 2008-07-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, RFID tag and label-like object
CN1697187B (zh) * 2003-12-19 2011-05-04 株式会社半导体能源研究所 半导体集成电路、半导体器件和半导体集成电路的制造方法
US7319633B2 (en) * 2003-12-19 2008-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7271076B2 (en) * 2003-12-19 2007-09-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film integrated circuit device and manufacturing method of non-contact type thin film integrated circuit device
WO2005076359A1 (en) * 2004-02-06 2005-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8630479B2 (en) 2011-01-07 2014-01-14 Kla-Tencor Corporation Methods and systems for improved localized feature quantification in surface metrology tools

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63241786A (ja) * 1987-03-28 1988-10-07 Toshiba Corp プリチヤ−ジ信号発生回路
JPH11238381A (ja) * 1998-02-19 1999-08-31 Nec Corp メモリ読み出し回路およびｓｒａｍ
JP2003173683A (ja) * 2001-11-30 2003-06-20 Semiconductor Energy Lab Co Ltd センスアンプおよびそれを用いた電子機器

Also Published As

Publication number Publication date
KR20120039579A (ko) 2012-04-25
US7430146B2 (en) 2008-09-30
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US20070064511A1 (en) 2007-03-22
US20050128827A1 (en) 2005-06-16
KR101436438B1 (ko) 2014-09-01
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CN1627442A (zh) 2005-06-15
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US7130234B2 (en) 2006-10-31

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