JPH1186555A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1186555A JPH1186555A JP9237320A JP23732097A JPH1186555A JP H1186555 A JPH1186555 A JP H1186555A JP 9237320 A JP9237320 A JP 9237320A JP 23732097 A JP23732097 A JP 23732097A JP H1186555 A JPH1186555 A JP H1186555A
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Abstract
(57)【要約】
【課題】ビット線のプリチャージ時間を充分に確保しな
がら、セル情報の読み出し動作を高速化し得る半導体記
憶装置を提供する。 【解決手段】システムに供給されるクロック信号ＣＫに
基づいて、プリチャージ回路１２はビット線ＢＬ，バー
ＢＬをプリチャージし、ワード線バッファ１３はデコー
ダ回路から出力されるワード線選択信号ｓｅｌに対応し
たワード線ＷＬを選択する。又、センスアンプ１４は、
クロック信号ＣＫに基づいて活性化され、ビット線Ｂ
Ｌ，バーＢＬに読み出されているセル情報を読み出しデ
ータＤとして出力する。そして、遅延回路１１ａは、プ
リチャージ回路１２の前段に設けられ、ワード線バッフ
ァ１３及びセンスアンプ１４が非活性状態のときに、該
プリチャージ回路１２が活性状態となるようにクロック
信号ＣＫを遅延させる。
がら、セル情報の読み出し動作を高速化し得る半導体記
憶装置を提供する。 【解決手段】システムに供給されるクロック信号ＣＫに
基づいて、プリチャージ回路１２はビット線ＢＬ，バー
ＢＬをプリチャージし、ワード線バッファ１３はデコー
ダ回路から出力されるワード線選択信号ｓｅｌに対応し
たワード線ＷＬを選択する。又、センスアンプ１４は、
クロック信号ＣＫに基づいて活性化され、ビット線Ｂ
Ｌ，バーＢＬに読み出されているセル情報を読み出しデ
ータＤとして出力する。そして、遅延回路１１ａは、プ
リチャージ回路１２の前段に設けられ、ワード線バッフ
ァ１３及びセンスアンプ１４が非活性状態のときに、該
プリチャージ回路１２が活性状態となるようにクロック
信号ＣＫを遅延させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、詳しくは、該装置における読み出し回路に関する。
り、詳しくは、該装置における読み出し回路に関する。
【０００２】近年、電子機器の高速化が進められてい
る。これに伴い、電子機器に搭載される半導体記憶装置
の読み出し動作の高速化が必要となっている。
る。これに伴い、電子機器に搭載される半導体記憶装置
の読み出し動作の高速化が必要となっている。
【０００３】
【従来の技術】図４は、従来の半導体記憶装置としての
ＳＲＡＭ（Static Random Access Memory ）における読
み出し回路を示す。システムに供給されるクロック信号
ＣＫは、クロックバッファ５１を介してプリチャージ回
路５２及び遅延回路５１ａ，５１ｂにそれぞれ入力され
る。プリチャージ回路５２は、クロック信号ＣＫに基づ
いてプリチャージパルスを発生し、このプリチャージパ
ルスに基づいてビット線ＢＬ，バーＢＬを例えばＶCCレ
ベル（Ｈレベル）にプリチャージする。
ＳＲＡＭ（Static Random Access Memory ）における読
み出し回路を示す。システムに供給されるクロック信号
ＣＫは、クロックバッファ５１を介してプリチャージ回
路５２及び遅延回路５１ａ，５１ｂにそれぞれ入力され
る。プリチャージ回路５２は、クロック信号ＣＫに基づ
いてプリチャージパルスを発生し、このプリチャージパ
ルスに基づいてビット線ＢＬ，バーＢＬを例えばＶCCレ
ベル（Ｈレベル）にプリチャージする。
【０００４】遅延回路５１ａは、クロックバッファ５１
からのクロック信号ＣＫを遅延させてワード線バッファ
５３に出力する。ワード線バッファ５３は、遅延回路５
１ａを介したクロック信号ＣＫに基づいて、デコーダ回
路でアドレス信号ＡＤをデコードすることにより出力さ
れるワード線選択信号ｓｅｌに対応したワード線ＷＬを
選択する。
からのクロック信号ＣＫを遅延させてワード線バッファ
５３に出力する。ワード線バッファ５３は、遅延回路５
１ａを介したクロック信号ＣＫに基づいて、デコーダ回
路でアドレス信号ＡＤをデコードすることにより出力さ
れるワード線選択信号ｓｅｌに対応したワード線ＷＬを
選択する。
【０００５】遅延回路５１ｂは、クロックバッファ５１
からのクロック信号ＣＫを遅延させてセンスアンプ活性
化信号としてセンスアンプ５４に出力する。センスアン
プ５４は、遅延回路５１ｂからのセンスアンプ活性化信
号に基づいて活性化される。そして、センスアンプ５４
の活性化に基づいて、ビット線ＢＬ，バーＢＬに読み出
されているセル情報が該アンプ５４にて増幅されて、読
み出しデータＤとして出力される。
からのクロック信号ＣＫを遅延させてセンスアンプ活性
化信号としてセンスアンプ５４に出力する。センスアン
プ５４は、遅延回路５１ｂからのセンスアンプ活性化信
号に基づいて活性化される。そして、センスアンプ５４
の活性化に基づいて、ビット線ＢＬ，バーＢＬに読み出
されているセル情報が該アンプ５４にて増幅されて、読
み出しデータＤとして出力される。
【０００６】このように構成された読み出し回路におい
て、図５に示すように、クロック信号ＣＫがＨレベルに
立ち上がり読み出し動作が開始されると、プリチャージ
回路５２はプリチャージパルスを発生する。プリチャー
ジ回路５２は、そのプリチャージパルスに基づいてビッ
ト線ＢＬ，バーＢＬをプリチャージする。
て、図５に示すように、クロック信号ＣＫがＨレベルに
立ち上がり読み出し動作が開始されると、プリチャージ
回路５２はプリチャージパルスを発生する。プリチャー
ジ回路５２は、そのプリチャージパルスに基づいてビッ
ト線ＢＬ，バーＢＬをプリチャージする。
【０００７】ビット線ＢＬ，バーＢＬがプリチャージさ
れると、ワード線バッファ５３は、遅延回路５１ａを介
して入力されたクロック信号ＣＫに基づいて、デコーダ
回路から出力されるワード線選択信号ｓｅｌに対応した
ワード線ＷＬを選択する。
れると、ワード線バッファ５３は、遅延回路５１ａを介
して入力されたクロック信号ＣＫに基づいて、デコーダ
回路から出力されるワード線選択信号ｓｅｌに対応した
ワード線ＷＬを選択する。
【０００８】ワード線ＷＬが選択されると、センスアン
プ５４は、遅延回路５１ｂからのセンスアンプ活性化信
号に基づいて活性化され、ビット線ＢＬ，バーＢＬに読
み出されているセル情報が該アンプ５４にて増幅され
て、読み出しデータＤとして出力される。
プ５４は、遅延回路５１ｂからのセンスアンプ活性化信
号に基づいて活性化され、ビット線ＢＬ，バーＢＬに読
み出されているセル情報が該アンプ５４にて増幅され
て、読み出しデータＤとして出力される。
【０００９】
【発明が解決しようとする課題】上記のような読み出し
回路では、クロック信号ＣＫの立ち上がりに基づいてビ
ット線ＢＬ，バーＢＬのプリチャージを行った後にワー
ド線ＷＬを選択し、次いでセンスアンプ５４を活性化し
てビット線ＢＬ，バーＢＬに読み出されたセル情報を読
み出しデータＤとして出力している。
回路では、クロック信号ＣＫの立ち上がりに基づいてビ
ット線ＢＬ，バーＢＬのプリチャージを行った後にワー
ド線ＷＬを選択し、次いでセンスアンプ５４を活性化し
てビット線ＢＬ，バーＢＬに読み出されたセル情報を読
み出しデータＤとして出力している。
【００１０】このような動作では、クロック信号ＣＫの
立ち上がりから読み出しデータＤが出力されるまでのア
クセス遅延時間ｔAAC のうち、プリチャージ動作に要す
る時間の割合が大きくなっているため、アクセス遅延時
間ｔAAC を短縮して、読み出し動作の高速化を図るため
には、そのプリチャージ時間を短縮することが効果的で
ある。
立ち上がりから読み出しデータＤが出力されるまでのア
クセス遅延時間ｔAAC のうち、プリチャージ動作に要す
る時間の割合が大きくなっているため、アクセス遅延時
間ｔAAC を短縮して、読み出し動作の高速化を図るため
には、そのプリチャージ時間を短縮することが効果的で
ある。
【００１１】しかし、プリチャージ時間を短縮するため
に、プリチャージ回路５２の電流駆動能力を高くする
と、プリチャージ回路５２の回路面積の増大あるいは電
源ノイズの発生の原因となる。従って、プリチャージ時
間を短縮することによりアクセス遅延時間ｔAAC を短縮
することは、新たな問題点を発生させる原因となる。
に、プリチャージ回路５２の電流駆動能力を高くする
と、プリチャージ回路５２の回路面積の増大あるいは電
源ノイズの発生の原因となる。従って、プリチャージ時
間を短縮することによりアクセス遅延時間ｔAAC を短縮
することは、新たな問題点を発生させる原因となる。
【００１２】本発明は、上記問題点を解決するためにな
されたものであって、その目的は、ビット線のプリチャ
ージ時間を充分に確保しながら、セル情報の読み出し動
作を高速化し得る半導体記憶装置を提供することにあ
る。
されたものであって、その目的は、ビット線のプリチャ
ージ時間を充分に確保しながら、セル情報の読み出し動
作を高速化し得る半導体記憶装置を提供することにあ
る。
【００１３】
【課題を解決するための手段】請求項１に記載の発明
は、システムに供給されるクロック信号に基づいてビッ
ト線をプリチャージするプリチャージ回路と、前記クロ
ック信号に基づいて、デコーダ回路から出力されるワー
ド線選択信号に対応したワード線を選択するワード線バ
ッファと、前記クロック信号に基づいて活性化され、前
記ビット線に読み出されているセル情報を読み出しデー
タとして出力するセンスアンプとを備えた半導体記憶装
置であって、前記プリチャージ回路の前段に設けられ、
前記ワード線バッファ及び前記センスアンプが非活性状
態のときに、該プリチャージ回路が活性状態となるよう
に前記クロック信号を遅延させる遅延回路を備えたこと
を要旨とする。
は、システムに供給されるクロック信号に基づいてビッ
ト線をプリチャージするプリチャージ回路と、前記クロ
ック信号に基づいて、デコーダ回路から出力されるワー
ド線選択信号に対応したワード線を選択するワード線バ
ッファと、前記クロック信号に基づいて活性化され、前
記ビット線に読み出されているセル情報を読み出しデー
タとして出力するセンスアンプとを備えた半導体記憶装
置であって、前記プリチャージ回路の前段に設けられ、
前記ワード線バッファ及び前記センスアンプが非活性状
態のときに、該プリチャージ回路が活性状態となるよう
に前記クロック信号を遅延させる遅延回路を備えたこと
を要旨とする。
【００１４】請求項２に記載の発明は、前記遅延回路
は、前記クロック信号の立ち上がりに基づいて前記プリ
チャージ回路を非活性化するとともに、前記ワード線バ
ッファ及び前記センスアンプの不活性化後に前記プリチ
ャージ回路を活性化するように前記クロック信号を遅延
させることを要旨とする。
は、前記クロック信号の立ち上がりに基づいて前記プリ
チャージ回路を非活性化するとともに、前記ワード線バ
ッファ及び前記センスアンプの不活性化後に前記プリチ
ャージ回路を活性化するように前記クロック信号を遅延
させることを要旨とする。
【００１５】請求項３に記載の発明は、ビット線をプリ
チャージするプリチャージ回路と、システムに供給され
るクロック信号に基づいて、デコーダ回路から出力され
るワード線選択信号に対応したワード線を選択するワー
ド線バッファと、前記クロック信号に基づいて活性化さ
れ、前記ビット線に読み出されているセル情報を読み出
しデータとして出力するセンスアンプとを備えた半導体
記憶装置であって、前記プリチャージ回路には、前記ワ
ード線バッファ及び前記センスアンプの非活性状態を示
す非活性信号がそれぞれ入力され、該プリチャージ回路
は両非活性信号に基づいて活性化されることを要旨とす
る。
チャージするプリチャージ回路と、システムに供給され
るクロック信号に基づいて、デコーダ回路から出力され
るワード線選択信号に対応したワード線を選択するワー
ド線バッファと、前記クロック信号に基づいて活性化さ
れ、前記ビット線に読み出されているセル情報を読み出
しデータとして出力するセンスアンプとを備えた半導体
記憶装置であって、前記プリチャージ回路には、前記ワ
ード線バッファ及び前記センスアンプの非活性状態を示
す非活性信号がそれぞれ入力され、該プリチャージ回路
は両非活性信号に基づいて活性化されることを要旨とす
る。
【００１６】（作用）請求項１，２に記載の発明によれ
ば、遅延回路は、ワード線バッファ及びセンスアンプが
非活性状態のときに、プリチャージ回路が活性状態とな
るようにクロック信号を遅延させる。即ち、プリチャー
ジ回路は、遅延回路を介して入力される前サイクルのク
ロック信号に基づいて、ワード線バッファ及びセンスア
ンプが非活性状態のときに予めビット線をプリチャージ
する。そのため、クロック信号に基づいて読み出し動作
が開始されると、直ちに、ワード線バッファはワード線
を選択し、センスアンプはビット線に読み出されている
セル情報を読み出しデータとして出力する。又、ワード
線バッファ及びセンスアンプが非活性状態のときには、
ビット線のプリチャージ時間を容易に確保可能である。
従って、ビット線のプリチャージ時間を充分に確保しな
がらも、クロック信号に基づく読み出し動作の開始から
データ読み出しまでのアクセス遅延時間を短縮すること
ができるため、セル情報の読み出し動作を高速化するこ
とができる。
ば、遅延回路は、ワード線バッファ及びセンスアンプが
非活性状態のときに、プリチャージ回路が活性状態とな
るようにクロック信号を遅延させる。即ち、プリチャー
ジ回路は、遅延回路を介して入力される前サイクルのク
ロック信号に基づいて、ワード線バッファ及びセンスア
ンプが非活性状態のときに予めビット線をプリチャージ
する。そのため、クロック信号に基づいて読み出し動作
が開始されると、直ちに、ワード線バッファはワード線
を選択し、センスアンプはビット線に読み出されている
セル情報を読み出しデータとして出力する。又、ワード
線バッファ及びセンスアンプが非活性状態のときには、
ビット線のプリチャージ時間を容易に確保可能である。
従って、ビット線のプリチャージ時間を充分に確保しな
がらも、クロック信号に基づく読み出し動作の開始から
データ読み出しまでのアクセス遅延時間を短縮すること
ができるため、セル情報の読み出し動作を高速化するこ
とができる。
【００１７】請求項３に記載の発明によれば、プリチャ
ージ回路は、ワード線バッファ及びセンスアンプの非活
性状態を示す非活性信号に基づいて活性化される。即
ち、プリチャージ回路は、前サイクルにおいてワード線
バッファ及びセンスアンプが非活性状態のときに予めビ
ット線をプリチャージ状態に保持する。そのため、クロ
ック信号に基づいて読み出し動作が開始されると、直ち
に、ワード線バッファはワード線を選択し、センスアン
プはビット線に読み出されているセル情報を読み出しデ
ータとして出力する。又、ワード線バッファ及びセンス
アンプが非活性状態のときには、ビット線のプリチャー
ジ時間を容易に確保可能である。従って、ビット線のプ
リチャージ時間を充分に確保しながらも、クロック信号
に基づく読み出し動作の開始からデータ読み出しまでの
アクセス遅延時間を短縮することができるため、セル情
報の読み出し動作を高速化することができる。
ージ回路は、ワード線バッファ及びセンスアンプの非活
性状態を示す非活性信号に基づいて活性化される。即
ち、プリチャージ回路は、前サイクルにおいてワード線
バッファ及びセンスアンプが非活性状態のときに予めビ
ット線をプリチャージ状態に保持する。そのため、クロ
ック信号に基づいて読み出し動作が開始されると、直ち
に、ワード線バッファはワード線を選択し、センスアン
プはビット線に読み出されているセル情報を読み出しデ
ータとして出力する。又、ワード線バッファ及びセンス
アンプが非活性状態のときには、ビット線のプリチャー
ジ時間を容易に確保可能である。従って、ビット線のプ
リチャージ時間を充分に確保しながらも、クロック信号
に基づく読み出し動作の開始からデータ読み出しまでの
アクセス遅延時間を短縮することができるため、セル情
報の読み出し動作を高速化することができる。
【００１８】
（第１の実施の形態）以下、本発明を具体化した第１の
実施の形態を図１及び図２に従って説明する。
実施の形態を図１及び図２に従って説明する。
【００１９】図１は、本実施の形態の半導体記憶装置と
してのＳＲＡＭにおける読み出し回路を示す。この読み
出し回路は、クロックバッファ１１、遅延回路１１ａ、
プリチャージ回路１２、ワード線バッファ１３及びセン
スアンプ１４から構成される。システムに供給されるク
ロック信号ＣＫは、クロックバッファ１１を介して遅延
回路１１ａ、ワード線バッファ１３及びセンスアンプ１
４にそれぞれ入力される。
してのＳＲＡＭにおける読み出し回路を示す。この読み
出し回路は、クロックバッファ１１、遅延回路１１ａ、
プリチャージ回路１２、ワード線バッファ１３及びセン
スアンプ１４から構成される。システムに供給されるク
ロック信号ＣＫは、クロックバッファ１１を介して遅延
回路１１ａ、ワード線バッファ１３及びセンスアンプ１
４にそれぞれ入力される。
【００２０】遅延回路１１ａは、クロックバッファ１１
からのクロック信号ＣＫを遅延させてプリチャージ回路
１２に出力する。プリチャージ回路１２は、遅延回路１
１ａを介して入力されたクロック信号ＣＫに基づいてプ
リチャージパルスを発生し、このプリチャージパルスに
基づいてビット線ＢＬ，バーＢＬを例えばＶCCレベル
（Ｈレベル）にプリチャージする。
からのクロック信号ＣＫを遅延させてプリチャージ回路
１２に出力する。プリチャージ回路１２は、遅延回路１
１ａを介して入力されたクロック信号ＣＫに基づいてプ
リチャージパルスを発生し、このプリチャージパルスに
基づいてビット線ＢＬ，バーＢＬを例えばＶCCレベル
（Ｈレベル）にプリチャージする。
【００２１】ワード線バッファ１３は、クロックバッフ
ァ１１からのクロック信号ＣＫに基づいて、デコーダ回
路でアドレス信号ＡＤをデコードすることにより出力さ
れるワード線選択信号ｓｅｌに対応したワード線ＷＬを
選択する。
ァ１１からのクロック信号ＣＫに基づいて、デコーダ回
路でアドレス信号ＡＤをデコードすることにより出力さ
れるワード線選択信号ｓｅｌに対応したワード線ＷＬを
選択する。
【００２２】センスアンプ１４は、クロックバッファ１
１からのクロック信号ＣＫ、即ちセンスアンプ活性化信
号に基づいて活性化される。そして、センスアンプ１４
の活性化に基づいて、ビット線ＢＬ，バーＢＬに読み出
されているセル情報が該アンプ１４にて増幅されて、読
み出しデータＤとして出力される。
１からのクロック信号ＣＫ、即ちセンスアンプ活性化信
号に基づいて活性化される。そして、センスアンプ１４
の活性化に基づいて、ビット線ＢＬ，バーＢＬに読み出
されているセル情報が該アンプ１４にて増幅されて、読
み出しデータＤとして出力される。
【００２３】そして、遅延回路１１ａは、クロック信号
ＣＫの立ち上がりに基づいて、次サイクルのワード線バ
ッファ１３及びセンスアンプ１４が非活性状態のとき
に、プリチャージ回路１２においてプリチャージパルス
が発生するように、クロック信号ＣＫを遅延させて出力
している。又、ワード線バッファ１３及びセンスアンプ
１４が非活性状態のときには、ビット線ＢＬ，バーＢＬ
のプリチャージ時間を容易に確保可能である。
ＣＫの立ち上がりに基づいて、次サイクルのワード線バ
ッファ１３及びセンスアンプ１４が非活性状態のとき
に、プリチャージ回路１２においてプリチャージパルス
が発生するように、クロック信号ＣＫを遅延させて出力
している。又、ワード線バッファ１３及びセンスアンプ
１４が非活性状態のときには、ビット線ＢＬ，バーＢＬ
のプリチャージ時間を容易に確保可能である。
【００２４】このように構成された読み出し回路におい
て、図２に示すように、クロック信号ＣＫがＨレベルに
立ち上がり読み出し動作が開始されると、ワード線バッ
ファ１３はクロックバッファ１１を介して入力されるク
ロック信号ＣＫに基づいて、デコーダ回路から出力され
るワード線選択信号ｓｅｌに対応したワード線ＷＬを選
択する。
て、図２に示すように、クロック信号ＣＫがＨレベルに
立ち上がり読み出し動作が開始されると、ワード線バッ
ファ１３はクロックバッファ１１を介して入力されるク
ロック信号ＣＫに基づいて、デコーダ回路から出力され
るワード線選択信号ｓｅｌに対応したワード線ＷＬを選
択する。
【００２５】この場合、ワード線バッファ１３が活性化
される前は、センスアンプ１４とともに非活性状態であ
るため、プリチャージ回路１２は前サイクルのクロック
信号ＣＫの立ち上がりに基づいてプリチャージパルスを
発生し、予めビット線ＢＬ，バーＢＬをプリチャージ状
態としている。尚、予めビット線ＢＬ，バーＢＬをプリ
チャージ状態としても、プリチャージ電荷の放出経路で
あるセンスアンプ１４が非活性状態になっているため、
その電荷が放出されることはなく、消費電力は増加しな
い。
される前は、センスアンプ１４とともに非活性状態であ
るため、プリチャージ回路１２は前サイクルのクロック
信号ＣＫの立ち上がりに基づいてプリチャージパルスを
発生し、予めビット線ＢＬ，バーＢＬをプリチャージ状
態としている。尚、予めビット線ＢＬ，バーＢＬをプリ
チャージ状態としても、プリチャージ電荷の放出経路で
あるセンスアンプ１４が非活性状態になっているため、
その電荷が放出されることはなく、消費電力は増加しな
い。
【００２６】そして、ワード線ＷＬが選択されると、セ
ンスアンプ１４は、クロックバッファ１１を介して入力
されるクロック信号ＣＫ、即ちセンスアンプ活性化信号
に基づいて活性化され、ビット線ＢＬ，バーＢＬに読み
出されているセル情報が該アンプ１４にて増幅されて、
読み出しデータＤとして出力される。
ンスアンプ１４は、クロックバッファ１１を介して入力
されるクロック信号ＣＫ、即ちセンスアンプ活性化信号
に基づいて活性化され、ビット線ＢＬ，バーＢＬに読み
出されているセル情報が該アンプ１４にて増幅されて、
読み出しデータＤとして出力される。
【００２７】上記したように、本実施の形態では、以下
に示す作用効果を得ることができる。 （１）プリチャージ回路１２は、遅延回路１１ａを介し
て入力される前サイクルのクロック信号ＣＫの立ち上が
りに基づいて、ワード線バッファ１３及びセンスアンプ
１４が非活性状態のときに予めビット線ＢＬ，バーＢＬ
をプリチャージ状態にする。そのため、クロック信号Ｃ
ＫがＨレベルに立ち上がり読み出し動作が開始される
と、直ちに、ワード線バッファ１３はワード線ＷＬを選
択し、センスアンプ１４はビット線ＢＬ，バーＢＬに読
み出されているセル情報を増幅して、読み出しデータＤ
として出力する。従って、ビット線ＢＬ，バーＢＬのプ
リチャージ時間を充分に確保しながらも、クロック信号
ＣＫの立ち上がり（読み出し動作の開始）からデータＤ
の読み出しまでのアクセス遅延時間ｔAAC を短縮するこ
とができる。その結果、ビット線ＢＬ，バーＢＬのプリ
チャージ時間を充分に確保しながら、セル情報の読み出
し動作を高速化することができる。
に示す作用効果を得ることができる。 （１）プリチャージ回路１２は、遅延回路１１ａを介し
て入力される前サイクルのクロック信号ＣＫの立ち上が
りに基づいて、ワード線バッファ１３及びセンスアンプ
１４が非活性状態のときに予めビット線ＢＬ，バーＢＬ
をプリチャージ状態にする。そのため、クロック信号Ｃ
ＫがＨレベルに立ち上がり読み出し動作が開始される
と、直ちに、ワード線バッファ１３はワード線ＷＬを選
択し、センスアンプ１４はビット線ＢＬ，バーＢＬに読
み出されているセル情報を増幅して、読み出しデータＤ
として出力する。従って、ビット線ＢＬ，バーＢＬのプ
リチャージ時間を充分に確保しながらも、クロック信号
ＣＫの立ち上がり（読み出し動作の開始）からデータＤ
の読み出しまでのアクセス遅延時間ｔAAC を短縮するこ
とができる。その結果、ビット線ＢＬ，バーＢＬのプリ
チャージ時間を充分に確保しながら、セル情報の読み出
し動作を高速化することができる。
【００２８】（２）遅延回路１１ａにてプリチャージ回
路１２に入力されるクロック信号ＣＫを遅延させて出力
するだけで、アクセス遅延時間ｔAAC が短縮化される。
又、本実施の形態の読み出し回路は、従来の回路と比較
して、その回路構成を大幅に変更することはない。従っ
て、読み出し回路を簡単な回路構成とすることができ
る。
路１２に入力されるクロック信号ＣＫを遅延させて出力
するだけで、アクセス遅延時間ｔAAC が短縮化される。
又、本実施の形態の読み出し回路は、従来の回路と比較
して、その回路構成を大幅に変更することはない。従っ
て、読み出し回路を簡単な回路構成とすることができ
る。
【００２９】（第２の実施の形態）以下、本発明を具体
化した第２の実施の形態を図３に従って説明する。図３
は、本実施の形態の読み出し回路を示す。この読み出し
回路は、図１に示す第１の実施の形態の読み出し回路と
比較して、遅延回路１１ａが省略されている。
化した第２の実施の形態を図３に従って説明する。図３
は、本実施の形態の読み出し回路を示す。この読み出し
回路は、図１に示す第１の実施の形態の読み出し回路と
比較して、遅延回路１１ａが省略されている。
【００３０】又、プリチャージ回路１２には、ワード線
バッファ１３及びセンスアンプ１４の非活性状態を示す
非活性信号φ１，φ２（ともに、Ｌレベル）に基づいて
プリチャージパルスを発生し、このプリチャージパルス
に基づいてビット線ＢＬ，バーＢＬをプリチャージす
る。つまり、プリチャージ回路１２は、前サイクルにお
いてワード線バッファ１３及びセンスアンプ１４が非活
性状態になっている間、予めビット線ＢＬ，バーＢＬを
プリチャージ状態に保持することになる。
バッファ１３及びセンスアンプ１４の非活性状態を示す
非活性信号φ１，φ２（ともに、Ｌレベル）に基づいて
プリチャージパルスを発生し、このプリチャージパルス
に基づいてビット線ＢＬ，バーＢＬをプリチャージす
る。つまり、プリチャージ回路１２は、前サイクルにお
いてワード線バッファ１３及びセンスアンプ１４が非活
性状態になっている間、予めビット線ＢＬ，バーＢＬを
プリチャージ状態に保持することになる。
【００３１】このように構成すれば、クロック信号ＣＫ
がＨレベルに立ち上がり読み出し動作が開始されると、
直ちに、ワード線バッファ１３はワード線ＷＬを選択
し、センスアンプ１４はビット線ＢＬ，バーＢＬに読み
出されているセル情報を増幅して、読み出しデータＤと
して出力する。
がＨレベルに立ち上がり読み出し動作が開始されると、
直ちに、ワード線バッファ１３はワード線ＷＬを選択
し、センスアンプ１４はビット線ＢＬ，バーＢＬに読み
出されているセル情報を増幅して、読み出しデータＤと
して出力する。
【００３２】上記したように、本実施の形態では、以下
に示す作用効果を得ることができる。 （１）プリチャージ回路１２は、前サイクルにおいてワ
ード線バッファ１３及びセンスアンプ１４が非活性状態
のときに予めビット線ＢＬ，バーＢＬをプリチャージ状
態に保持する。そのため、クロック信号ＣＫがＨレベル
に立ち上がり読み出し動作が開始されると、直ちに、ワ
ード線バッファ１３はワード線ＷＬを選択し、センスア
ンプ１４は選択されたセルからのセル情報を予めプリチ
ャージ状態に保持されたビット線ＢＬ，バーＢＬを介し
てデータＤとして出力する。従って、ビット線ＢＬ，バ
ーＢＬのプリチャージ時間を充分に確保しながらも、ク
ロック信号ＣＫの立ち上がり（読み出し動作の開始）か
らデータＤの読み出しまでのアクセス遅延時間ｔAAC を
短縮することができる。その結果、ビット線ＢＬ，バー
ＢＬのプリチャージ時間を充分に確保しながら、セル情
報の読み出し動作を高速化することができる。
に示す作用効果を得ることができる。 （１）プリチャージ回路１２は、前サイクルにおいてワ
ード線バッファ１３及びセンスアンプ１４が非活性状態
のときに予めビット線ＢＬ，バーＢＬをプリチャージ状
態に保持する。そのため、クロック信号ＣＫがＨレベル
に立ち上がり読み出し動作が開始されると、直ちに、ワ
ード線バッファ１３はワード線ＷＬを選択し、センスア
ンプ１４は選択されたセルからのセル情報を予めプリチ
ャージ状態に保持されたビット線ＢＬ，バーＢＬを介し
てデータＤとして出力する。従って、ビット線ＢＬ，バ
ーＢＬのプリチャージ時間を充分に確保しながらも、ク
ロック信号ＣＫの立ち上がり（読み出し動作の開始）か
らデータＤの読み出しまでのアクセス遅延時間ｔAAC を
短縮することができる。その結果、ビット線ＢＬ，バー
ＢＬのプリチャージ時間を充分に確保しながら、セル情
報の読み出し動作を高速化することができる。
【００３３】（２）又、本実施の形態の読み出し回路
は、従来の回路と比較して、その回路構成を大幅に変更
することがないため、読み出し回路を簡単な回路構成と
することができる。
は、従来の回路と比較して、その回路構成を大幅に変更
することがないため、読み出し回路を簡単な回路構成と
することができる。
【００３４】（３）プリチャージ回路１２は、ワード線
バッファ１３及びセンスアンプ１４からの非活性信号φ
１，φ２に基づいて制御される。従って、プリチャージ
回路１２は、ワード線バッファ１３及びセンスアンプ１
４が非活性状態になっている間、確実にビット線ＢＬ，
バーＢＬをプリチャージ状態とすることができる。
バッファ１３及びセンスアンプ１４からの非活性信号φ
１，φ２に基づいて制御される。従って、プリチャージ
回路１２は、ワード線バッファ１３及びセンスアンプ１
４が非活性状態になっている間、確実にビット線ＢＬ，
バーＢＬをプリチャージ状態とすることができる。
【００３５】尚、本発明は前記実施の形態の他、以下の
態様で実施するようにしてもよい。 ○上記各実施の形態では、クロック信号ＣＫをクロック
バッファ１１を介して各回路に供給したが、各回路に直
接クロック信号ＣＫを供給するようにしてもよい。
態様で実施するようにしてもよい。 ○上記各実施の形態では、クロック信号ＣＫをクロック
バッファ１１を介して各回路に供給したが、各回路に直
接クロック信号ＣＫを供給するようにしてもよい。
【００３６】○上記各実施の形態では、半導体記憶装置
をＳＲＡＭに限定したが、クロック信号ＣＫに基づいて
読み出し動作が行われるその他の半導体記憶装置に実施
してもよい。
をＳＲＡＭに限定したが、クロック信号ＣＫに基づいて
読み出し動作が行われるその他の半導体記憶装置に実施
してもよい。
【００３７】
【発明の効果】以上詳述したように、本発明によれば、
ビット線のプリチャージ時間を充分に確保しながら、セ
ル情報の読み出し動作を高速化し得る半導体記憶装置を
提供することができる。
ビット線のプリチャージ時間を充分に確保しながら、セ
ル情報の読み出し動作を高速化し得る半導体記憶装置を
提供することができる。
【図面の簡単な説明】
【図１】 第１の実施の形態におけるＳＲＡＭの読み出
し回路を示すブロック図である。
し回路を示すブロック図である。
【図２】 読み出し動作を示すタイミング波形図であ
る。
る。
【図３】 第２の実施の形態におけるＳＲＡＭの読み出
し回路を示すブロック図である。
し回路を示すブロック図である。
【図４】 従来のＳＲＡＭの読み出し回路を示すブロッ
ク図である。
ク図である。
【図５】 従来の読み出し動作を示すタイミング波形図
である。
である。
１１ａ 遅延回路 １２ プリチャージ回路 １３ ワード線バッファ １４ センスアンプ ＢＬ，バーＢＬ ビット線 ＣＫ クロック信号 Ｄ 読み出しデータ ｓｅｌ ワード線選択信号 ＷＬ ワード線 φ１，φ２ 非活性信号
Claims (3)
- 【請求項１】 システムに供給されるクロック信号に基
づいてビット線をプリチャージするプリチャージ回路
と、 前記クロック信号に基づいて、デコーダ回路から出力さ
れるワード線選択信号に対応したワード線を選択するワ
ード線バッファと、 前記クロック信号に基づいて活性化され、前記ビット線
に読み出されているセル情報を読み出しデータとして出
力するセンスアンプとを備えた半導体記憶装置であっ
て、 前記プリチャージ回路の前段に設けられ、前記ワード線
バッファ及び前記センスアンプが非活性状態のときに、
該プリチャージ回路が活性状態となるように前記クロッ
ク信号を遅延させる遅延回路を備えたことを特徴とする
半導体記憶装置。 - 【請求項２】 前記遅延回路は、前記クロック信号の立
ち上がりに基づいて前記プリチャージ回路を非活性化す
るとともに、前記ワード線バッファ及び前記センスアン
プの不活性化後に前記プリチャージ回路を活性化するよ
うに前記クロック信号を遅延させることを特徴とする請
求項１に記載の半導体記憶装置。 - 【請求項３】 ビット線をプリチャージするプリチャー
ジ回路と、 システムに供給されるクロック信号に基づいて、デコー
ダ回路から出力されるワード線選択信号に対応したワー
ド線を選択するワード線バッファと、 前記クロック信号に基づいて活性化され、前記ビット線
に読み出されているセル情報を読み出しデータとして出
力するセンスアンプとを備えた半導体記憶装置であっ
て、 前記プリチャージ回路には、前記ワード線バッファ及び
前記センスアンプの非活性状態を示す非活性信号がそれ
ぞれ入力され、該プリチャージ回路は両非活性信号に基
づいて活性化されることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9237320A JPH1186555A (ja) | 1997-09-02 | 1997-09-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9237320A JPH1186555A (ja) | 1997-09-02 | 1997-09-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1186555A true JPH1186555A (ja) | 1999-03-30 |
Family
ID=17013630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9237320A Withdrawn JPH1186555A (ja) | 1997-09-02 | 1997-09-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1186555A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7130234B2 (en) | 2003-12-12 | 2006-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2009528650A (ja) * | 2006-02-27 | 2009-08-06 | フリースケール セミコンダクター インコーポレイテッド | 内蔵メモリ内のビット線プリチャージ |
| US7750403B2 (en) | 2006-06-30 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and manufacturing method thereof |
-
1997
- 1997-09-02 JP JP9237320A patent/JPH1186555A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7130234B2 (en) | 2003-12-12 | 2006-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7430146B2 (en) | 2003-12-12 | 2008-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2009528650A (ja) * | 2006-02-27 | 2009-08-06 | フリースケール セミコンダクター インコーポレイテッド | 内蔵メモリ内のビット線プリチャージ |
| US7750403B2 (en) | 2006-06-30 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and manufacturing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |