KR102796609B1 - Nonvolatile memory device and method for fabricating the same - Google Patents

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Abstract

본 발명은 비휘발성 메모리 장치 및 이의 제조 방법에 관한 것으로, 본 발명이 해결하려는 과제는, 배선과 채널을 연결해주는 부분에서의 저항 및 저항 성분 등을 감소시키는 비휘발성 메모리 장치를 제공하는 것이다. 본 발명의 비휘발성 메모리 장치는, 기판, 상기 기판 상에, 제1 방향으로 적층된 복수의 하부 도전 전극을 포함하는 하부 적층 구조체, 상기 하부 적층 구조체 상에, 상부 도전 전극을 포함하는 상부 적층 구조체, 상기 하부 적층 구조체를 관통하여, 상기 제1 방향으로 연장되는 하부 채널막을 포함하는 하부 채널 구조체 및 상기 상부 적층 구조체를 관통하여, 상기 제1 방향으로 연장되는 상부 채널막을 포함하는 상부 채널 구조체를 포함하고, 상기 상부 채널막은 상기 하부 채널막과 접촉하고, 상기 하부 채널막과 상기 상부 채널막 사이의 경계에서, 상기 하부 채널막의 제2 방향으로의 폭은 상기 상부 채널막의 상기 제2 방향으로의 폭보다 크고, 상기 상부 채널막은 단결정 실리콘으로 형성되고, 상기 하부 채널막은 다결정 실리콘을 포함한다.The present invention relates to a nonvolatile memory device and a manufacturing method thereof, and a problem that the present invention seeks to solve is to provide a nonvolatile memory device that reduces resistance and resistance components, etc., in a portion connecting a wiring and a channel. The nonvolatile memory device of the present invention includes a substrate, a lower stacked structure including a plurality of lower conductive electrodes stacked in a first direction on the substrate, an upper stacked structure including an upper conductive electrode on the lower stacked structure, a lower channel structure including a lower channel film extending in the first direction through the lower stacked structure, and an upper channel structure including an upper channel film extending in the first direction through the upper stacked structure, wherein the upper channel film is in contact with the lower channel film, and a width of the lower channel film in a second direction at a boundary between the lower channel film and the upper channel film is larger than a width of the upper channel film in the second direction, the upper channel film is formed of single-crystal silicon, and the lower channel film includes polycrystalline silicon.

Description

비휘발성 메모리 장치 및 이의 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은 비휘발성 메모리 장치 및 이의 제조 방법에 관한 것으로, 좀 더 구체적으로, 본 발명은 상부 채널막이 단결정 실리콘으로 형성되는 비휘발성 메모리 장치 및 이의 제조 방법에 관한 것이다.The present invention relates to a nonvolatile memory device and a method for manufacturing the same, and more specifically, to a nonvolatile memory device in which an upper channel film is formed of single crystal silicon and a method for manufacturing the same.

반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분될 수 있다.Semiconductor memory devices can be broadly divided into volatile memory devices and non-volatile memory devices.

소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 따라서, 최근에는 단위 메모리 셀을 수직으로 배치하는 3차원 메모리 장치가 개발되고 있다.In order to meet the superior performance and low price demanded by consumers, the integration of semiconductor devices is required to increase. In the case of semiconductor devices, the integration is an important factor in determining the price of the product, so increased integration is particularly required. Therefore, three-dimensional memory devices that vertically arrange unit memory cells are being developed recently.

메모리 셀을 수직으로 배치하는 3차원 메모리 장치는 세대가 거듭됨에 따라 채널막에서의 전기적 특성의 열화가 주요 이슈로 부각되고 있으며, 이를 극복하기 위해 다양한 공정이 개발되고 있다. As three-dimensional memory devices that vertically arrange memory cells face the deterioration of electrical characteristics in the channel film as generations progress, various processes are being developed to overcome this issue.

본 발명이 해결하려는 과제는, 스트링 선택 라인에 배치되는 채널막의 저항 및 저항 성분 등을 감소시키는 비휘발성 메모리 장치를 제공하는 것이다. The problem to be solved by the present invention is to provide a nonvolatile memory device that reduces the resistance and resistance components of a channel film arranged in a string selection line.

본 발명이 해결하려는 과제는, 스트링 선택 라인에 배치되는 채널막의 저항 및 저항 성분 등을 감소시키는 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.The problem to be solved by the present invention is to provide a method for manufacturing a nonvolatile memory device that reduces the resistance and resistance components of a channel film arranged in a string selection line.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판, 기판 상에, 제1 방향으로 적층된 복수의 하부 도전 전극을 포함하는 하부 적층 구조체, 하부 적층 구조체 상에, 상부 도전 전극을 포함하는 상부 적층 구조체, 하부 적층 구조체를 관통하여, 제1 방향으로 연장되는 하부 채널막을 포함하는 하부 채널 구조체 및 상부 적층 구조체를 관통하여, 제1 방향으로 연장되는 상부 채널막을 포함하는 상부 채널 구조체를 포함하고, 상부 채널막은 하부 채널막과 접촉하고, 하부 채널막과 상부 채널막 사이의 경계에서, 하부 채널막의 제2 방향으로의 폭은 상부 채널막의 제2 방향으로의 폭보다 크고, 상부 채널막은 단결정 실리콘으로 형성되고, 하부 채널막은 다결정 실리콘을 포함한다.According to some embodiments of the present invention for achieving the above technical problem, a nonvolatile memory device includes a substrate, a lower stacked structure including a plurality of lower conductive electrodes stacked in a first direction on the substrate, an upper stacked structure including an upper conductive electrode on the lower stacked structure, a lower channel structure including a lower channel film extending in the first direction through the lower stacked structure, and an upper channel structure including an upper channel film extending in the first direction through the upper stacked structure, wherein the upper channel film is in contact with the lower channel film, and at a boundary between the lower channel film and the upper channel film, a width of the lower channel film in a second direction is larger than a width of the upper channel film in the second direction, the upper channel film is formed of single crystal silicon, and the lower channel film includes polycrystalline silicon.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 제조방법은, 기판 상에, 몰드 절연막 및 희생 절연막이 교대로 적층된 하부 몰드 구조체를 형성하고, 하부 몰드 구조체를 관통하고, 하부 채널막을 포함하는 하부 채널 구조체를 형성하고, 하부 몰드 구조체 상에, 상부 도전막을 포함하는 상부 몰드 구조체를 형성하고, 상부 몰드 구조체를 관통하고, 하부 채널막을 노출시키는 상부 채널 홀을 형성하고, 상부 채널 홀 내에, 하부 채널막과 접촉하는 프리 상부 채널막을 형성하고, 프로 상부 채널막은 비정질 실리콘으로 형성되고, 단결정화 공정을 통해 프리 상부 채널막을 변화시켜, 상부 채널 홀 내에 상부 채널막을 형성하는 것을 포함하고, 단결정화 공정은 MILC(metal induced lateral crystallization) 공정, 레이저 열 어닐링(laser thermal annealing) 공정 및 SEG(selective epitaxial growth) 공정 중 하나를 이용하는 비휘발성 메모리 장치의 제조 방법. 포함한다.According to some embodiments of the present invention for achieving the above technical problem, a method for manufacturing a nonvolatile memory includes forming a lower mold structure on a substrate in which a mold insulating film and a sacrificial insulating film are alternately laminated, forming a lower channel structure penetrating the lower mold structure and including a lower channel film, forming an upper mold structure including an upper conductive film on the lower mold structure, forming an upper channel hole penetrating the upper mold structure and exposing the lower channel film, forming a free upper channel film in contact with the lower channel film in the upper channel hole, the pro upper channel film being formed of amorphous silicon, and forming the upper channel film in the upper channel hole by changing the free upper channel film through a single crystallization process, wherein the single crystallization process uses one of a metal induced lateral crystallization (MILC) process, a laser thermal annealing process, and a selective epitaxial growth (SEG) process. The method includes a manufacturing method of a nonvolatile memory device.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and drawings.

도 1은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 2는 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 3a 내지 3d는 도 2의 P 영역을 설명하기 위한 다양한 도면들이다.
도 4a 및 4b는 도 2의 Q 영역을 설명하기 위한 다양한 도면들이다.
도 5는 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 6a 내지 6d는 도 5의 P 영역을 설명하기 위한 다양한 도면들이다.
도 7은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 8 내지 13은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 중간단계 도면들이다.FIG. 1 is an exemplary circuit diagram illustrating a nonvolatile memory device according to some embodiments.
FIG. 2 is a cross-sectional diagram illustrating a nonvolatile memory device according to some embodiments.
Figures 3a to 3d are various drawings for explaining the P region of Figure 2.
Figures 4a and 4b are various drawings for explaining the Q region of Figure 2.
FIG. 5 is a cross-sectional diagram illustrating a nonvolatile memory device according to some embodiments.
Figures 6a to 6d are various drawings for explaining the P region of Figure 5.
FIG. 7 is a cross-sectional diagram illustrating a nonvolatile memory device according to some embodiments.
Figures 8 to 13 are intermediate step drawings illustrating a nonvolatile memory device according to some embodiments.

도 1은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 회로도이다.FIG. 1 is an exemplary circuit diagram illustrating a nonvolatile memory device according to some embodiments.

도 1을 참고하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 메모리 셀 어레이는 공통 소오스 라인(CSL), 복수의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.Referring to FIG. 1, a memory cell array of a nonvolatile memory device according to some embodiments may include a common source line (CSL), a plurality of bit lines (BL0-BL2), and a plurality of cell strings (CSTR) disposed between the common source line (CSL) and the bit lines (BL0-BL2).

비트 라인들(BL0-BL2) 각각에 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.A plurality of cell strings (CSTR) may be connected in parallel to each of the bit lines (BL0-BL2). The plurality of cell strings (CSTR) may be commonly connected to a common source line (CSL). That is, a plurality of cell strings (CSTR) may be arranged between the plurality of bit lines (BL0-BL2) and one common source line (CSL). The common source lines (CSL) may be arranged two-dimensionally in plurality. Here, the same electrical voltage may be applied to the common source lines (CSL), or each of the common source lines (CSL) may be electrically controlled.

예를 들어, 각각의 셀 스트링들(CSTR)은 스트링 선택 트랜지스터(SST), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.For example, each of the cell strings (CSTR) may be composed of a string select transistor (SST), serially connected memory cells (MCT), and a ground select transistor (GST). Additionally, each of the memory cells (MCT) includes a data storage element.

일 예로, 각각의 셀 스트링들(CSTR)은 비트 라인(BL0-BL2)과 직렬로 연결된 스트링 선택 트랜지스터(SST)을 포함할 수 있다. 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.For example, each of the cell strings (CSTR) may include a string select transistor (SST) connected in series with a bit line (BL0-BL2). A ground select transistor (GST) may be connected to a common source line (CSL). Memory cells (MCT) may be connected in series between the string select transistor (SST) and the ground select transistor (GST).

나아가, 각각의 셀 스트링들(CSTR)은 스트링 선택 트랜지스터(SST)와 메모리 셀(MCT) 사이에 연결된 더미 셀(DMCT)을 더 포함할 수 있다. Furthermore, each of the cell strings (CSTR) may further include a dummy cell (DMCT) connected between the string select transistor (SST) and the memory cell (MCT).

도면에는 도시하지 않았으나, 더미 셀(DMCT)은 접지 선택 트랜지스터(GST)와 메모리 셀(MCT) 사이에도 연결될 수 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는 직렬 연결된 복수 개의 모스(MOS) 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 복수의 스트링 선택 트랜지스터를 포함할 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)는 비트 라인(BL0-BL2)과 스트링 선택 트랜지스터(SST) 사이에 배치되는 소거 제어 트랜지스터를 더 포함할 수 있다. 소거 제어 트랜지스터는 스트링 선택 트랜지스터(SST)와 직렬로 연결될 수 있다. Although not shown in the drawing, the dummy cell (DMCT) may also be connected between the ground select transistor (GST) and the memory cell (MCT). As another example, the ground select transistor (GST) in each of the cell strings (CSTR) may be composed of a plurality of series-connected MOS transistors. As another example, each of the cell strings (CSTR) may include a plurality of series-connected string select transistors. As another example, each of the cell strings (CSTR) may further include an erase control transistor disposed between the bit lines (BL0-BL2) and the string select transistor (SST). The erase control transistor may be connected in series with the string select transistor (SST).

몇몇 실시예들에 따르면, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어될 수 있으며, 더미 셀들(DMCT)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.According to some embodiments, the string select transistor (SST) may be controlled by a string select line (SSL). The memory cells (MCT) may be controlled by a plurality of word lines (WL0-WLn), and the dummy cells (DMCT) may be controlled by a dummy word line (DWL). Additionally, the ground select transistor (GST) may be controlled by a ground select line (GSL). A common source line (CSL) may be commonly connected to the sources of the ground select transistors (GST).

하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성될 수 있다. 그리고, 공통 소오스 라인들(CSL)과 비트 라인들(BL0-BL2) 사이에는 복수 개의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다. A single cell string (CSTR) may be composed of a plurality of memory cells (MCT) having different distances from common source lines (CSL). In addition, a plurality of word lines (WL0-WLn, DWL) may be arranged between the common source lines (CSL) and bit lines (BL0-BL2).

공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.Gate electrodes of memory cells (MCT) arranged at substantially the same distance from common source lines (CSL) may be commonly connected to one of the word lines (WL0-WLn, DWL) and thus may be in an equipotential state. Alternatively, even if the gate electrodes of memory cells (MCT) are arranged at substantially the same level from the common source lines (CSL), gate electrodes arranged in different rows or columns may be independently controlled.

접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL)은 예를 들어, 워드 라인들(WL0-WLn, DWL)과 같은 방향으로 연장될 수 있다. 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인(SSL)은 전기적으로 서로 분리될 수 있다.The ground select lines (GSL0-GSL2) and the string select lines (SSL) may extend, for example, in the same direction as the word lines (WL0-WLn, DWL). The ground select lines (GSL0-GSL2) and the string select lines (SSL), which are arranged at substantially the same level from the common source lines (CSL), may be electrically isolated from each other.

도면에 도시되지 않았지만, 셀 스트링(CSTR)이 소거 제어 트랜지스터를 포함할 경우, 소거 제어 트랜지스터들은 공통의 소거 제어 라인에 의해 제어될 수 있다. 소거 제어 트랜지스터들은 메모리 셀 어레이의 소거 동작시 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시킨다. 즉, 소거 제어 트랜지스터들은 GIDL 트랜지스터일 수 있다.Although not shown in the drawing, when the cell string (CSTR) includes erase control transistors, the erase control transistors may be controlled by a common erase control line. The erase control transistors generate gate induced drain leakage (GIDL) during an erase operation of the memory cell array. That is, the erase control transistors may be GIDL transistors.

도 2는 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 도 3a 내지 3d는 도 2의 P 영역을 설명하기 위한 다양한 도면들이다. 도 4a 및 4b는 도 2의 Q 영역을 설명하기 위한 다양한 도면들이다. FIG. 2 is a cross-sectional view illustrating a nonvolatile memory device according to some embodiments. FIGS. 3a to 3d are various drawings illustrating a P region of FIG. 2. FIGS. 4a and 4b are various drawings illustrating a Q region of FIG. 2.

도 2 내지 4b를 참고하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치는 기판(100), 하부 적층 구조체(ST_B), 상부 적층 구조체(ST_U), 하부 채널 구조체(CS_B), 단결정 실리콘으로 형성된 상부 채널막(130_U)를 포함하는 상부 채널 구조체(CS_U) 및 복수의 비트 라인(BL)들을 포함할 수 있다.Referring to FIGS. 2 to 4b, a nonvolatile memory device according to some embodiments may include a substrate (100), a lower stacked structure (ST_B), an upper stacked structure (ST_U), a lower channel structure (CS_B), an upper channel structure (CS_U) including an upper channel film (130_U) formed of single crystal silicon, and a plurality of bit lines (BL).

기판(100)은 실리콘 기판, 실리콘게르마늄 기판, 게르마늄 기판, SGOI(silicon germanium on insulator), SOI(silicon-on-insulator), GOI(Germanium-On-Insulator) 중 하나를 포함할 수 있다. 또는, 기판(100)은 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨 등과 같은 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.The substrate (100) may include one of a silicon substrate, a silicon germanium substrate, a germanium substrate, a silicon germanium on insulator (SGOI), a silicon-on-insulator (SOI), and a germanium-on-insulator (GOI). Alternatively, the substrate (100) may include a semiconductor material such as, but not limited to, indium antimonide, a lead tellurium compound, indium arsenide, indium phosphide, gallium arsenide, or gallium antimonide.

수평 도전 기판(150)은 기판(100) 상에 배치될 수 있다. 수평 도전 기판(150)은 공통 소오스 플레이트일 수 있다. 즉, 수평 도전 기판(150)은 도 1의 공통 소오스 라인(CSL)의 역할을 할 수 있다.A horizontal conductive substrate (150) may be placed on the substrate (100). The horizontal conductive substrate (150) may be a common source plate. That is, the horizontal conductive substrate (150) may serve as a common source line (CSL) of FIG. 1.

수평 도전 기판(150)는 도전성의 반도체막, 금속 실리사이드막 및 금속막 중 적어도 하나를 포함할 수 있다. 수평 도전 기판(150)가 도전성의 반도체막을 포함할 경우, 수평 도전 기판(150)는 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 수평 도전 기판(150)은 단결정, 비정질 및 다결정 중에서 선택된 적어도 하나를 포함하는 결정 구조를 가질 수 있다. 수평 도전 기판(150)는 반도체막에 포함된 p형 불순물, n형 불순물 및 탄소 중 적어도 하나를 포함할 수 있다.The horizontal conductive substrate (150) may include at least one of a conductive semiconductor film, a metal silicide film, and a metal film. When the horizontal conductive substrate (150) includes a conductive semiconductor film, the horizontal conductive substrate (150) may include at least one of, for example, silicon (Si), germanium (Ge), silicon germanium (SiGe), gallium arsenide (GaAs), indium gallium arsenide (InGaAs), aluminum gallium arsenide (AlGaAs), or a combination thereof. The horizontal conductive substrate (150) may have a crystal structure including at least one selected from a single crystal, an amorphous crystal, and a polycrystalline crystal. The horizontal conductive substrate (150) may include at least one of a p-type impurity, an n-type impurity, and carbon included in the semiconductor film.

적층 구조체(ST)는 수평 도전 기판(150) 상에 배치될 수 있다. 적층 구조체(ST)는 하부 적층 구조체(ST_B)와 상부 적층 구조체(ST_U)를 포함할 수 있다. The laminated structure (ST) may be placed on a horizontal conductive substrate (150). The laminated structure (ST) may include a lower laminated structure (ST_B) and an upper laminated structure (ST_U).

하부 적층 구조체(ST_B)는 제1 방향(D1)으로 적층된 복수의 하부 도전 전극들(GSL, WL0 - WLn, DWL)과 복수의 전극간 절연막(120, 125)을 포함할 수 있다. 전극간 절연막(120, 125)은 제1 방향(D1) 방향으로 이격된 하부 도전 전극들(GSL, WL0 - WLn, DWL) 사이에 배치된다.The lower laminated structure (ST_B) may include a plurality of lower conductive electrodes (GSL, WL 0 - WL n , DWL) laminated in a first direction (D1) and a plurality of inter-electrode insulating films (120, 125). The inter-electrode insulating films (120, 125) are arranged between the lower conductive electrodes (GSL, WL 0 - WL n , DWL) spaced apart in the first direction (D1).

복수의 하부 도전 전극들(GSL, WL0 - WLn, DWL)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL0 - WLn), 더미 워드 라인(DWL)을 포함할 수 있다. 접지 선택 라인(GSL), 복수의 워드 라인들(WL0 - WLn), 더미 워드 라인(DWL)은 기판(100) 상에 순차적으로 적층될 수 있다.The plurality of lower conductive electrodes (GSL, WL 0 - WL n , DWL) may include a ground select line (GSL), a plurality of word lines (WL 0 - WL n ), and a dummy word line (DWL). The ground select line (GSL), the plurality of word lines (WL 0 - WL n ), and the dummy word line (DWL) may be sequentially stacked on the substrate (100).

상부 적층 구조체(ST_U)는 하부 적층 구조체(ST_B) 상에, 제1 방향(D1)으로 적층된 상부 도전 전극(SSL)과 구조체간 절연막(126)을 포함할 수 있다. 구조체간 절연막(126)은 상부 도전 전극(SSL)과 하부 적층 구조체(ST_B)의 최상부에 배치된 하부 도전 전극, 예를 들어 더미 워드 라인(DWL) 사이에 배치된다.The upper stacked structure (ST_U) may include an upper conductive electrode (SSL) and an inter-structure insulating film (126) laminated in a first direction (D1) on the lower stacked structure (ST_B). The inter-structure insulating film (126) is disposed between the upper conductive electrode (SSL) and a lower conductive electrode disposed on the uppermost portion of the lower stacked structure (ST_B), for example, a dummy word line (DWL).

도 2에서, 접지 선택 라인(GSL) 상에 5개의 워드 라인(WL0 - WLn)만을 도시하였지만, 이는 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 또한, 하부 적층 구조체(ST_B)의 최상부에 배치된 하부 도전 전극은 더미 워드 라인(DWL)인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도 1의 셀 스트링(CSTR)이 더미 셀(DMCT)을 포함하지 않을 경우, 적층 구조체(ST)의 최상부에 배치된 하부 도전 전극은 워드 라인(WLn)일 수 있음은 물론이다. In FIG. 2, only five word lines (WL 0 - WLn) are illustrated on the ground select line (GSL), but this is only for convenience of explanation and is not limited thereto. In addition, the lower conductive electrode positioned at the top of the lower stacked structure (ST_B) is illustrated as a dummy word line (DWL), but is not limited thereto. If the cell string (CSTR) of FIG. 1 does not include the dummy cell (DMCT), the lower conductive electrode positioned at the top of the stacked structure (ST) may of course be a word line (WL n ).

하부 적층 구조체(ST_B)는 제1 하부 서브 적층 구조체(ST_B_1)와, 제1 하부 서브 적층 구조체(ST_B_1) 상의 제2 하부 서브 적층 구조체(ST_B_2)를 포함할 수 있다. 제1 하부 서브 적층 구조체(ST_B_1)는 접지 선택 라인(GSL)과 일부의 워드 라인들(WL0 - WLk)을 포함할 수 있다. 제2 하부 서브 적층 구조체(ST_B_2)는 나머지 워드 라인들(WLk+1 - WLn)과 더미 워드 라인(DWL)을 포함할 수 있다. 여기에서, n은 k보다 큰 자연수이다. The lower stacked structure (ST_B) may include a first lower sub-stacked structure (ST_B_1) and a second lower sub-stacked structure (ST_B_2) on the first lower sub-stacked structure (ST_B_1). The first lower sub-stacked structure (ST_B_1) may include a ground select line (GSL) and some word lines (WL 0 - WL k ). The second lower sub-stacked structure (ST_B_2) may include the remaining word lines (WL k+1 - WL n ) and a dummy word line (DWL). Here, n is a natural number greater than k.

제1 하부 서브 적층 구조체(ST_B_1)의 최상부에 위치하는 워드 라인(WLk)과, 제2 하부 서브 적층 구조체(ST_B_2)의 최하부에 위치하는 워드 라인(WLk+1) 사이의 전극간 절연막(125)은 제1 하부 서브 적층 구조체(ST_B_1) 및 제2 하부 서브 적층 구조체(ST_B_2) 내의 전극간 절연막(120)의 두께보다 두껍다. The interelectrode insulating film (125) between the word line (WL k ) located at the uppermost portion of the first lower sub-stacked structure (ST_B_1) and the word line (WL k+1 ) located at the lowermost portion of the second lower sub-stacked structure (ST_B_2) is thicker than the thickness of the interelectrode insulating film (120) in the first lower sub-stacked structure (ST_B_1) and the second lower sub-stacked structure (ST_B_2).

상부 도전 전극(SSL)은 상부 적층 구조체(ST_U) 상에 배치될 수 있다. 일 예로, 상부 도전 전극(SSL)은 도 1의 스트링 선택 라인의 역할을 할 수 있다. 상부 도전 전극(SSL)은 도 1의 스트링 선택 트랜지스터(SST)에 포함될 수 있다. 다른 예로, 상부 도전 전극(SSL)의 일부는 도 1의 스트링 선택 라인의 역할을 할 수 있다. 상부 도전 전극(SSL)의 나머지는 도 1에 도시되지 않았지만, 소거 제어 트랜지스터에 포함된 소거 제어 라인을 할 수도 있다. 상부 도전 전극(SSL)은 하부 도전 전극들(GSL, WL0 - WLn, DWL)의 두께보다 두껍다.The upper conductive electrode (SSL) may be disposed on the upper stacked structure (ST_U). As an example, the upper conductive electrode (SSL) may serve as a string select line of FIG. 1. The upper conductive electrode (SSL) may be included in a string select transistor (SST) of FIG. 1. As another example, a part of the upper conductive electrode (SSL) may serve as a string select line of FIG. 1. The remainder of the upper conductive electrode (SSL) may serve as an erase control line included in an erase control transistor, although not shown in FIG. 1. The upper conductive electrode (SSL) is thicker than the thicknesses of the lower conductive electrodes (GSL, WL 0 - WL n , DWL).

상부 도전 전극(SSL)은 하부 적층 구조체(ST_B)와 반대되는 상면과, 하부 적층 구조체(ST_B)와 마주보는 하면을 포함할 수 있다. 상부 도전 전극의 하면은 더미 워드 라인(DWL)을 바라본다. 상부 도전 전극의 하면과, 더미 워드 라인(DWL)의 상면 사이에, 구조체간 절연막(126)이 배치될 수 있다. 구조체간 절연막(126)은 제1 하부 서브 적층 구조체(ST_B_1) 및 제2 하부 서브 적층 구조체(ST_B_2) 내의 전극간 절연막(120)의 두께보다 두껍다.The upper conductive electrode (SSL) may include an upper surface opposite to the lower stacked structure (ST_B) and a lower surface facing the lower stacked structure (ST_B). The lower surface of the upper conductive electrode faces the dummy word line (DWL). An inter-structure insulating film (126) may be disposed between the lower surface of the upper conductive electrode and the upper surface of the dummy word line (DWL). The inter-structure insulating film (126) is thicker than the inter-electrode insulating film (120) in the first lower sub-stacked structure (ST_B_1) and the second lower sub-stacked structure (ST_B_2).

하부 도전 전극(GSL, WL0 - WLn, DWL)은 상부 도전 전극(SSL)과 다른 물질을 포함한다. 예를 들어, 하부 도전 전극(GSL, WL0 - WLn, DWL)은 금속성 물질을 포함할 수 있고, 상부 도전 전극(SSL)은 반도체 물질을 포함할 수 있다. 하부 도전 전극(GSL, WL0 - WLn, DWL)은 상부 도전 전극(SSL)과 서로 다른 제조 공정에서 형성될 수 있다. The lower conductive electrode (GSL, WL 0 - WL n , DWL) includes a different material from the upper conductive electrode (SSL). For example, the lower conductive electrode (GSL, WL 0 - WL n , DWL) may include a metallic material, and the upper conductive electrode (SSL) may include a semiconductor material. The lower conductive electrode (GSL, WL 0 - WL n , DWL) may be formed in a different manufacturing process from the upper conductive electrode (SSL).

하부 도전 전극들(GSL, WL0 - WLn, DWL)은 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속을 포함할 수 있지만, 금속의 종류는 이에 제한되지 않는다. 도 3a 내지 도 4b에서, 하부 도전 전극(GSL, WL0 - WLn, DWL)은 다중막으로 형성되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. The lower conductive electrodes (GSL, WL 0 - WL n , DWL) may include metals such as, for example, tungsten (W), cobalt (Co), nickel (Ni), etc., but the type of metal is not limited thereto. In FIGS. 3A to 4B , the lower conductive electrodes (GSL, WL 0 - WL n , DWL) are illustrated as being formed as a multi-film, but this is only for convenience of explanation and is not limited thereto.

하부 도전 전극(GSL, WL0 - WLn, DWL)은 배리어 도전막(BML)과 필링 도전막(FML)을 포함할 수 있다. 필링 도전막(FML)은 수직 하부 채널막(130_BV) 상에 배치된다. 배리어 도전막(BML)은 필링 도전막(FML) 및 수직 하부 채널막(130_BV) 사이에 배치된다. The lower conductive electrode (GSL, WL 0 - WL n , DWL) may include a barrier conductive film (BML) and a filling conductive film (FML). The filling conductive film (FML) is disposed on the vertical lower channel film (130_BV). The barrier conductive film (BML) is disposed between the filling conductive film (FML) and the vertical lower channel film (130_BV).

배리어 도전막(BML)은 금속, 금속 질화물, 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다. 예를 들어, 2차원 물질은 금속성 물질 및/또는 반도체성 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)를 포함할 수 있다. 필링 도전막(FML)은 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속을 포함할 수 있지만, 금속의 종류는 이에 제한되지 않는다.The barrier conductive layer (BML) may include at least one of a metal, a metal nitride, a metal carbonitride, and a two-dimensional (2D) material. For example, the two-dimensional material may be a metallic material and/or a semiconducting material. The two-dimensional material may include a two-dimensional allotrope or a two-dimensional compound. The filling conductive layer (FML) may include a metal such as tungsten (W), cobalt (Co), nickel (Ni), or the like, but the type of the metal is not limited thereto.

상부 도전 전극(SSL)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 및 실리콘 게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다. 또는, 상부 도전 전극(SSL)은 III-V 화합물 반도체 중 적어도 하나를 포함할 수 있다. 상부 도전 전극은 단결정, 비정질 및 다결정 중에서 선택된 적어도 하나를 포함하는 결정 구조를 가질 수 있다. 상부 도전 전극(SSL)은 반도체막에 포함된 p형 불순물, n형 불순물 및 탄소 중 적어도 하나를 더 포함할 수 있다.The upper conductive electrode (SSL) may include, for example, at least one of silicon (Si), germanium (Ge), and silicon germanium (SiGe). Alternatively, the upper conductive electrode (SSL) may include at least one of a III-V compound semiconductor. The upper conductive electrode may have a crystal structure including at least one selected from a single crystal, an amorphous crystal, and a polycrystalline crystal. The upper conductive electrode (SSL) may further include at least one of a p-type impurity, an n-type impurity, and carbon included in the semiconductor film.

전극간 절연막(120, 125)과, 구조체간 절연막(126)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. The inter-electrode insulating film (120, 125) and the inter-structure insulating film (126) may include, for example, silicon oxide, but are not limited thereto.

채널 구조체(CS)는 제1 방향(D1)으로 연장된다. 채널 구조체(CS)는 하부 적층 구조체(ST_B) 및 상부 적층 구조체(ST_U)를 관통할 수 있다. 채널 구조체(CS)는 상부 적층 구조체(ST_U) 내에 배치되는 상부 채널 구조체(CS_U)와, 하부 적층 구조체(ST_B) 내에 배치되는 하부 채널 구조체(CS_B)를 포함할 수 있다. The channel structure (CS) extends in the first direction (D1). The channel structure (CS) can penetrate the lower stacked structure (ST_B) and the upper stacked structure (ST_U). The channel structure (CS) can include an upper channel structure (CS_U) disposed within the upper stacked structure (ST_U) and a lower channel structure (CS_B) disposed within the lower stacked structure (ST_B).

상부 채널 구조체(CS_U)의 크기는 하부 채널 구조체(CS_B)의 크기보다 작다. 즉, 상부 채널 구조체(CS_U)의 제2 방향(D2)으로의 폭은 하부 채널 구조체(CS_B)의 제2 방향(D2)으로의 폭보다 작다. 즉, 상부 채널막(130_U)과 하부 채널막(130_B) 사이의 경계에서, 하부 채널막(130_B)의 제2 방향(D2)으로의 폭은 상부 채널막의 제2 방향(D2)으로의 폭보다 크다. The size of the upper channel structure (CS_U) is smaller than the size of the lower channel structure (CS_B). That is, the width of the upper channel structure (CS_U) in the second direction (D2) is smaller than the width of the lower channel structure (CS_B) in the second direction (D2). That is, at the boundary between the upper channel film (130_U) and the lower channel film (130_B), the width of the lower channel film (130_B) in the second direction (D2) is larger than the width of the upper channel film in the second direction (D2).

상부 채널 구조체(CS_U)는 비트 라인(BL)에서 하부 채널 구조체(CS_B)를 향해 제1 방향(D1)으로 멀어짐에 따라 제2 방향(D2)으로의 폭은 감소할 수 있다. The upper channel structure (CS_U) may have a width in the second direction (D2) that decreases as it moves away from the bit line (BL) toward the lower channel structure (CS_B) in the first direction (D1).

비트 라인 패드(BL_PAD)는 상부 채널 구조체(CS_U) 상에 배치된다. 비트 라인 패드(BL_PAD)는 도전성 물질을 포함할 수 있다. 예를 들어, 비트 라인 패드(BL_PAD)는 n형 불순물이 도핑된 반도체 물질을 포함할 수 있다. The bit line pad (BL_PAD) is arranged on the upper channel structure (CS_U). The bit line pad (BL_PAD) may include a conductive material. For example, the bit line pad (BL_PAD) may include a semiconductor material doped with n-type impurities.

하부 채널 구조체(CS_B)는 하부 채널막(130_B)과, 수직 절연 패턴(134)을 포함할 수 있다. 하부 채널막(130_B)은 채널 패드 패턴(CH_PAD)과 수직 하부 채널막(130_BV)을 포함할 수 있다. 수직 하부 채널막(130_BV)은 하부 채널 구조체(CS_B)의 측벽을 따라 제1 방향(D1)으로 연장될 수 있다. 수직 절연 패턴(134)은 채널 패드 패턴(CH_PAD)과 수직 하부 채널막(130_BV)에 의해 정의된 공간일 수 있다. 하부 채널막(130_B)은 하부 적층 구조체(ST_B)를 관통한다. 수직 하부 채널막(130_BV)은 공통 소스 라인의 역할을 하는 수평 도전 기판(150)과 전기적으로 연결될 수 있다. The lower channel structure (CS_B) may include a lower channel film (130_B) and a vertical insulating pattern (134). The lower channel film (130_B) may include a channel pad pattern (CH_PAD) and a vertical lower channel film (130_BV). The vertical lower channel film (130_BV) may extend in a first direction (D1) along a sidewall of the lower channel structure (CS_B). The vertical insulating pattern (134) may be a space defined by the channel pad pattern (CH_PAD) and the vertical lower channel film (130_BV). The lower channel film (130_B) penetrates the lower stacked structure (ST_B). The vertical lower channel film (130_BV) may be electrically connected to a horizontal conductive substrate (150) that functions as a common source line.

채널 패드 패턴(CH_PAD)은 상부 채널막(130_U)과 수직 하부 채널막(130_BV) 사이에 위치할 수 있다. 채널 패드 패턴(CH_PAD)은 수직 하부 채널막(130_BV)과 상부 채널막(130_U)을 전기적으로 연결한다. The channel pad pattern (CH_PAD) may be positioned between the upper channel film (130_U) and the vertical lower channel film (130_BV). The channel pad pattern (CH_PAD) electrically connects the vertical lower channel film (130_BV) and the upper channel film (130_U).

수직 하부 채널막(130_BV)은 제1 방향(D1)으로 연장되는 측벽부와, 수직 하부 채널막(130_BV)의 측벽부를 연결하는 바닥부를 포함할 수 있다. 수직 하부 채널막(130_BV)의 측벽부는 내부에 할로우 공간(hollow space)를 갖는 파이프 형상, 예를 들어, 원통 형상 또는 마카로니 형상을 가질 수 있다. The vertical lower channel membrane (130_BV) may include a side wall portion extending in the first direction (D1) and a bottom portion connecting the side wall portion of the vertical lower channel membrane (130_BV). The side wall portion of the vertical lower channel membrane (130_BV) may have a pipe shape having a hollow space therein, for example, a cylindrical shape or a macaroni shape.

하부 채널막(130_B)은 하부 적층 구조체(ST_B) 내에 배치될 수 있다. 수직 하부 채널막(130_BV)은 적층 구조체(ST)에 포함된 워드 라인들(WL0 - WLn), 접지 선택 라인(GSL) 및 더미 워드 라인(DWL)의 측벽을 따라 연장될 수 있다. The lower channel film (130_B) may be arranged within the lower stacked structure (ST_B). The vertical lower channel film (130_BV) may extend along the sidewalls of the word lines (WL 0 - WL n ), the ground select line (GSL), and the dummy word line (DWL) included in the stacked structure (ST).

상부 채널막(130_U)은 상부 적층 구조체(ST_U)를 관통하고, 비트 라인 패드(BL_PAD)와 접촉할 수 있다. 상부 채널막(130_U)과, 수직 하부 채널막(130_BV)은 각각 제1 방향(D1)으로 연장될 수 있다. 구조에 따라 제1 방향(D1)에 대해 기울기를 갖으면서 연장될 수 있다. 채널 패드 패턴(CH_PAD)은 제2 방향(D2)로 연장될 수 있다.The upper channel film (130_U) may penetrate the upper stacked structure (ST_U) and may contact the bit line pad (BL_PAD). The upper channel film (130_U) and the vertical lower channel film (130_BV) may each extend in the first direction (D1). Depending on the structure, they may extend with an inclination with respect to the first direction (D1). The channel pad pattern (CH_PAD) may extend in the second direction (D2).

수직 하부 채널막(130_BV)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또는, 수직 하부 채널막(130_BV)은 금속 산화물 반도체 물질, 유기 반도체 물질 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수도 있다. 상부 채널막(130_U)은 단결정 실리콘으로 형성될 수 있다. The vertical lower channel film (130_BV) may include a semiconductor material, such as silicon (Si), germanium (Ge), or a mixture thereof. Alternatively, the vertical lower channel film (130_BV) may include a semiconductor material, such as a metal oxide semiconductor material, an organic semiconductor material, and a carbon nanostructure. The upper channel film (130_U) may be formed of single crystal silicon.

도 3a 내지 3d에서 하부 채널막(130_B)은 수직 하부 채널막(130_BV)의 상부에 위치하는 채널 패드 패턴(CH_PAD)을 포함할 수 있다. 채널 패드 패턴(CH_PAD)은 수직 하부 채널막(130_BV)과 상부 채널막(130_U) 사이에 위치할 수 있다. In FIGS. 3A to 3D, the lower channel film (130_B) may include a channel pad pattern (CH_PAD) positioned on top of the vertical lower channel film (130_BV). The channel pad pattern (CH_PAD) may be positioned between the vertical lower channel film (130_BV) and the upper channel film (130_U).

몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 채널 패드 패턴(CH_PAD)은 다결정 실리콘을 포함할 수 있다. 반면, 상부 채널막(130_U)은 단결정 실리콘을 포함할 수 있다.In a nonvolatile memory device according to some embodiments, the channel pad pattern (CH_PAD) may include polycrystalline silicon. On the other hand, the upper channel film (130_U) may include single-crystalline silicon.

채널 패드 패턴(CH_PAD)은 상부 채널막(130_U)과, 수직 하부 채널막(130_BV)을 전기적으로 연결한다. 채널 패드 패턴(CH_PAD)의 하면은 수직 하부 채널막(130_BV)과 연결되고, 채널 패드 패턴(CH_PAD)의 상면은 상부 채널막(130_U)의 하면과 연결된다. The channel pad pattern (CH_PAD) electrically connects the upper channel film (130_U) and the vertical lower channel film (130_BV). The lower surface of the channel pad pattern (CH_PAD) is connected to the vertical lower channel film (130_BV), and the upper surface of the channel pad pattern (CH_PAD) is connected to the lower surface of the upper channel film (130_U).

채널 패드 패턴(CH_PAD)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 하부 채널막(130_BV)은 다결정 실리콘을 포함할 수 있다.The channel pad pattern (CH_PAD) may include a semiconductor material, such as silicon (Si), germanium (Ge), or a mixture thereof, for example. In a nonvolatile memory device according to some embodiments, the lower channel film (130_BV) may include polycrystalline silicon.

도 3a 및 도 3b를 참고하면, 상부 채널막(130_U)은 속이 채워진 기둥 형상일 수 있다. Referring to FIGS. 3a and 3b, the upper channel membrane (130_U) may have a filled columnar shape.

도 3c 및 도 3d를 참고하면, 상부 채널 구조체(CS_U)는 수직 절연 패턴(134)을 포함할 수 있다. 수직 절연 패턴(134)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 상부 채널막(130_U)은 제1 방향(D1)으로 연장되는 측벽부와, 상부 채널막(130_U)의 측벽부를 연결하는 바닥부를 포함할 수 있다. 상부 채널막(130_U)의 측벽부는 내부에 할로우 공간(hollow space)를 갖는 파이프 형상, 예를 들어, 원통 형상 또는 마카로니 형상을 가질 수 있다.Referring to FIGS. 3c and 3d, the upper channel structure (CS_U) may include a vertical insulating pattern (134). The vertical insulating pattern (134) may include, for example, at least one of silicon oxide, silicon oxynitride, and a low-k material, but is not limited thereto. The upper channel film (130_U) may include a sidewall portion extending in the first direction (D1) and a bottom portion connecting the sidewall portion of the upper channel film (130_U). The sidewall portion of the upper channel film (130_U) may have a pipe shape having a hollow space therein, for example, a cylindrical shape or a macaroni shape.

몇몇 실시예에 따른 비휘발성 메모리 장치는, 채널 패드 패턴(CH_PAD)의 상면을 따라 연장된 실리사이드막(140)을 더 포함할 수 있다. 실리사이드막(140)은 상부 채널막(130_U)과 채널 패드 패턴(CH_PAD)의 경계에 위치할 수 있다. 상부 채널막(130_U)과 채널 패드 패턴(CH_PAD)의 경계는 상부 도전 전극(SSL)에 최인접하는 하부 도전 전극, 예를 들어 더미 워드 라인(DWL)의 상면과 상부 도전 전극(SSL)의 하면 사이에 위치할 수 있다. 실리사이드막(140)은 실리사이드 물질을 포함하고, 예를 들어, 니켈 실리사이드(NiSi), 팔라듐 실리사이드(PdSi), 백금 실리사이드(PtSi) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. A nonvolatile memory device according to some embodiments may further include a silicide film (140) extending along an upper surface of a channel pad pattern (CH_PAD). The silicide film (140) may be located at a boundary between the upper channel film (130_U) and the channel pad pattern (CH_PAD). The boundary between the upper channel film (130_U) and the channel pad pattern (CH_PAD) may be located between a lower conductive electrode, for example, a top surface of a dummy word line (DWL) closest to the upper conductive electrode (SSL), and a lower surface of the upper conductive electrode (SSL). The silicide film (140) includes a silicide material, and may include, for example, at least one of nickel silicide (NiSi), palladium silicide (PdSi), and platinum silicide (PtSi), but is not limited thereto.

도 3a 및 3c를 참고하면, 상부 채널막(130_U)과 채널 패드 패턴(CH_PAD)의 경계에서 실리사이드막(140)이 형성될 수 있다.Referring to FIGS. 3a and 3c, a silicide film (140) can be formed at the boundary between the upper channel film (130_U) and the channel pad pattern (CH_PAD).

도 3b 및 도 3d를 참고하면, 실리사이드막(140)이 형성되지 않을 수 있다.Referring to FIGS. 3b and 3d, the silicide film (140) may not be formed.

상부 채널 구조체(CS_U)는 상부 채널막(130_U) 및 상부 도전 전극(SSL)에 배치되는 상부 채널 절연막(132_UGI)을 포함할 수 있다. 하부 채널 구조체(CS_B)는 수직 하부 채널막(130_BV) 및 복수의 하부 도전 전극들(GSL, WL0 - WLn, DWL) 사이와, 하부 채널막(130_BV) 및 전극간 절연막(120) 사이에 배치되는 하부 채널 절연막(132_BGI)를 포함할 수 있다. 상부 채널 절연막(132_UGI) 및 하부 채널 절연막(132_BGI)은 상부 채널막(130_U) 및 수직 하부 채널막(130_BV)을 따라 연장될 수 있다. The upper channel structure (CS_U) may include an upper channel film (130_U) and an upper channel insulating film (132_UGI) disposed on an upper conductive electrode (SSL). The lower channel structure (CS_B) may include a vertical lower channel film (130_BV) and a lower channel insulating film (132_BGI) disposed between a plurality of lower conductive electrodes (GSL, WL 0 - WL n , DWL) and between the lower channel film (130_BV) and the inter-electrode insulating film (120). The upper channel insulating film (132_UGI) and the lower channel insulating film (132_BGI) may extend along the upper channel film (130_U) and the vertical lower channel film (130_BV).

도 2 내지 4b에서, 하부 채널 절연막(132_BGI)은 예를 들어, 수직 하부 채널막(130_BV) 상에 순차적으로 배치된 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)을 포함할 수 있다. 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)은 예시적인 것일 뿐, 이에 제한되는 것은 아니다. In FIGS. 2 to 4b, the lower channel insulating film (132_BGI) may include, for example, a tunnel insulating film (132a), a charge storage film (132b), and a blocking insulating film (132c) sequentially arranged on a vertical lower channel film (130_BV). The tunnel insulating film (132a), the charge storage film (132b), and the blocking insulating film (132c) are merely exemplary and are not limited thereto.

터널 절연막(132a)은 예를 들어, 실리콘 산화물 또는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(132b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(132c)은 예를 들어, 실리콘 산화물 또는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 터널 절연막(132a) 및 블로킹 절연막(132c)은 실리콘 산화물을 포함할 수 있다. The tunnel insulating film (132a) may include, for example, silicon oxide or a high-k material (for example, aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 )). The charge storage film (132b) may include, for example, silicon nitride. The blocking insulating film (132c) may include, for example, silicon oxide or a high-k material (for example, aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 )). In a nonvolatile memory device according to some embodiments, the tunnel insulating film (132a) and the blocking insulating film (132c) may include silicon oxide.

하부 도전 전극들(GSL, WL0 - WLn, DWL)과, 하부 채널 절연막(132_BGI) 사이에, 수평 절연 패턴(HP)이 배치될 수 있다. 수평 절연 패턴(HP)은 예를 들어, 실리콘 산화물 또는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 도시된 것과 달리, 수평 절연 패턴(HP)은 하부 도전 전극들(GSL, WL0 - WLn, DWL)과, 하부 채널 절연막(132_BGI) 사이에 배치되지 않을 수도 있다. A horizontal insulating pattern (HP) may be disposed between the lower conductive electrodes (GSL, WL 0 - WL n , DWL) and the lower channel insulating film (132_BGI). The horizontal insulating pattern (HP) may include, for example, silicon oxide or a high-k material (for example, aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 )). Unlike what is illustrated, the horizontal insulating pattern (HP) may not be disposed between the lower conductive electrodes (GSL, WL 0 - WL n , DWL) and the lower channel insulating film (132_BGI).

도 4a에서, 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)은 수직 하부 채널막(130_BV)의 하부에서 분리될 수 있다. 분리된 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)은 수직 하부 채널막(130_BV)의 일부를 노출시킬 수 있다. 분리된 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c) 사이로, 수직 구조 지지막(110)이 배치될 수 있다. 수직 구조 지지막(110)은 수평 도전 기판(150)과 수직 하부 채널막(130_BV)을 전기적으로 연결시킬 수 있다. 수직 구조 지지막(110)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다.In FIG. 4a, the tunnel insulating film (132a), the charge storage film (132b), and the blocking insulating film (132c) can be separated from the lower portion of the vertical lower channel film (130_BV). The separated tunnel insulating film (132a), the charge storage film (132b), and the blocking insulating film (132c) can expose a part of the vertical lower channel film (130_BV). A vertical structure support film (110) can be disposed between the separated tunnel insulating film (132a), the charge storage film (132b), and the blocking insulating film (132c). The vertical structure support film (110) can electrically connect the horizontal conductive substrate (150) and the vertical lower channel film (130_BV). The vertical structure support film (110) can include, for example, a semiconductor material such as silicon (Si), germanium (Ge), or a mixture thereof.

도 4b에서, 수평 도전 기판(150)와 적층 구조체(ST) 사이에 수직 구조 지지막(110)이 배치되지 않을 수도 있다. 이와 같은 경우, 수직 하부 채널막(130_BV)의 측벽부가 노출되지 않고, 수직 하부 채널막(130_BV)의 바닥부가 노출될 수 있다. 수직 하부 채널막(130_BV)의 바닥부와 수평 도전 기판(150) 사이의 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)은 제거될 수 있다. 수직 하부 채널막(130_BV)의 바닥부를 통해, 수직 하부 채널막(130_BV)은 수평 도전 기판(150)과 전기적으로 연결될 수 있다.In FIG. 4b, the vertical structure support film (110) may not be arranged between the horizontal conductive substrate (150) and the laminated structure (ST). In this case, the sidewall of the vertical lower channel film (130_BV) is not exposed, and the bottom of the vertical lower channel film (130_BV) may be exposed. The tunnel insulating film (132a), the charge storage film (132b), and the blocking insulating film (132c) between the bottom of the vertical lower channel film (130_BV) and the horizontal conductive substrate (150) may be removed. Through the bottom of the vertical lower channel film (130_BV), the vertical lower channel film (130_BV) may be electrically connected to the horizontal conductive substrate (150).

도 2 내지 3d에서, 하부 채널 절연막(132_BGI)과 달리, 상부 채널 절연막(132_UGI)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 도면에는 상부 채널 절연막(132_UGI)은 단일막으로 도시하였지만, 이에 제한되는 것은 아니다. 상부 채널 절연막(132_UGI)은 다중막으로 형성될 수 있다. 일 예로, 몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 상부 채널 절연막(132_UGI)의 적층 구조는 하부 채널 절연막(132_BGI)의 구조와 동일할 수 있다. 다른 예로, 몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 상부 채널 절연막(132_UGI)은 실리콘 산화물 및 고유전율 절연막의 적층 구조를 포함할 수도 있다. In FIGS. 2 to 3d, unlike the lower channel insulating film (132_BGI), the upper channel insulating film (132_UGI) may include, for example, silicon oxide. In the drawings, the upper channel insulating film (132_UGI) is illustrated as a single film, but is not limited thereto. The upper channel insulating film (132_UGI) may be formed as a multi-film. For example, in a nonvolatile memory device according to some embodiments, the laminated structure of the upper channel insulating film (132_UGI) may be identical to the structure of the lower channel insulating film (132_BGI). As another example, in a nonvolatile memory device according to some embodiments, the upper channel insulating film (132_UGI) may include a laminated structure of silicon oxide and a high-k insulating film.

일 예로, 상부 채널 절연막(132_UGI)은 상부 도전 전극(SSL)과 접촉할 수 있다. 즉, 상부 채널 절연막(132_UGI)과 상부 도전 전극(SSL) 사이에, 금속성 도전 물질이 배치되지 않을 수 있다. 다른 예로, 상부 채널 절연막(132_UGI)은 상부 도전 전극(SSL) 사이에, 도전성 물질을 포함하는 도전성 라이너막이 더 배치될 수 있다. For example, the upper channel insulating film (132_UGI) may be in contact with the upper conductive electrode (SSL). That is, a metallic conductive material may not be disposed between the upper channel insulating film (132_UGI) and the upper conductive electrode (SSL). As another example, a conductive liner film including a conductive material may be further disposed between the upper channel insulating film (132_UGI) and the upper conductive electrode (SSL).

또한, 하부 채널 절연막(132_BGI)은 상부 채널 절연막(132_UGI)과 직접 연결되지 않을 수 있다.Additionally, the lower channel insulation film (132_BGI) may not be directly connected to the upper channel insulation film (132_UGI).

상부 도전 전극(SSL) 상에, 제1 내지 제3 층간 절연막(121, 122, 123) 이 순차적으로 배치될 수 있다. 제1 층간 절연막(121) 내에, 비트 라인 패드(BL_PAD)가 배치될 수 있다.On the upper conductive electrode (SSL), first to third interlayer insulating films (121, 122, 123) may be sequentially arranged. A bit line pad (BL_PAD) may be arranged within the first interlayer insulating film (121).

비트 라인(BL)은 상부 도전 전극(SSL) 상에 배치될 수 있다. 비트 라인(BL)은 제2 방향(D2)으로 길게 연장될 수 있다. 비트 라인(BL)은 상부 채널막(130_U) 중 적어도 하나와 전기적으로 연결될 수 있다. 비트 라인(BL)은 제3 층간 절연막(123) 상에 형성될 수 있다. 비트 라인(BL)은 비트 라인 플러그(BLPG)를 매개로 비트 라인 패드(BL_PAD)와 전기적으로 연결될 수 있다.The bit line (BL) may be arranged on the upper conductive electrode (SSL). The bit line (BL) may be extended in the second direction (D2). The bit line (BL) may be electrically connected to at least one of the upper channel films (130_U). The bit line (BL) may be formed on the third interlayer insulating film (123). The bit line (BL) may be electrically connected to the bit line pad (BL_PAD) via the bit line plug (BLPG).

도 5는 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 도 6a 내지 6d는 도 5의 P 영역을 설명하기 위한 다양한 도면들이다. 설명의 편의상, 도 2 내지 4b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. FIG. 5 is a cross-sectional view illustrating a nonvolatile memory device according to some embodiments. FIGS. 6a to 6d are various drawings illustrating the P region of FIG. 5. For convenience of explanation, the explanation will focus on differences from those described using FIGS. 2 to 4b.

도 5 내지 도 6d를 참고하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 하부 채널막(130_B)은 단결정 실리콘으로 형성된 채널 패드 패턴(CH_PAD)을 포함할 수 있다. 하부 채널막(130_B)은 단정결 실리콘으로 형성된 채널 패드 패턴(CH_PAD)과 수직 하부 채널막(130_BV)을 포함한다.Referring to FIGS. 5 to 6D, in a nonvolatile memory device according to some embodiments, the lower channel film (130_B) may include a channel pad pattern (CH_PAD) formed of single-crystal silicon. The lower channel film (130_B) includes a channel pad pattern (CH_PAD) formed of single-crystal silicon and a vertical lower channel film (130_BV).

채널 패드 패턴(CH_PAD)은 상부 채널막(130_U)과 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.The channel pad pattern (CH_PAD) can be formed at the same level as the upper channel film (130_U). Here, “same level” means formed by the same manufacturing process.

채널 패드 패턴(CH_PAD)과 상부 채널막(130_U)은 통합 구조(integral structure)일 수 있다. The channel pad pattern (CH_PAD) and the upper channel film (130_U) may be an integral structure.

도 2 내지 도 3d와는 달리, 하부 채널 절연막(132_BGI)는 채널 패드 패턴(CH_PAD)의 측벽과 수직 하부 채널막(130_BV)의 측벽을 따라 제1 방향(D1)으로 연장될 수 있다. 구조에 따라 제1 방향(D1)에 대해 기울기를 갖으면서 연장될 수 있다. Unlike FIGS. 2 to 3d, the lower channel insulating film (132_BGI) may extend in the first direction (D1) along the sidewall of the channel pad pattern (CH_PAD) and the sidewall of the vertical lower channel film (130_BV). Depending on the structure, it may extend with an inclination with respect to the first direction (D1).

도 6a 및 도 6c를 참고하면, 채널 패드 패턴(CH_PAD)의 하면을 따라 연장되는 실리사이드막(140)을 더 포함할 수 있다. 실리사이드막(140)은 채널 패드 패턴(CH_PAD)과 수직 하부 채널막(130_BV)의 경계에 위치할 수 있다. Referring to FIGS. 6A and 6C, a silicide film (140) extending along the lower surface of the channel pad pattern (CH_PAD) may be further included. The silicide film (140) may be located at the boundary between the channel pad pattern (CH_PAD) and the vertical lower channel film (130_BV).

도 6a 및 도 6b를 참고하면, 상부 채널막(130_U)은 속이 채워진 기둥 형상일 수 있다. Referring to FIGS. 6a and 6b, the upper channel membrane (130_U) may have a filled columnar shape.

도 6c 및 도 6d를 참고하면, 상부 채널 구조체(CS_U)는 수직 절연 패턴(134)을 포함할 수 있다. 수직 절연 패턴(134)은 채널 패드 패턴(CH_PAD) 내에 형성될 수 있다. 수직 절연 패턴(134)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 상부 채널막(130_U)은 제1 방향(D1)으로 연장되는 측벽부를 포함할 수 있다. 채널 패드 패턴(CH_PAD)은 제1 방향(D1)으로 연장되는 측벽부, 채널 패드 패턴(CH_PAD)의 측벽부를 연결하는 바닥부 및 채널 패드 패턴(CH_PAD)의 측벽부와 상부 채널막(130_U)의 측벽부를 연결하는 연결부를 포함할 수 있다. 상부 채널막(130_U)의 측벽부와 채널 패드 패턴(CH_PAD)의 측벽부는 내부에 통 형상을 가질 수 있다. Referring to FIGS. 6C and 6D , the upper channel structure (CS_U) may include a vertical insulating pattern (134). The vertical insulating pattern (134) may be formed within the channel pad pattern (CH_PAD). The vertical insulating pattern (134) may include, for example, at least one of silicon oxide, silicon oxynitride, and a low-k material, but is not limited thereto. The upper channel film (130_U) may include a sidewall portion extending in the first direction (D1). The channel pad pattern (CH_PAD) may include a sidewall portion extending in the first direction (D1), a bottom portion connecting the sidewall portion of the channel pad pattern (CH_PAD), and a connecting portion connecting the sidewall portion of the channel pad pattern (CH_PAD) and the sidewall portion of the upper channel film (130_U). The sidewall portion of the upper channel film (130_U) and the sidewall portion of the channel pad pattern (CH_PAD) may have a tubular shape therein.

도 6a 및 6c를 참고하면, 실리사이드막(140)은 채널 패드 패턴(CH_PAD)의 하면을 따라 연장될 수 있다. 즉, 실리사이드막(140)은 채널 패드 패턴(CH_PAD)과 수직 하부 채널막(130_BV)의 경계에 위치한다.Referring to FIGS. 6a and 6c, the silicide film (140) may extend along the lower surface of the channel pad pattern (CH_PAD). That is, the silicide film (140) is located at the boundary between the channel pad pattern (CH_PAD) and the vertical lower channel film (130_BV).

도 7은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 2 내지 4b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.FIG. 7 is a drawing for explaining a nonvolatile memory device according to some embodiments. For convenience of explanation, the explanation will focus on differences from those explained using FIGS. 2 to 4b.

도 7을 참고하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치는 주변 로직 구조체(PS)와, 셀 어레이 구조체(CAS)를 포함할 수 있다. Referring to FIG. 7, a nonvolatile memory device according to some embodiments may include a peripheral logic structure (PS) and a cell array structure (CAS).

주변 로직 구조체(PS)는 주변 회로(PTR)와, 하부 연결 배선체(PW)와 주변 로직 절연막(101)을 포함할 수 있다. The peripheral logic structure (PS) may include a peripheral circuit (PTR), a lower connection wiring body (PW), and a peripheral logic insulating film (101).

주변 회로(PTR)은 기판(100) 상에 형성될 수 있다. 주변 회로(PTR)는 셀 어레이 구조체(CAS)를 동작시키는 회로들일 수 있다.Peripheral circuits (PTR) may be formed on a substrate (100). The peripheral circuits (PTR) may be circuits that operate the cell array structure (CAS).

주변 로직 절연막(101)은 기판(100) 상에 형성될 수 있다. 주변 로직 절연막(101)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.A peripheral logic insulating film (101) may be formed on a substrate (100). The peripheral logic insulating film (101) may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, and a low-k material.

하부 연결 배선체(PW)는 주변 로직 절연막(101) 내에 형성될 수 있다. 하부 연결 배선체(PW)는 주변 회로(PTR)와 연결될 수 있다.The lower connection wiring body (PW) can be formed within the peripheral logic insulating film (101). The lower connection wiring body (PW) can be connected to a peripheral circuit (PTR).

셀 어레이 구조체(CAS)는 주변 로직 구조체(PS) 상에 배치될 수 있다. 셀 어레이 구조체(CAS)는 하부 적층 구조체(ST_B), 상부 도전 전극(SSL), 복수의 채널 구조체(CS) 및 복수의 비트 라인(BL)들을 포함할 수 있다. A cell array structure (CAS) may be arranged on a peripheral logic structure (PS). The cell array structure (CAS) may include a lower stacked structure (ST_B), a top conductive electrode (SSL), a plurality of channel structures (CS), and a plurality of bit lines (BL).

수평 도전 기판(150)는 주변 로직 구조체(PS)의 상면을 따라 연장될 수 있다. The horizontal challenge substrate (150) can extend along the upper surface of the peripheral logic structure (PS).

도시된 것과 달리, 주변 로직 구조체(PS)는 비트라인(BL) 상에 배치될 수 있다. 다르게 설명하면, 상부 도전 전극(SSL)과 주변 로직 구조체(PS) 사이에 비트 라인(BL)이 배치될 수 있다. Unlike the illustrated, the peripheral logic structure (PS) may be arranged on the bit line (BL). In other words, the bit line (BL) may be arranged between the upper conductive electrode (SSL) and the peripheral logic structure (PS).

도 8 내지 13은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 8 내지 도 13은 도 2의 P 부분에 해당되는 도면일 수 있다. FIGS. 8 to 13 are intermediate step drawings for explaining a nonvolatile memory device according to some embodiments. For reference, FIGS. 8 to 13 may be drawings corresponding to portion P of FIG. 2.

도 8을 참고하면, 기판(100) 상에, 전극간 절연막(120) 및 희생 절연막(ILD_SC)이 교대로 적층된 몰드 구조체(MS)가 형성될 수 있다.Referring to FIG. 8, a mold structure (MS) in which an inter-electrode insulating film (120) and a sacrificial insulating film (ILD_SC) are alternately laminated can be formed on a substrate (100).

몰드 구조체(MS) 내에, 몰드 구조체(MS)를 관통하는 하부 채널 구조체(CS_B)가 형성될 수 있다. 하부 채널 구조체(CS_B)는 하부 채널막(130_B), 하부 채널 절연막(132_BGI) 및 수직 절연 패턴(134)을 포함한다. 하부 채널막(130_B)은 수직 하부 채널막(130_BV)과 채널 패드 패턴(CH_PAD)을 포함한다.Within the mold structure (MS), a lower channel structure (CS_B) penetrating the mold structure (MS) can be formed. The lower channel structure (CS_B) includes a lower channel film (130_B), a lower channel insulating film (132_BGI), and a vertical insulating pattern (134). The lower channel film (130_B) includes a vertical lower channel film (130_BV) and a channel pad pattern (CH_PAD).

이어서, 하부 채널 구조체(CS_B) 상에, 구조체간 절연막(126), 상부 도전 전극(SSL) 및 제1 층간 절연막(121)이 순차적으로 적층된다.Next, on the lower channel structure (CS_B), an inter-structure insulating film (126), an upper conductive electrode (SSL), and a first inter-layer insulating film (121) are sequentially laminated.

상부 도전 전극(SSL) 내에 상부 채널 홀(CH_H)이 형성될 수 있다. 상부 채널 홀(CH_H)은 제1 층간 절연막(121), 상부 도전 전극(SSL) 및 구조체간 절연막(126)을 관통할 수 있다. 상부 채널 홀(CH_H)은 하부 채널 구조체(CS_B) 내의 채널 패드 패턴(CH_PAD)를 노출시킬 수 있다. An upper channel hole (CH_H) may be formed within the upper conductive electrode (SSL). The upper channel hole (CH_H) may penetrate through the first interlayer insulating film (121), the upper conductive electrode (SSL), and the inter-structure insulating film (126). The upper channel hole (CH_H) may expose a channel pad pattern (CH_PAD) within the lower channel structure (CS_B).

도 9를 참고하면, 상부 채널 홀(CH_H)의 측벽을 따라 상부 채널 절연막(132_UGI)이 형성될 수 있다. 도면에는 상부 채널 절연막(132_UGI)을 단일막으로 도시하였지만, 이에 제한되는 것은 아니다. 상부 채널 절연막(132_UGI)는 다중막일 수 있고, 하부 채널 절연막(132_UGI)과 동일한 적층 구조일 수 있다.Referring to FIG. 9, an upper channel insulating film (132_UGI) may be formed along the sidewall of the upper channel hole (CH_H). In the drawing, the upper channel insulating film (132_UGI) is illustrated as a single film, but is not limited thereto. The upper channel insulating film (132_UGI) may be a multi-film and may have the same laminated structure as the lower channel insulating film (132_UGI).

이어서, 상부 채널 홀(CH_H) 내에, 상부 채널 절연막(132_UGI) 상에, 프리 상부 채널막(130_PR)이 형성될 수 있다. 프리 상부 채널막(130_PR)은 비정질 실리콘으로 형성될 수 있다. 프리 상부 채널막(130_PR)은 상부 채널 홀(CH_H)의 내부를 채울 수 있다. Next, a free upper channel film (130_PR) may be formed on the upper channel insulating film (132_UGI) within the upper channel hole (CH_H). The free upper channel film (130_PR) may be formed of amorphous silicon. The free upper channel film (130_PR) may fill the interior of the upper channel hole (CH_H).

도 10을 참고하면, 프리 상부 채널막(130_PR)과 제1 층간 절연막(121) 상에 금속막(141)이 형성된다. 금속막(141)은 제2 방향(D2)로 연장된다. 금속막(141)은 예를 들어, 니켈(Ni), 팔라듐(Pd) 및 백금(Pt) 금속을 포함할 수 있지만, 금속의 종류는 이에 제한되지 않는다. Referring to FIG. 10, a metal film (141) is formed on the free upper channel film (130_PR) and the first interlayer insulating film (121). The metal film (141) extends in the second direction (D2). The metal film (141) may include, for example, nickel (Ni), palladium (Pd), and platinum (Pt) metals, but the type of metal is not limited thereto.

도 11을 참고하면, 실리사이드화 공정을 통해, 금속막(141)의 하부, 즉 금속막(141)과 프리 상부 채널막(130_PR) 사이에 실리사이드막(140)이 형성된다.Referring to Fig. 11, through the silicidation process, a silicide film (140) is formed at the bottom of the metal film (141), that is, between the metal film (141) and the free upper channel film (130_PR).

도 12를 참고하면, 실리사이드화 공정 후에 남아 있는 금속막(141)이 제거될 수 있다. Referring to Fig. 12, the metal film (141) remaining after the silicidation process can be removed.

도 13을 참고하면, 단결정화 공정을 통해, 프리 상부 채널막(130_PR)은 상부 채널막(130_U)으로 변화될 수 있다. Referring to Fig. 13, through a single crystallization process, the free upper channel film (130_PR) can be changed into an upper channel film (130_U).

단결정화 공정을 통해 형성된 상부 채널막(130_U)은 단결정 실리콘으로 형성된다. 단결정화 공정은 MILC(metal induced lateral crystallization) 공정을 이용할 수 있지만, 이에 제한되는 것은 아니다. MILC 공정을 이용하면, 실리사이드막(140)이 프리 상부 채널막(130_PR)의 측벽을 따라 내려가면서 비정질 실리콘이 단결정 실리콘으로 변화된다. 실리사이드막(140)은 하부 채널막(130_BV)과 프리 상부 채널막(130_PR)의 사이에서 멈추게 된다. The upper channel film (130_U) formed through a single crystallization process is formed of single crystal silicon. The single crystallization process may utilize a metal induced lateral crystallization (MILC) process, but is not limited thereto. When the MILC process is used, amorphous silicon is changed into single crystal silicon as the silicide film (140) moves down along the sidewall of the free upper channel film (130_PR). The silicide film (140) stops between the lower channel film (130_BV) and the free upper channel film (130_PR).

상술한 것과 달리, 단결정화 공정은 레이저 열 어닐링(laser thermal annealing) 공정을 이용할 수 있다. 이 경우에는 실리사이드막(140)이 형성되지 않을 수 있다.Unlike the above, the single crystallization process can utilize a laser thermal annealing process. In this case, the silicide film (140) may not be formed.

도면에는 도시되지 않았지만, 도 3c 및 3d와 같은 비휘발성 메모리 장치를 제공하기 위해, 상부 프리 채널막(130_PR) 상에, 상부 채널 홀(CH_H)의 일부를 채우는 수직 절연 패턴(134)이 형성될 수 있다. 상부 프리 채널막(130_PR)은 제1 방향(D1)으로 연장되는 측벽부와, 상부 프리 채널막(130_PR)의 측벽부를 연결하는 바닥부를 포함할 수 있다. 상부 프리 채널막(130_PR)의 측벽부는 내부에 할로우 공간(hollow space)를 갖는 파이프 형상, 예를 들어, 원통 형상 또는 마카로니 형상을 가질 수 있다.Although not shown in the drawing, a vertical insulating pattern (134) may be formed on the upper free channel film (130_PR) to fill a portion of the upper channel hole (CH_H) to provide a nonvolatile memory device such as FIGS. 3c and 3d. The upper free channel film (130_PR) may include a sidewall portion extending in the first direction (D1) and a bottom portion connecting the sidewall portion of the upper free channel film (130_PR). The sidewall portion of the upper free channel film (130_PR) may have a pipe shape having a hollow space therein, for example, a cylindrical shape or a macaroni shape.

상부 프리 채널막(130_PR)의 측벽부와 바닥부는 위에서 상술한 단결정화 공정을 통해, 비정질 실리콘에서 단결정 실리콘으로 변화할 수 있다.The sidewall and bottom portions of the upper free channel film (130_PR) can be changed from amorphous silicon to single crystal silicon through the single crystallization process described above.

이어서, 도면에는 도시되지 않았지만, 수직 절연 패턴(134) 또는 상부 채널막(130_U) 상에, 상부 채널막(130_U)와 접촉하는 비트 라인 패드(BL_PAD)가 형성될 수 있다.Next, although not shown in the drawing, a bit line pad (BL_PAD) in contact with the upper channel film (130_U) may be formed on the vertical insulating pattern (134) or the upper channel film (130_U).

도 2를 참고하면, 제1 층간 절연막(121) 상에, 비트 라인 패드(BL_PAD)를 덮는 제2 층간 절연막(122)이 형성될 수 있다. 제2 층간 절연막(122) 상에 제3 층간 절연막(123)이 형성될 수 있다.Referring to FIG. 2, a second interlayer insulating film (122) covering a bit line pad (BL_PAD) may be formed on a first interlayer insulating film (121). A third interlayer insulating film (123) may be formed on the second interlayer insulating film (122).

제3 층간 절연막(123) 상에 비트 라인(BL)이 형성될 수 있다.A bit line (BL) can be formed on the third interlayer insulating film (123).

이어서, 희생 절연막(ILD_SC)를 하부 도전 전극으로 교체할 수 있다.Next, the sacrificial insulating film (ILD_SC) can be replaced with the lower conductive electrode.

도 6a와 같은 비휘발성 메모리 장치를 제공하기 위해, 도면에 도시되지 않았지만, 상부 채널 홀(CH_H)을 형성하기 전에 채널 패드 패턴(CH_PAD)이 형성되지 않을 수 있다. 즉, 채널 패드 패턴(CH_PAD)을 형성하기 전에 상부 채널 홀(CH_H)이 형성될 수 있다. 이 경우에는 상부 채널 홀(CH_H)이 하부 채널 구조체(CS_B)와 일부분 중첩될 수 있다. 상부 채널 홀(CH_H)은 하부 채널 구조체(CS_B)의 수직 절연 패턴(134)을 노출시킬 수 있다. In order to provide a nonvolatile memory device such as FIG. 6A, although not shown in the drawing, the channel pad pattern (CH_PAD) may not be formed before forming the upper channel hole (CH_H). That is, the upper channel hole (CH_H) may be formed before forming the channel pad pattern (CH_PAD). In this case, the upper channel hole (CH_H) may partially overlap the lower channel structure (CS_B). The upper channel hole (CH_H) may expose the vertical insulating pattern (134) of the lower channel structure (CS_B).

이어서, 상부 채널 구조체(CS_U)와 중첩되는 상부 채널 홀(CH_H)의 측벽을 따라 상부 채널 절연막(132_UGI)이 형성될 수 있다. 하부 채널 구조체(CS_B)와 중첩되는 상부 채널 홀(CH_H)의 측벽에는 상부 채널 절연막(132_UGI)이 형성되지 않을 수 있다.Next, an upper channel insulating film (132_UGI) may be formed along the sidewall of the upper channel hole (CH_H) overlapping with the upper channel structure (CS_U). The upper channel insulating film (132_UGI) may not be formed on the sidewall of the upper channel hole (CH_H) overlapping with the lower channel structure (CS_B).

이어서, 상부 채널 홀(CH_H) 내에 프리 상부 채널막(130_PR)이 형성될 수 있다. 프리 상부 채널막(130_PR)은 비정질 실리콘으로 형성될 수 있다. Next, a free upper channel film (130_PR) may be formed within the upper channel hole (CH_H). The free upper channel film (130_PR) may be formed of amorphous silicon.

이어서, 프리 상부 채널막(130_PR)과 제1 층간 절연막(121) 상에 금속막(141)이 형성된다.Next, a metal film (141) is formed on the free upper channel film (130_PR) and the first interlayer insulating film (121).

이어서, 실리사이드화 공정을 통해, 금속막(141)의 하부, 즉 금속막(141)과 프리 상부 채널막(130_PR) 사이에 실리사이드막(140)이 형성된다. Next, through a silicidation process, a silicide film (140) is formed at the bottom of the metal film (141), that is, between the metal film (141) and the free upper channel film (130_PR).

이어서, 실리사이드화 공정 후에 남아 있는 금속막(141)이 제거될 수 있다.Next, the metal film (141) remaining after the silicidation process can be removed.

이어서, 단결정화 공정을 통해, 프리 상부 채널막(130_PR)은 상부 채널막(130_U)으로 변화될 수 있다. 이 경우에는, 채널 패드 패턴(CH_PAD)이 단결정 실리콘으로 형성될 수 있다. 단결정화 공정은 MILC(metal induced lateral crystallization) 공정을 이용할 수 있지만, 이에 제한되는 것은 아니다. Next, through a single crystallization process, the free upper channel film (130_PR) can be changed into an upper channel film (130_U). In this case, the channel pad pattern (CH_PAD) can be formed of single crystal silicon. The single crystallization process can utilize a metal induced lateral crystallization (MILC) process, but is not limited thereto.

MILC 공정을 이용하는 경우, 실리사이드막(140)은 프리 상부 채널막(130_PR)의 측벽을 따라 내려간다. 실리사이드막(140)은 채널 패드 패턴(CH_PAD)과 수직 하부 채널막(130_BV)의 경계에서 멈춘다. 실리사이드막(140)은 채널 패드 패턴(CH_PAD)의 하면을 따라 연장될 수 있다. When using the MILC process, the silicide film (140) goes down along the sidewall of the free upper channel film (130_PR). The silicide film (140) stops at the boundary between the channel pad pattern (CH_PAD) and the vertical lower channel film (130_BV). The silicide film (140) may extend along the lower surface of the channel pad pattern (CH_PAD).

프리 상부 채널막(130_PR)을 형성한 후에, 금속막(141)을 형성하지 않고, 레이저 열 어닐링(laser thermal annealing) 공정을 이용하여 상부 채널막(130_U)을 형성할 수 있음은 물론이다.After forming the free upper channel film (130_PR), it is of course possible to form the upper channel film (130_U) using a laser thermal annealing process without forming the metal film (141).

도면에 도시되지 않았지만, 도 9와 달리, 상부 채널 홀(CH_H) 내부에 프리 상부 채널막(130_PR)이 형성되지 않을 수 있다. 프리 상부 채널막(130_PR)을 형성하지 않고, 상부 채널홀(CH_H) 내부에 상부 채널막(130_U)을 형성할 수 있다. 이 경우에는 SEG(selective epitaxial growth) 공정을 이용할 수 있다. Although not shown in the drawing, unlike FIG. 9, the free upper channel film (130_PR) may not be formed inside the upper channel hole (CH_H). Instead of forming the free upper channel film (130_PR), the upper channel film (130_U) may be formed inside the upper channel hole (CH_H). In this case, a SEG (selective epitaxial growth) process may be used.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the attached drawings, the present invention is not limited to the embodiments described above, but can be manufactured in various different forms, and a person having ordinary skill in the art to which the present invention pertains will understand that the present invention can be implemented in other specific forms without changing the technical idea or essential features of the present invention. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

100: 기판 ST: 적층 구조체
120: 절연막 CS: 채널 구조체
130_B: 하부 채널막 SSL: 상부 도전 전극
130_U: 상부 채널막 CH_PAD: 채널 패드 패턴
140: 실리사이드막 134: 수직 절연 패턴 100: Substrate ST: Laminated structure
120: Insulating film CS: Channel structure
130_B: Lower channel membrane SSL: Upper conductive electrode
130_U: Upper channel membrane CH_PAD: Channel pad pattern
140: Silicide film 134: Vertical insulating pattern

Claims (10)

기판;
상기 기판 상에, 제1 방향으로 적층된 복수의 하부 도전 전극을 포함하는 하부 적층 구조체;
상기 하부 적층 구조체 상에, 상부 도전 전극을 포함하는 상부 적층 구조체;
상기 하부 적층 구조체를 관통하여, 상기 제1 방향으로 연장되는 하부 채널막을 포함하는 하부 채널 구조체; 및
상기 상부 적층 구조체를 관통하여, 상기 제1 방향으로 연장되는 상부 채널막을 포함하는 상부 채널 구조체를 포함하고,
상기 하부 채널막은 채널 패드 패턴을 포함하고,
상기 채널 패드 패턴의 상면 또는 하면을 따라 실리사이드막이 연장되고,
상기 상부 채널막은 상기 하부 채널막과 접촉하고,
상기 하부 채널막과 상기 상부 채널막 사이의 경계에서, 상기 하부 채널막의 제2 방향으로의 폭은 상기 상부 채널막의 상기 제2 방향으로의 폭보다 크고,
상기 상부 채널막은 단결정 실리콘으로 형성되고,
상기 하부 채널막은 다결정 실리콘을 포함하는 비휘발성 메모리 장치.substrate;
A lower laminated structure including a plurality of lower conductive electrodes laminated in a first direction on the substrate;
An upper laminated structure including an upper conductive electrode on the lower laminated structure;
A lower channel structure including a lower channel film extending in the first direction through the lower layered structure; and
An upper channel structure including an upper channel film extending in the first direction and penetrating the upper layered structure,
The above lower channel membrane includes a channel pad pattern,
A silicide film extends along the upper or lower surface of the above channel pad pattern,
The upper channel membrane is in contact with the lower channel membrane,
At the boundary between the lower channel film and the upper channel film, the width of the lower channel film in the second direction is larger than the width of the upper channel film in the second direction,
The upper channel film is formed of single crystal silicon,
The lower channel film is a nonvolatile memory device including polycrystalline silicon. 제 1항에 있어서,
상기 상부 도전 전극은 다결정 실리콘 도전막을 포함하고,
상기 하부 도전 전극은 금속성 도전막을 포함하는 비휘발성 메모리 장치.In paragraph 1,
The upper conductive electrode comprises a polycrystalline silicon conductive film,
A nonvolatile memory device wherein the lower conductive electrode includes a metallic conductive film. 제 1항에 있어서,
상기 복수의 하부 도전 전극은 상기 상부 도전 전극에 최인접하는 제1 하부 도전 전극을 포함하고,
상기 하부 채널막과 상기 상부 채널막 사이의 경계는 상기 제1 하부 도전 전극의 상면과 상기 상부 도전 전극의 하면 사이에 위치하는 비휘발성 메모리 장치.In paragraph 1,
The above plurality of lower conductive electrodes include a first lower conductive electrode most adjacent to the upper conductive electrode,
A nonvolatile memory device in which a boundary between the lower channel film and the upper channel film is located between the upper surface of the first lower conductive electrode and the lower surface of the upper conductive electrode. 제 1항에 있어서,
상기 하부 채널막은 채널 패드 패턴을 포함하고,
상기 채널 패드 패턴은 다결정 실리콘을 포함하는 비휘발성 메모리 장치.In paragraph 1,
The above lower channel membrane includes a channel pad pattern,
The above channel pad pattern is a nonvolatile memory device including polycrystalline silicon. 제 4항에 있어서,
상기 채널 패드 패턴의 상면을 따라 연장된 실리사이드막을 더 포함하는 비휘발성 메모리 장치.In paragraph 4,
A nonvolatile memory device further comprising a silicide film extending along an upper surface of the channel pad pattern. 제 1항에 있어서,
상기 하부 채널막은 채널 패드 패턴을 포함하고,
상기 채널 패드 패턴은 단결정 실리콘을 포함하는 비휘발성 메모리 장치.In paragraph 1,
The above lower channel membrane includes a channel pad pattern,
The above channel pad pattern is a nonvolatile memory device including single crystal silicon. 제 6항에 있어서,
상기 채널 패드 패턴의 하면을 따라 연장된 실리사이드막을 더 포함하는 비휘발성 메모리 장치.In paragraph 6,
A nonvolatile memory device further comprising a silicide film extending along a lower surface of the channel pad pattern. 제 1항에 있어서,
상기 상부 채널 구조체는 상부 수직 절연 패턴을 더 포함하고,
상기 상부 채널막은 상기 상부 수직 절연 패턴의 측벽을 따라 연장되는 비휘발성 메모리 장치.In paragraph 1,
The upper channel structure further includes an upper vertical insulating pattern,
A nonvolatile memory device in which the upper channel film extends along a sidewall of the upper vertical insulating pattern. 제 1항에 있어서,
상기 상부 채널막 상에 배치되고, 도핑된 불순물을 포함하는 비트 라인 패드를 더 포함하는 비휘발성 메모리 장치.In paragraph 1,
A nonvolatile memory device further comprising a bit line pad disposed on the upper channel film and including a doped impurity. 기판 상에, 몰드 절연막 및 희생 절연막이 교대로 적층된 하부 몰드 구조체를 형성하고,
상기 하부 몰드 구조체를 관통하고, 하부 채널막을 포함하는 하부 채널 구조체를 형성하고,
상기 하부 몰드 구조체 상에, 상부 도전막을 포함하는 상부 몰드 구조체를 형성하고,
상기 상부 몰드 구조체를 관통하고, 상기 하부 채널막을 노출시키는 상부 채널 홀을 형성하고,
상기 상부 채널 홀 내에, 상기 하부 채널막과 접촉하는 프리 상부 채널막을 형성하고, 상기 프리 상부 채널막은 비정질 실리콘으로 형성되고,
상기 프리 상부 채널막의 상면 상에 실리사이드막이 형성되고,
단결정화 공정을 통해 상기 프리 상부 채널막을 변화시켜, 상기 상부 채널 홀 내에 상부 채널막을 형성하는 것을 포함하고,
상기 단결정화 공정은 MILC(metal induced lateral crystallization) 공정, 레이저 열 어닐링(laser thermal annealing) 공정 및 SEG(selective epitaxial growth) 공정 중 하나를 이용하는 비휘발성 메모리 장치의 제조 방법.

On the substrate, a lower mold structure is formed in which a mold insulating film and a sacrificial insulating film are alternately laminated,
Penetrating the lower mold structure and forming a lower channel structure including a lower channel film,
On the lower mold structure, an upper mold structure including an upper conductive film is formed,
An upper channel hole is formed that penetrates the upper mold structure and exposes the lower channel film,
Within the upper channel hole, a free upper channel film is formed in contact with the lower channel film, and the free upper channel film is formed of amorphous silicon.
A silicide film is formed on the upper surface of the above free upper channel film,
It includes changing the free upper channel film through a single crystallization process to form an upper channel film within the upper channel hole,
The above single crystallization process is a method for manufacturing a nonvolatile memory device using one of a metal induced lateral crystallization (MILC) process, a laser thermal annealing process, and a selective epitaxial growth (SEG) process.
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