KR102840468B1 - 반도체 장치 - Google Patents

반도체 장치

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Abstract

전이 금속을 이용하여 결정화한 산화물 반도체막을 이용하여, 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 기판, 기판 상의 산화물 반도체막, 산화물 반도체막 상의 제1 게이트 구조체, 및 산화물 반도체막 상에, 산화물 반도체막과 접촉하고, 전이 금속을 포함하는 컨택을 포함하고, 컨택은 산화물 반도체막과 경계면에 배치되고, 전이 금속을 포함하는 금속 산화물막을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 더 구체적으로, 산화물 반도체막을 포함하는 반도체 장치에 관한 것이다.
트랜지스터의 반도체막으로서 사용되는 실리콘막으로는, 목적에 따라 비정질 실리콘막 또는 다결정 실리콘막이 사용된다. 예컨대, 대형 표시 장치에 포함된 트랜지스터의 경우, 대면적으로 형성되더라도 비교적 특성이 균일하게 형성될 수 있는 비정질 실리콘막을 사용될 수 있다.
다른 한 편으로, 구동 회로 등을 포함하는 소자의 경우, 높은 전계-효과 이동도를 나타낼 수 있는 다결정 실리콘막을 사용될 수 있다. 상기 다결정 실리콘막을 형성하기 위한 방법으로, 비정질 실리콘막을 고온 가열 처리하거나 또는 레이저광으로 처리하는 방법이 알려져 있다.
최근 산화물 반도체를 트랜지스터의 채널층으로 사용하는 연구가 진행되고 있다(JP공개 2006-165528).
본 발명이 해결하려는 과제는, 전이 금속을 이용하여 결정화한 산화물 반도체막을 이용하여, 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판, 기판 상의 산화물 반도체막, 산화물 반도체막 상의 제1 게이트 구조체, 및 산화물 반도체막 상에, 산화물 반도체막과 접촉하고, 전이 금속을 포함하는 컨택을 포함하고, 컨택은 산화물 반도체막과 경계면에 배치되고, 전이 금속을 포함하는 금속 산화물막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판, 기판 상의 게이트 구조체, 기판과 게이트 구조체 사이에, 게이트 구조체의 적어도 일측에 형성된 컨택 트렌치를 포함하는 산화물 반도체막, 및 컨택 트렌치를 채우고, 게이트 구조체의 측벽을 따라 연장되고, 전이 금속을 포함하는 컨택을 포함하고, 컨택은 게이트 구조체의 측벽을 따라 연장되는 컨택 라이너와, 컨택 라이너에 의해 정의된 라이너 리세스를 채우는 컨택 필링막을 포함하고, 컨택 일부는 산화물 반도체막과 접촉한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판, 기판 상에, 비정질 영역과 다결정질 영역을 포함하는 산화물 반도체막, 산화물 반도체막 내에 배치되는 트렌치, 트렌치의 일부를 채우는 게이트 전극, 게이트 전극의 적어도 일측에 배치되고, 산화물 반도체막과 연결되는 스토리지 플러그, 및 스토리지 플러그와 연결되는 정보 저장 패턴을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 3은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 12는 도 11의 I - I를 따라 절단한 단면도이다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 평면 트랜지스터를 도시하였지만, 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 반도체 장치는 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 기판(100), 제1 산화물 반도체막(110), 제1 게이트 구조체(115) 및 제1 컨택(180)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 유리 기판, 세라믹 기판, 석영 기판을 포함할 수도 있고, 반도체 공정의 열처리에 견딜 수 있을 정도의 내열성을 갖는 유기물 기판을 포함할 수도 있다.
제1 산화물 반도체막(110)은 기판(100) 상에 배치될 수 있다. 제1 산화물 반도체막(110)은 트랜지스터의 채널 영역으로 사용될 수 있다. 다르게 말하면, 제1 산화물 반도체막(110)은 트랜지스터의 채널층일 수 있다. 제1 산화물 반도체막(110)은 반도체 특성을 가질 수 있다. 제1 산화물 반도체막(110)은 예를 들어, 금속 산화물 반도체막일 수 있다.
제1 산화물 반도체막(110)은 서로 간에 마주보는 제1 면(110a)과 제2 면(110b)을 포함할 수 있다. 제1 산화물 반도체막의 제1 면(110a)은 기판(100)을 바라볼 수 있다.
제1 산화물 반도체막(110)은 다결정질 금속 산화물막일 수 있다. 예를 들어, 제1 산화물 반도체막(110)은 C축 배열 결정(C-Axis Aligned Crystal, CAAC)을 포함할 수 있다.
제1 산화물 반도체막(110)은 예를 들어, 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물(IZO), Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물(IGO), In-Ga-Zn계 산화물(IGZO), In-Sn계 산화물(ITO), In-Ga-Sn계 산화물(IGTO), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물, Ba-Sn계 산화물 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
여기에서, In-Ga-Zn계 산화물이란, In과, Ga과, Zn를 주성분으로 가지는 산화물인 것을 의미하는 것이지, In과, Ga과, Zn의 비율을 의미하는 것은 아니다. 또한, In과, Ga과, Zn 이외의 도핑된 금속 원소를 더 포함할 수도 있다.
일 예로, 제1 산화물 반도체막(110)은 In-Ga계 산화물, In-Zn계 산화물, In-Sn계 산화물, In-Ga-Sn계 산화물, 또는 In-Ga-Zn계 산화물 중 하나일 수 있고, 예를 들어, In-Ga-Zn계 산화물일 수 있다.
버퍼 절연막(105)는 기판(100) 상에 배치될 수 있다. 버퍼 절연막(105)은 기판(100)의 상면을 따라 연장될 수 있다.
버퍼 절연막(105)은 기판(100)과, 제1 산화물 반도체막(110) 사이에 배치될 수 있다. 버퍼 절연막(105)은 기판(100)의 상면과, 제1 산화물 반도체막의 제1 면(110a) 사이에 배치될 수 있다.
버퍼 절연막(105)은 기판(100)으로부터 수소(물 또는 수산기(-OH) 등을 포함한다) 등의 불순물 원소가 제1 산화물 반도체막(110)에 확산되는 것을 방지하거나 억제하는 절연막일 수 있다.
버퍼 절연막(105)은 예들 들어, 실리콘 산화물막, 실리콘 산질화물막, 실리콘 질화물막, 알루미늄 산화물막, 알루미늄 산질화물막 및 이들의 조합 중 하나를 포함할 수 있다.
복수의 제1 게이트 구조체(115)는 제1 산화물 반도체막(110) 상에 배치될 수 있다. 복수의 제1 게이트 구조체(115)는 제1 산화물 반도체막의 제2 면(110b) 상에 배치될 수 있다.
복수의 제1 게이트 구조체(115)는 서로 간에 이격될 수 있다. 서로 간에 이격된 제1 게이트 구조체(115)는 제1 컨택(180)을 사이에 두고 배치될 수 있다. 각각의 제1 게이트 구조체(115)와 기판(100) 사이에, 제1 산화물 반도체막(110)이 배치될 수 있다.
각각의 제1 게이트 구조체(115)는 제1 게이트 전극(120)과, 제1 절연 물질막(130)과, 게이트 스페이서(140)와, 캡핑 패턴(145)을 포함할 수 있다.
게이트 스페이서(140)는 제1 산화물 반도체막(110) 상에 배치될 수 있다. 게이트 스페이서(140)는 단일막으로 형성되는 것으로 도시되어 있지만, 이에 제한되지 않고, 다중막으로 형성될 수 있음은 물론이다.
게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 경우에 따라, 게이트 스페이서(140)는 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있다. 이에, 게이트 스페이서(140)는 이후에 설명되는 제1 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
게이트 트렌치(140t)는 게이트 스페이서(140)에 의해 정의될 수 있다. 게이트 트렌치(140t)는 예를 들어, 게이트 스페이서(140)를 트렌치의 측벽으로 하고, 제1 산화물 반도체막의 제2 면(110b)을 트렌치의 바닥면으로 할 수 있다.
제1 절연 물질막(130)은 제1 산화물 반도체막(110) 상에 배치될 수 있다. 제1 절연 물질막(130)은 제1 산화물 반도체막(110)과 접촉할 수 있다. 제1 절연 물질막(130)은 게이트 트렌치(140t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제1 절연 물질막(130)은 예를 들어, 게이트 절연막으로 사용될 수 있다.
제1 절연 물질막(130)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다.
고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 절연 물질막(130)은 단일막인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 절연 물질막(130)은 제1 산화물 반도체막(110)과의 계면에 형성되는 계면 절연 물질막과, 고유전율 절연 물질막의 조합을 포함할 수 있음은 물론이다.
제1 게이트 전극(120)은 제1 절연 물질막(130) 상에 배치될 수 있다. 제1 게이트 전극(120)은 게이트 스페이서(140) 사이에 배치될 수 있다. 제1 게이트 전극(120)은 게이트 트렌치(140t)의 일부를 채울 수 있다.
제1 게이트 전극(120) 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V), 불순물이 도핑된 폴리 실리콘, 불순물이 도핑된 폴리 실리콘 게르마늄 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(120)은 각각 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
제1 게이트 전극(120)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
캡핑 패턴(145)은 제1 게이트 전극(120) 상에 배치될 수 있다. 캡핑 패턴(145)은 제1 게이트 전극(120) 및 제1 절연 물질막(130)이 형성되고 남은 게이트 트렌치(140t)의 나머지를 채울 수 있다. 제1 절연 물질막(130)은 게이트 스페이서(140) 및 캡핑 패턴(145) 사이에 형성되지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 1에서, 캡핑 패턴(145)은 게이트 스페이서(140)의 내측벽 사이에 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 게이트 스페이서(140)의 상면도 제1 게이트 전극(120)과 같이 기판(100) 방향으로 리세스되어 있을 수 있다. 이와 같은 경우, 캡핑 패턴(145)은 게이트 스페이서(140)의 상면 및 제1 게이트 전극(120)의 상면 상에 형성될 수 있다.
캡핑 패턴(145)은 예를 들어, 제1 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 캡핑 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시된 것과 달리, 제1 게이트 구조체(115)는 캡핑 패턴(145)을 포함하지 않을 수도 있다. 즉, 게이트 스페이서(140)의 상면과, 제1 게이트 전극(120)의 상면은 동일 평면에 놓일 수 있다.
제1 층간 절연막(190)은 제1 산화물 반도체막(110) 상에 배치될 수 있다. 제1 층간 절연막(190)은 제1 게이트 구조체(115)를 덮을 수 있다.
제1 층간 절연막(190)은 제1 산화물 반도체막(110)의 적어도 일부를 노출시키는 제1 컨택홀(180h)을 포함할 수 있다. 제1 컨택홀(180h)은 인접하는 제1 게이트 구조체(115) 사이에 위치하는 제1 산화물 반도체막(110)의 적어도 일부를 노출시킬 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 컨택홀(180h)의 바닥면은 제1 산화물 반도체막(110)에 의해 정의될 수 있다.
일 예로, 제1 컨택홀(180h)의 측벽의 일부는 제1 게이트 구조체(115)에 의해 정의될 수 있다.
다른 예로, 도시된 것과 달리, 제1 컨택홀(180h)의 측벽은 제1 층간 절연막(190)에 의해 정의될 수 있다. 즉, 제1 컨택(180)과 제1 게이트 구조체(115) 사이에 제1 층간 절연막(190)의 일부가 개재될 수 있다.
제1 층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 층간 절연막(190)은 단일층인 것으로 도시되었지만, 이에 제한되는 것은 아니고, 복수의 층을 포함할 수도 있다.
제1 컨택(180)은 제1 컨택홀(180h)을 채울 수 있다. 제1 컨택(180)은 제1 산화물 반도체막(110)과 연결될 수 있다. 제1 컨택(180)은 제1 산화물 반도체막(110)과 접촉할 수 있다.
제1 컨택(180)은 제1 산화물 반도체막의 제2 면(110b) 상에 배치될 수 있다. 제1 컨택(180)은 제1 게이트 구조체(115)의 측벽을 따라 연장되는 부분을 포함할 수 있다.
제1 컨택(180) 및 제1 게이트 구조체(115)은 각각 제1 산화물 반도체막(110)을 기준으로, 기판(100)에서 멀어지는 방향으로 연장될 수 있다. 도시된 것과 달리, 형성되는 트랜지스터의 구조에 따라, 제1 컨택(180) 및 제1 게이트 구조체(115)은 각각 제1 산화물 반도체막(110)을 기준으로, 기판(100)을 향하는 방향으로 연장될 수도 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(115) 및 제1 컨택(180)은 제1 산화물 반도체막의 제2 면(110b) 상에 배치될 수 있다. 다르게 설명하면, 제1 산화물 반도체막(110)을 중심으로 서로 대향되는 일측 및 타측이 정의될 때, 제1 게이트 구조체(115) 및 제1 컨택(180)은 제1 산화물 반도체막(110)의 일측에 배치될 수 있다.
제1 컨택(180)은 제1 컨택 스터드(181)과, 제1 컨택 산화물막(180a)을 포함할 수 있다.
제1 컨택 산화물막(180a)은 제1 컨택(180)과 제1 산화물 반도체막(110)의 경계면에 배치될 수 있다. 제1 컨택 산화물막(180a)은 제1 컨택 스터드(181)와 제1 산화물 반도체막(110) 사이에 배치될 수 있다.
제1 컨택 산화물막(180a)은 제1 컨택홀(180h)에 의해 노출된 제1 산화물 반도체막(110)을 따라 형성될 수 있다. 제1 컨택(180)은 제1 산화물 반도체막(110) 상에 순차적으로 배치된 제1 컨택 산화물막(180a)과 제1 컨택 스터드(181)를 포함할 수 있다.
제1 컨택(180)은 전이 금속을 포함할 수 있다. 예를 들어, 제1 컨택 스터드(181)는 전이 금속을 포함할 수 있다. 제1 컨택 산화물막(180a)은 제1 컨택 스터드(181)에 포함된 전이 금속을 포함하는 금속 산화물을 포함할 수 있다.
제1 컨택 스터드(181)는 예를 들어, 탄탈륨(Ta), 티타늄(Ti) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 컨택 스터드(181)가 탄탈륨(Ta)를 포함할 경우, 제1 컨택 산화물막(180a)은 탄탈륨(Ta)을 포함하는 금속 산화물을 포함할 수 있다.
도 2는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 2를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 산화물 반도체막(110)은 제1 게이트 구조체(115)의 적어도 일측에 형성된 컨택 트렌치(180t)를 포함할 수 있다.
컨택 트렌치(180t)는 제1 컨택홀(180h)과 연결될 수 있다. 제1 컨택홀(180h)은 컨택 트렌치(180t)의 측벽과 정렬될 수 있다. 도시된 것과 달리, 컨택 트렌치(180t)는 제1 게이트 구조체(115)의 하부로 확장되어 있을 수도 있다.
일 예로, 컨택 트렌치(180t)는 버퍼 절연막(105)을 노출시킬 수 있다. 다른 예로, 도시된 것과 달리, 컨택 트렌치(180t)는 제1 산화물 반도체막(110) 내에 형성되고, 버퍼 절연막(105)을 노출시키지 않을 수도 있다. 컨택 트렌치(180t)의 측벽은 제1 산화물 반도체막(110)에 의해 정의될 수 있다.
제1 컨택(180)의 일부는 컨택 트렌치(180t) 내에 배치된다. 제1 컨택(180)은 컨택 트렌치(180t)를 채울 수 있다.
컨택 트렌치(180t)는 제1 산화물 반도체막(110)과 제1 컨택(180)의 경계면에 배치되므로, 제1 컨택 산화물막(180a)은 컨택 트렌치(180t)의 측벽을 따라 형성될 수 있다.
컨택 트렌치(180t)를 형성하는 제조 공정에서, 컨택 트렌치(180t)가 버퍼 절연막(105)을 노출시키지 않을 경우, 도시된 것과 달리, 제1 컨택 산화물막(180a)의 일부는 버퍼 절연막(105)의 상면을 따라 연장되는 부분을 포함할 수도 있다.
도 3는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 2를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 3을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 컨택(180)은 제1 컨택 라이너(182)와, 제1 컨택 필링막(183)을 포함할 수 있다.
제1 컨택 라이너(182)는 컨택 트렌치(180t)의 측벽 및 바닥면과, 제1 컨택홀(180h)을 따라 연장될 수 있다. 제1 컨택 라이너(182)는 제1 게이트 구조체(115)의 측벽을 따라 연장되는 부분을 포함한다.
제1 컨택 라이너(182)에 의해, 제1 게이트 구조체(115)의 측벽을 따라 연장되는 제1 라이너 리세스(182r)가 정의될 수 있다. 제1 라이너 리세스(182r)는 제1 산화물 반도체막(110)을 따라 연장되는 부분을 포함한다.
제1 컨택 필링막(183)은 제1 컨택 라이너(182) 상에 배치될 수 있다. 제1 컨택 필링막(183)은 제1 컨택 라이너(182)가 형성되고 남은 컨택 트렌치(180t) 및 제1 컨택홀(180h)을 채울 수 있다. 제1 컨택 필링막(183)은 제1 라이너 리세스(182r)를 채울 수 있다.
제1 컨택 라이너(182)는 전이 금속을 포함할 수 있다. 제1 컨택 라이너(182)는 예를 들어, 탄탈륨(Ta), 티타늄(Ti) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
제1 컨택 필링막(183)은 제1 컨택 라이너(182)에 포함된 전이 금속보다 저항값이 낮은 금속을 포함할 수 있다. 제1 컨택 필링막(183)은 저저항 금속을 포함할 수 있다. 제1 컨택 필링막(183)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 루테늄(Ru), 로듐(Rh), 은(Ag), 금(Au), 백금(Pt) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 다만, 상술한 저저항 금속은 예시를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 컨택 산화물막(180a)은 제1 컨택 라이너(182)와 제1 산화물 반도체막(110)의 경계면에 배치될 수 있다. 제1 컨택 산화물막(180a)은 제1 컨택 라이너(182)에 포함된 전이 금속을 포함하는 금속 산화물을 포함할 수 있다.
제1 컨택 산화물막(180a)과 제1 컨택 필링막(183) 사이에, 제1 컨택 라이너(182)의 일부가 개재될 수 있다.
도 4는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 3을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 4를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 컨택 산화물막(180a)은 제1 컨택 필링막(183)과 접촉할 수 있다.
제1 라이너 리세스(182r)는 제1 컨택 라이너(182)와 제1 컨택 산화물막(180a)에 의해 정의될 수 있다.
컨택 트렌치(180t)의 바닥면에 배치된 제1 컨택 라이너(182)와, 제1 게이트 구조체(115)의 측벽을 따라 연장되는 제1 컨택 라이너(182)는 제1 컨택 산화물막(180a)에 의해 연결될 수 있다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 3을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 5를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 컨택(180)은 하부 컨택 스터드(184)를 더 포함할 수 있다.
하부 컨택 스터드(184)는 컨택 트렌치(180t)의 일부를 채울 수 있다. 이로 인해, 컨택 트렌치(180t)의 측벽을 정의하는 제1 산화물 반도체막(110)의 일부는 하부 컨택 스터드(184)와 접촉하지 않는다.
하부 컨택 스터드(184)의 상면은 제1 산화물 반도체막의 제2 면(110b)보다 버퍼 절연막(105)에 가깝다.
하부 컨택 스터드(184)는 제1 컨택 라이너(182)에 포함된 전이 금속보다 저항값이 낮은 금속을 포함할 수 있다. 하부 컨택 스터드(184)는 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 루테늄(Ru), 로듐(Rh), 은(Ag), 금(Au), 백금(Pt) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 컨택 라이너(182)는 제1 게이트 구조체(115)의 측벽 및 하부 컨택 스터드(184)의 상면을 따라 연장될 수 있다.
제1 컨택(180) 및 제1 산화물 반도체막(110) 사이의 경계면은 하부 컨택 스터드(184)가 덮은 제1 부분과, 하부 컨택 스터드(184)가 덮이지 않은 제2 부분을 포함할 수 있다. 제1 컨택 산화물막(180a)은 제1 컨택(180) 및 제1 산화물 반도체막(110) 사이의 경계면의 제2 부분에 배치될 수 있다.
도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 2를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 6을 참고하면, 제1 컨택(180)은 제2 컨택 라이너(185)와, 제2 컨택 필링막(186)을 포함할 수 있다.
제2 컨택 라이너(185)는 컨택 트렌치(180t)의 측벽 및 바닥면과, 제1 컨택홀(180h)을 따라 연장될 수 있다. 제2 컨택 라이너(185)는 제1 게이트 구조체(115)의 측벽을 따라 연장되는 부분을 포함한다.
제2 컨택 라이너(185)에 의해, 제1 게이트 구조체(115)의 측벽을 따라 연장되는 제2 라이너 리세스(185r)가 정의될 수 있다. 제2 라이너 리세스(185r)는 제1 산화물 반도체막(110)을 따라 연장되는 부분을 포함한다.
제2 컨택 필링막(186)은 제2 컨택 라이너(185) 상에 배치될 수 있다. 제2 컨택 필링막(186)은 제2 컨택 라이너(185)가 형성되고 남은 컨택 트렌치(180t) 및 제1 컨택홀(180h)을 채울 수 있다. 제2 컨택 필링막(186)은 제2 라이너 리세스(185r)를 채울 수 있다.
제2 컨택 라이너(185)는 도전성 금속 산화물을 포함할 수 있다. 제2 컨택 라이너(185)는 제2 컨택 필링막(186) 및 제1 산화물 반도체막(110) 사이를 이동하는 전자의 통로로 사용될 수 있다.
제2 컨택 라이너(185)는 예를 들어, 아연 산화물(ZnO) 및 인듐 주석 산화물(ITO) 중 하나를 포함할 수 있다. 다만, 전자의 이동 통로로 사용될 수 있는 상술된 도전성 금속 산화물은 예시를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 컨택 필링막(186)은 전이 금속을 포함할 수 있다. 제2 컨택 필링막(186)는 예를 들어, 탄탈륨(Ta), 티타늄(Ti) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
제2 컨택 라이너(185) 및 제1 산화물 반도체막(110) 사이에, 제1 컨택 산화물막(도 2의 180a)가 형성되지 않을 수 있다. 또한, 제2 컨택 필링막(186)과 제2 컨택 라이너(185) 사이에, 제1 컨택 산화물막(도 2의 180a)가 형성되지 않을 수 있다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 7을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 컨택 산화물막(180a)은 제2 컨택 필링막(186)과 제2 컨택 라이너(185) 사이에 배치될 수 있다.
제1 컨택 산화물막(180a)은 제2 라이너 리세스(185r)의 일부를 따라 연장될 수 있다. 예를 들어, 제1 컨택 산화물막(180a)은 제1 산화물 반도체막(110)과 제2 컨택 필링막(186)이 측면적으로 중첩되는 부분에 형성될 수 있다.
제1 컨택 산화물막(180a)은 제2 컨택 필링막(186)에 포함된 전이 금속을 포함하는 금속 산화물을 포함할 수 있다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 8을 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(115)는 제1 게이트 전극(120)과, 제1 절연 물질막(130)과, 게이트 스페이서(140)와, 블로킹 절연막(146)을 포함할 수 있다.
제1 절연 물질막(130)과, 제1 게이트 전극(120)과, 블로킹 절연막(146)은 제1 산화물 반도체막(110) 상에, 판상 형태로 적층되어 있을 수 있다.
제1 절연 물질막(130)은 제1 게이트 전극(120)의 측벽과, 게이트 스페이서(140)의 내측벽 사이로 연장되지 않는다.
블로킹 절연막(146)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
참고적으로, 도 1 내지 도 8을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 기판(100), 제2 산화물 반도체막(210), 제2 게이트 구조체(215) 및 제2 컨택(280)을 포함할 수 있다.
제2 산화물 반도체막(210)은 기판(100) 상에 배치될 수 있다. 제2 산화물 반도체막(210)은 서로 간에 마주보는 제1 면(210a)과 제2 면(210b)을 포함할 수 있다. 제2 산화물 반도체막의 제1 면(210a)은 기판(100)을 바라볼 수 있다.
제2 산화물 반도체막(210)은 제2 산화물 반도체막의 제1 면(210a)과 제2 산화물 반도체막의 제2 면(210b)을 연결하는 제2 산화물 반도체막의 측벽(210S)를 포함할 수 있다.
제2 게이트 구조체(215)는 제2 산화물 반도체막(210) 상에 배치될 수 있다. 제2 게이트 구조체(215)는 제2 산화물 반도체막의 제1 면(210a) 상에 배치될 수 있다.
제2 게이트 구조체(215)는 제2 산화물 반도체막(210)과 기판(100) 사이에 배치될 수 있다. 제2 게이트 구조체(215)는 기판(100) 상에 순차적으로 적층된 제2 게이트 전극(220)과 제2 절연 물질막(230)을 포함할 수 있다. 제2 절연 물질막(230)은 예를 들어, 게이트 절연막으로 사용될 수 있다.
제2 게이트 전극(220)은 제2 절연 물질막(230) 및 기판(100) 사이로 연장되는 제2 게이트 전극의 측벽(220S)을 포함할 수 있다. 제2 게이트 전극의 측벽(220S)은 제2 산화물 반도체막(210)을 바라보는 제2 게이트 전극(220)의 일면과, 기판(100)을 바라보는 제2 게이트 전극(220)의 타면을 연결한다.
제2 절연 물질막(230)은 제2 게이트 전극의 측벽(220S) 상에 형성되지 않는다. 제2 절연 물질막(230)은 제2 게이트 전극의 측벽(220S)을 따라 연장되지 않는다.
몇몇 실시예들에 따른 반도체 장치에서, 제2 게이트 전극의 측벽(220S)과, 제2 산화물 반도체막의 측벽(210S)은 기판(100)의 두께 방향으로 정렬될 수 있다.
제2 층간 절연막(290)은 제2 산화물 반도체막(210) 상에 배치될 수 있다. 제2 층간 절연막(290)은 제2 게이트 구조체(215)를 덮을 수 있다.
제2 층간 절연막(290)은 제2 산화물 반도체막(210)의 일부를 노출시키는 제2 컨택홀(280h)을 포함할 수 있다.
제2 층간 절연막(290)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제2 컨택(280)은 제2 컨택홀(280h)을 채울 수 있다. 제2 컨택(280)은 제2 산화물 반도체막(210)과 연결될 수 있다. 제2 컨택(280)은 제2 산화물 반도체막(210)과 접촉할 수 있다.
제2 컨택(280)은 제2 산화물 반도체막의 제2 면(210b) 상에 배치될 수 있다. 제2 컨택(280)과, 제2 게이트 구조체(215) 사이에, 제2 산화물 반도체막(210)이 배치될 수 있다.
제2 산화물 반도체막(210)을 중심으로 서로 대향되는 일측 및 타측이 정의될 때, 제2 게이트 구조체(215)는 일측에 배치되고, 제2 컨택(280)은 제2 산화물 반도체막(210)의 타측에 배치될 수 있다.
제2 컨택(280)은 제2 컨택 스터드(281)과, 제2 컨택 산화물막(280a)을 포함할 수 있다.
제2 컨택 산화물막(280a)은 제2 컨택(280)과 제2 산화물 반도체막(210)의 경계면에 배치될 수 있다. 제2 컨택 산화물막(280a)은 제2 컨택 스터드(281)와 제2 산화물 반도체막(210) 사이에 배치될 수 있다.
제2 컨택 산화물막(280a)은 제2 컨택홀(280h)에 의해 노출된 제2 산화물 반도체막(210)을 따라 형성될 수 있다. 제2 컨택(280)은 제2 산화물 반도체막(210) 상에 순차적으로 배치된 제2 컨택 산화물막(280a)과 제2 컨택 스터드(281)를 포함할 수 있다.
제2 컨택(280)은 전이 금속을 포함할 수 있다. 예를 들어, 제2 컨택 스터드(281)는 전이 금속을 포함할 수 있다. 제2 컨택 산화물막(280a)은 제2 컨택 스터드(281)에 포함된 전이 금속을 포함하는 금속 산화물을 포함할 수 있다.
제2 컨택 스터드(281)는 예를 들어, 탄탈륨(Ta), 티타늄(Ti) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 제3 산화물 반도체막(310), 제3 게이트 구조체(315) 및 제3 컨택(380)의 위치관계는 제2 산화물 반도체막(210), 제2 게이트 구조체(215) 및 제2 컨택(280)의 위치관계와 동일하다.
도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 기판(100), 제3 산화물 반도체막(310), 제3 게이트 구조체(315), 제3 컨택(380), 제4 게이트 구조체(415)를 포함할 수 있다.
기판(100) 내에 제1 소자 분리막(101)이 형성될 수 있다. 제1 소자 분리막(101)은 기판(100) 내에 활성 영역을 정의할 수 있다.
기판(100) 상에, 제4 게이트 구조체(415) 및 소오스/드레인 영역(102)을 포함하는 트랜지스터가 형성될 수 있다.
제4 게이트 구조체(415)는 기판(100) 상에 배치될 수 있다. 제4 게이트 구조체(415)는 제1 소자 분리막(101)에 의해 정의된 활성 영역 상에 배치될 수 있다.
제4 게이트 구조체(415)는 제4 게이트 전극(420)을 포함할 수 있다. 소오스/드레인 영역(102)은 제4 게이트 구조체(415)의 적어도 일측에 배치될 수 있다.
제3 하부 층간 절연막(391)은 기판(100) 상에 배치될 수 있다. 제3 하부 층간 절연막(391)은 제4 게이트 구조체(415) 및 소오스/드레인 영역(102)를 덮을 수 있다.
제3 하부 층간 절연막(391)은 소오스/드레인 영역(102)의 적어도 일부를 노출시키는 제3 컨택홀(380h)을 포함할 수 있다. 도시된 것과 달리, 제3 컨택홀(380h)은 제4 게이트 전극(420)의 일부를 노출시킬 수도 있다.
제3 산화물 반도체막(310)은 제3 하부 층간 절연막(391) 상에 배치될 수 있다. 제3 산화물 반도체막(310)은 서로 간에 마주보는 제1 면(310a)과 제2 면(310b)을 포함할 수 있다.
제3 산화물 반도체막의 제1 면(310a)은 제3 하부 층간 절연막(391)을 바라볼 수 있다. 제3 산화물 반도체막의 제1 면(310a)은 기판(100)을 바라볼 수 있다.
제3 산화물 반도체막(310)은 제3 산화물 반도체막의 제1 면(310a)과 제3 산화물 반도체막의 제2 면(310b)을 연결하는 제3 산화물 반도체막의 측벽(310S)를 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제4 게이트 구조체(415)를 포함하는 트랜지스터는 제3 산화물 반도체막(310)과 기판(100) 사이에 배치될 수 있다.
제3 게이트 구조체(315)는 제3 산화물 반도체막(310) 상에 배치될 수 있다. 제3 게이트 구조체(315)는 제3 산화물 반도체막의 제2 면(310b) 상에 배치될 수 있다.
제3 게이트 구조체(315)와 기판(100) 사이에, 제3 산화물 반도체막(310)이 배치될 수 있다. 제3 게이트 구조체(315)는 제3 산화물 반도체막의 제2 면(310b) 상에 순차적으로 적층된 제3 절연 물질막(330)과 제3 게이트 전극(320)을 포함할 수 있다.
제3 게이트 전극(320)은 기판(100)의 두께 방향으로 연장되는 제3 게이트 전극의 측벽(320S)을 포함할 수 있다.
제3 절연 물질막(330)은 제3 게이트 전극의 측벽(320S) 상에 형성되지 않는다. 제3 절연 물질막(330)은 제3 게이트 전극의 측벽(320S)을 따라 연장되지 않는다.
몇몇 실시예들에 따른 반도체 장치에서, 제3 게이트 전극의 측벽(320S)과, 제3 산화물 반도체막의 측벽(310S)은 기판(100)의 두께 방향으로 정렬될 수 있다.
제3 컨택(380)은 제3 컨택홀(380h)을 채울 수 있다. 제3 컨택(380)은 제3 산화물 반도체막(310)과 기판(100) 사이에 배치될 수 있다. 제3 컨택(380)은 제3 산화물 반도체막의 제1 면(310a) 상에 배치될 수 있다.
제3 컨택(380)은 제3 산화물 반도체막(310)과 연결될 수 있다. 제3 컨택(380)은 제4 게이트 구조체(415)를 포함하는 트랜지스터와 연결될 수 있다. 제3 컨택(380)은 제3 산화물 반도체막(310)과 제4 게이트 구조체(415)를 포함하는 트랜지스터를 전기적으로 연결할 수 있다.
제3 컨택(380)은 제3 산화물 반도체막(310)과 소오스/드레인 영역(102)를 전기적으로 연결하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제3 컨택(380)은 제4 게이트 전극(420)과 연결될 수 있음은 물론이다.
또한, 기판(100) 상에 복수개의 제4 게이트 구조체(415)를 포함하는 트랜지스터(예를 들어, 제1 트랜지스터 및 제2 트랜지스터)가 형성되어 있을 경우, 제3 컨택(380) 중 하나는 제1 트랜지스터와 연결되고, 제3 컨택(380) 중 다른 하나는 제2 트랜지스터와 연결될 수도 있다.
제3 컨택(380)은 제3 산화물 반도체막(310)과 접촉할 수 있다. 제3 컨택(380)은 제3 컨택 스터드(381)과, 제3 컨택 산화물막(380a)을 포함할 수 있다. 제3 컨택 산화물막(380a)은 제3 컨택(380)과 제3 산화물 반도체막(310)의 경계면에 배치될 수 있다. 예를 들어, 제3 컨택 스터드(381)는 전이 금속을 포함할 수 있다.
제3 상부 층간 절연막(392)은 제3 하부 층간 절연막(391) 상에 배치될 수 있다. 제3 상부 층간 절연막(392)은 제3 산화물 반도체막(310) 및 제3 게이트 구조체(315)를 덮을 수 있다.
제3 하부 층간 절연막(391) 및 제3 상부 층간 절연막(391)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 12는 도 11의 I - I를 따라 절단한 단면도이다.
참고적으로, 도 11은 예시적으로 DRAM(Dynamic Random Access Memory)이 도시되었지만, 이에 제한되는 것은 아니다.
도 11을 참조하면, 몇몇 실시예들에 따른 반도체 장치는 복수의 활성 영역(ACT)을 포함할 수 있다. 활성 영역(ACT)은 기판(도 12의 100) 내에 형성된 제2 소자 분리막(도 12의 505)에 의해 정의될 수 있다.
반도체 장치의 디자인 룰의 감소에 따라, 도시된 바와 같이 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다.
활성 영역(ACT) 상에, 활성 영역(ACT)을 가로질러 제1 방향(X)으로 복수의 게이트 전극이 배치될 수 있다. 복수의 게이트 전극은 서로 간에 평행하게 연장될 수 있다. 복수의 게이트 전극은 예를 들어, 복수의 워드 라인(Word Line: WL)일 수 있다.
워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제2 방향(Y)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 서로 간에 평행하게 연장될 수 있다.
비트 라인(BL)은 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
몇몇 실시예들에 따른 반도체 장치는 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(Direct Contact: DC), 매몰 컨택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다.
여기서, 다이렉트 컨택(DC)은 활성 영역(ACT)을 비트 라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다. 매몰 콘택(BC)은 활성 영역(ACT)을 커패시터의 하부 전극(도 12의 591)에 연결시키는 컨택을 의미할 수 있다.
배치 구조상, 매몰 컨택(BC)과 활성 영역(ACT)의 접촉 면적이 작을 수 있다. 그에 따라, 활성 영역(ACT)과 접촉 면적을 확대하는 것과 함께 커패시터의 하부 전극(도 12의 591)과의 접촉 면적 확대를 위해, 도전성의 랜딩 패드(LP)가 도입될 수 있다.
랜딩 패드(LP)는 활성 영역(ACT)과 매몰 컨택(BC) 사이에 배치될 수도 있고, 매몰 컨택(BC)과 커패시터의 하부 전극 사이에 배치될 수도 있다. 몇몇 실시예들에 따른 반도체 장치에서, 랜딩 패드(LP)는 매몰 컨택(BC)과 커패시터의 하부 전극 사이에 배치될 수 있다. 랜딩 패드(LP)의 도입을 통해 접촉 면적을 확대함으로써, 활성 영역(ACT)과 커패시터 하부 전극 사이의 컨택 저항이 감소될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 다이렉트 컨택(DC)은 활성 영역(ACT)의 중앙 부분으로 배치될 수 있다. 매몰 컨택(BC)은 활성 영역(ACT)의 양 끝단 부분으로 배치될 수 있다.
매몰 컨택(BC)이 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 활성 영역(ACT)의 양 끝단에 인접하여 매몰 콘택(BC)과 일부 오버랩되게 배치될 수 있다.
다르게 설명하면, 매몰 컨택(BC)은 인접하는 워드 라인(WL) 사이와, 인접하는 비트 라인(BL) 사이에 있는 활성 영역(ACT) 및 소자 분리막(도 12의 505)과 중첩되도록 형성될 수 있다.
워드 라인(WL)은 기판(100) 상의 제4 산화물 반도체막(510) 내에 매몰된 구조로 형성될 수 있다. 워드 라인(WL)은 다이렉트 컨택(DC)이나 매몰 컨택(BC) 사이의 활성 영역(ACT)을 가로질러 배치될 수 있다.
도시된 것과 같이, 2개의 워드 라인(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 활성 영역(ACT)이 사선 형태로 배치됨으로써, 워드 라인(WL)은 활성 영역(ACT)과 90도 미만의 각도를 가질 수 있다.
다이렉트 컨택(DC) 및 매몰 컨택(BC)은 대칭적으로 배치될 수 있다. 이로 인해, 다이렉트 컨택(DC) 및 매몰 컨택(BC)은 제1 방향(X) 및 제2 방향(Y)을 따라 일 직선 상에 배치될 수 있다.
한편, 다이렉트 컨택(DC) 및 매몰 컨택(BC)과 달리, 랜딩 패드(LP)는 비트 라인(BL)이 연장하는 제2 방향(Y)으로 지그재그 형태로 배치될 수 있다. 또한, 랜딩 패드(LP)는 워드 라인(WL)이 연장하는 제1 방향(X)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되게 배치될 수 있다.
예를 들어, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되고, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
도 11 및 도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제4 산화물 반도체막(510)과, 제5 게이트 구조체(515_1, 515_2)와, 스토리지 플러그(550)와, 정보 저장 패턴(590)을 포함할 수 있다.
제4 산화물 반도체막(510)은 기판(100) 상에 배치될 수 있다. 제4 산화물 반도체막(510)은 비정질 영역(511)과, 다결정질 영역(512)을 포함할 수 있다.
제4 산화물 반도체막의 비정질 영역(511)은 기판(100)과 제4 산화물 반도체막의 다결정질 영역(512) 사이에 배치될 수 있다. 제4 산화물 반도체막의 다결정질 영역(512)은 C축 배열 결정(C-Axis Aligned Crystal, CAAC)을 포함할 수 있다.
제2 소자 분리막(505)은 제4 산화물 반도체막(510) 내에 형성될 수 있다. 제2 소자 분리막(505)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 제2 소자 분리막(505)은 기판(100) 상에 활성 영역(ACT)을 정의할 수 있다.
제2 소자 분리막(505)에 의해 정의된 활성 영역(ACT)는 도 11에서 도시된 것과 같이 단축과 장축을 포함하는 긴 아일랜드 형성을 가질 수 있다. 활성 영역(ACT)는 제2 소자 분리막(505) 내에 형성되는 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 또한, 활성 영역(ACT)는 제2 소자 분리막(505) 상에 형성되는 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 즉, 활성 영역(ACT)는 제1 방향(X) 및 제2 방향(Y)에 대해 소정의 각도를 갖는 제3 방향으로 연장될 수 있다.
제5 게이트 구조체(515_1, 515_2)는 제4 산화물 반도체막(510) 및 제2 소자 분리막(505) 내에 형성될 수 있다. 제5 게이트 구조체(515_1, 515_2)는 제2 소자 분리막(505) 및 제2 소자 분리막(505)에 의해 정의된 활성 영역(ACT)를 가로질러 형성될 수 있다.
제5 게이트 구조체(515_1, 515_2)는 제4 산화물 반도체막(510) 내의 게이트 구조체(515_1)과, 제2 소자 분리막(505) 내의 게이트 구조체(515_2)를 포함한다.
제5 게이트 구조체(515_1, 515_2)는 제4 산화물 반도체막(510) 및 제2 소자 분리막(505) 내에 형성된 매립 게이트 트렌치(520t)와, 제4 절연 물질막(530)과, 제5 게이트 전극(520)과, 게이트 블록 패턴(540)을 포함할 수 있다. 제5 게이트 전극(520)은 워드 라인(WL)에 대응될 수 있다.
예를 들어, 제4 산화물 반도체막(510)에 형성된 매립 게이트 트렌치(520t)의 깊이는 제2 소자 분리막(505)에 형성된 매립 게이트 트렌치(520t)의 깊이와 다를 수 있다.
제4 절연 물질막(530)은 게이트 절연막으로 사용될 수 있다. 제4 절연 물질막(530)은 매립 게이트 트렌치(520t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제4 절연 물질막(530)은 매립 게이트 트렌치(520t)의 적어도 일부의 프로파일을 따라 연장될 수 있다.
제5 게이트 전극(520)은 제4 절연 물질막(530) 상에 형성될 수 있다. 제5 게이트 전극(520)은 매립 게이트 트렌치(520t)의 일부를 채울 수 있다.
게이트 블록 패턴(540)은 제5 게이트 전극(520) 상에 형성될 수 있다. 게이트 블록 패턴(540)은 제5 게이트 전극(520)이 형성된 나머지의 매립 게이트 트렌치(520t)를 채울 수 있다. 게이트 블록 패턴(540)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제4 하부 층간 절연막(570)은 제4 산화물 반도체막(510) 및 제2 소자 분리막(505)상에 배치될 수 있다. 제4 하부 층간 절연막(570)은 제5 게이트 구조체(515_1, 515_2)을 덮을 수 있다.
스토리지 플러그(550)는 제4 하부 층간 절연막(570) 내에 형성될 수 있다. 스토리지 플러그(550)는 제4 산화물 반도체막(510)과 연결될 수 있다.
스토리지 플러그(550)는 제5 게이트 구조체(515_1, 515_2)의 적어도 일측에 배치될 수 있다. 예를 들어, 스토리지 플러그(550)은 제5 게이트 구조체(515_1, 515_2)의 양측에 배치될 수 있다. 스토리지 플러그(550)은 매몰 컨택(BC)에 대응될 수 있다.
스토리지 플러그(550)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
스토리지 패드(560)는 스토리지 플러그(550) 상에 형성될 수 있다. 스토리지 패드(560)은 스토리지 플러그(550)과 전기적으로 연결될 수 있다. 여기에서, 스토리지 패드(560)는 랜딩 패드(LP)에 대응될 수 있다.
스토리지 패드(560)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
제4 상부 층간 절연막(580)은 제4 하부 층간 절연막(570) 상에 형성될 수 있다. 제4 상부 층간 절연막(580)은 스토리지 패드(560)의 상면의 일부를 노출시키도록 패터닝될 수 있다.
정보 저장 패턴(590)는 스토리지 패드(560) 상에 형성될 수 있다. 정보 저장 패턴(590)은 스토리지 패드(560)와 전기적으로 연결될 수 있다. 즉, 정보 저장 패턴(590)은 스토리지 플러그(550)와 전기적으로 연결될 수 있다.
정보 저장 패턴(590)은 예를 들어, 커패시터를 포함할 수 있지만, 이에 제한되는 것은 아니다. 정보 저장 패턴(590)은 하부 전극(591)과, 커패시터 절연막(592)과, 상부 전극(593)을 포함한다.
하부 전극(591)은 예를 들어, 실린더 형상을 갖는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 하부 전극(591)은 필라 형상을 가질 수도 있고, "L" 형상을 가질 수도 있다. 또는, 하부 전극(591)은 기판(100)의 상면과 나란한 평판 형상을 가질 수도 있다.
커패시터 절연막(592)은 하부 전극(591) 상에 형성된다. 커패시터 절연막(592)는 하부 전극(591)의 프로파일을 따라 형성될 수 있다. 커패시터 절연막(592)은 하부 전극(591)의 외측벽 및 내측벽을 따라 형성될 수 있다.
상부 전극(593)은 커패시터 절연막(592) 상에 형성된다. 상부 전극(593)은 하부 전극(591)의 외측벽 및 내측벽을 감쌀 수 있다.
하부 전극(591)은 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
커패시터 절연막(592)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
상부 전극(593)은 예를 들어, 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 금속 실리사이드 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 버퍼 절연막
180, 280, 380: 컨택 180a, 280a, 380a: 컨택 산화물막
110, 210, 310, 410, 510: 산화물 반도체막
115, 215, 315, 415: 게이트 구조체

Claims (10)

  1. 기판;
    상기 기판 상의 산화물 반도체막;
    상기 산화물 반도체막 상의 제1 게이트 구조체; 및
    상기 산화물 반도체막 상에, 상기 산화물 반도체막과 접촉하고, 전이 금속을 포함하는 컨택을 포함하고,
    상기 컨택은 상기 산화물 반도체막과 경계면에 배치되고, 상기 전이 금속을 포함하는 금속 산화물막을 포함하고,
    상기 컨택과 상기 제1 게이트 구조체의 적어도 일부는 직접 접촉하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 컨택은 상기 제1 게이트 구조체의 측벽을 따라 연장되는 부분을 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 산화물 반도체막은 상기 제1 게이트 구조체의 적어도 일측에 형성된 컨택 트렌치를 포함하고,
    상기 컨택의 일부는 상기 컨택 트렌치 내에 배치되는 반도체 장치.
  4. 제3 항에 있어서,
    상기 컨택은 상기 제1 게이트 구조체의 측벽 및 상기 컨택 트렌치의 측벽을 따라 연장되는 컨택 라이너와, 상기 컨택 라이너에 의해 정의된 라이너 리세스를 채우는 컨택 필링막을 포함하고,
    상기 컨택 라이너는 상기 전이 금속을 포함하는 반도체 장치.
  5. 제3 항에 있어서,
    상기 컨택은 상기 컨택 트렌치의 일부를 채우는 하부 도전막과, 상기 하부 도전막 상에 상기 제1 게이트 구조체의 측벽 및 상기 하부 도전막의 상면을 따라 연장되는 컨택 라이너와, 상기 컨택 라이너에 의해 정의된 라이너 리세스를 채우는 컨택 필링막을 포함하고,
    상기 컨택 라이너는 상기 전이 금속을 포함하는 반도체 장치.
  6. 제2 항에 있어서,
    상기 산화물 반도체막은 서로 마주보는 제1 면과 제2 면을 포함하고,
    상기 산화물 반도체막의 제1 면은 상기 기판과 마주보고,
    상기 제1 게이트 구조체 및 상기 컨택은 상기 산화물 반도체막의 제2 면 상에 배치되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 산화물 반도체막은 서로 마주보는 제1 면과 제2 면을 포함하고,
    상기 제1 게이트 구조체는 상기 산화물 반도체막의 제1 면 상에 배치되고,
    상기 컨택은 상기 산화물 반도체막의 제2 면 상에 배치되는 반도체 장치.
  8. 제7 항에 있어서,
    상기 기판과 상기 산화물 반도체막 사이에 배치되고, 제2 게이트 구조체를 포함하는 트랜지스터를 더 포함하고,
    상기 컨택은 상기 트랜지스터와 전기적으로 연결되는 반도체 장치.
  9. 제1 항에 있어서,
    상기 전이 금속은 탄탈륨(Ta)을 포함하는 반도체 장치.
  10. 제1 항에 있어서,
    상기 산화물 반도체막은 C축 배열 결정(C-Axis Aligned Crystal, CAAC)을 포함하는 반도체 장치.
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