KR20130130879A - 반도체 장치 제작방법 - Google Patents
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Abstract
안정된 전기 특성을 갖는 산화물 반도체를 이용한 박막 트랜지스터를 갖는 신뢰성이 높은 반도체 장치의 제작 방법의 제공을 하나의 목적으로 한다. 절연 표면위에 있어서, 게이트 절연막을 사이에 두고 게이트 전극 위에 산화물 반도체막을 형성하고, 산화물 반도체막 위에 티타늄, 몰리브덴 또는 텅스텐을 포함하는 제 1 도전막을 형성하고, 제 1 도전막 위에 전기음성도가 수소보다 낮은 금속을 포함하는 제 2 도전막을 형성하고, 제 1 도전막 및 제 2 도전막을 에칭함으로써 소스 전극 및 드레인 전극을 형성하고, 산화물 반도체막, 소스 전극 및 드레인 전극 위에 산화물 반도체막과 접하는 절연막을 형성하는 반도체 장치의 제작 방법이다.
Description
본 발명은 산화물 반도체를 포함하는 반도체 장치 및 그 제작방법에 관한 것이다.
절연 표면 위에 형성되는 반도체막을 이용한 박막 트랜지스터는 반도체 장치에 있어 필요 불가결한 반도체 소자이다. 박막 트랜지스터의 제조에는 기판의 내열온도라고 하는 제약이 있기 때문에, 비교적 저온에서의 성막이 가능한 아몰퍼스 실리콘, 레이저광 또는 촉매 원소를 이용한 결정화에 의해 얻어지는 폴리실리콘 등을 활성층으로 갖는 박막 트랜지스터가 반도체 표시장치에 이용되는 트랜지스터의 주류가 되었다.
최근에는 폴리실리콘에 의해 얻어지는 높은 이동도와, 아몰퍼스 실리콘에 의해 얻어지는 균일한 소자 특성을 겸비한 새로운 반도체 재료로서, 산화물 반도체라 불리는 반도체 특성을 나타내는 금속 산화물이 주목을 받고 있다. 금속 산화물은 다양한 용도로 이용되고 있으며, 예를 들어, 잘 알려져 있는 금속 산화물인 산화 인듐은 액정표시장치 등에서 투명 전극 재료로서 이용되고 있다. 반도체 특성을 나타내는 금속 산화물로서는, 예를 들어, 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등이 있으며, 이와 같은 반도체 특성을 나타내는 금속 산화물을 채널 형성 영역에 이용하는 박막 트랜지스터가 이미 알려져 있다(특허문헌 1 및 2).
반도체 장치에 이용되는 트랜지스터는 경시 열화에 의한 문턱값 전압의 편차가 작은 것, 또한 온 전류 등의 특성이 양호한 것이 바람직하다. 경시 열화에 의한 문턱값 전압의 편차가 작은 트랜지스터를 이용함으로써, 반도체 장치의 신뢰성을 높일 수 있고, 또한 온 전류 등의 특성이 양호한 트랜지스터를 이용함으로써, 반도체 장치를 보다 높은 주파수로 구동시키는 것이 가능해진다.
본 발명은 신뢰성이 높은 반도체 장치의 제작 방법의 제공을 하나의 목적으로 한다. 또는, 본 발명은 고속 구동이 가능한 반도체 장치의 제작 방법의 제공을 하나의 목적으로 한다. 또는, 본 발명은 신뢰성이 높은 반도체 장치의 제공을 하나의 목적으로 한다. 또는, 본 발명은 고속 구동이 가능한 반도체 장치의 제공을 하나의 목적으로 한다.
본 발명자들은 산화물 반도체막 내에 존재하는 수소, 물 등의 불순물이 문턱값 전압의 시프트 등의 경시 열화를 트랜지스터에 초래하는 요인인 점에 주목했다. 그리고 전기음성도가 낮은 금속, 구체적으로는 수소보다 전기음성도가 낮은 금속을 이용한 도전막을 소스 전극, 드레인 전극용의 도전막으로서 이용하고, 산화물 반도체막 위 또는 아래에 형성함으로써, 산화물 반도체막 내에 존재하는 수소, 물 등의 불순물이 상기 도전막으로 추출되어, 산화물 반도체막의 순도가 높아지고, 그 결과 수소, 물 등의 불순물에 기인하는 트랜지스터의 경시 열화가 억제되는 것은 아닌지 생각했다. 상기 도전막을 에칭 등으로 원하는 형상으로 가공함으로써, 소스 전극, 드레인 전극을 형성할 수 있다.
구체적으로 본 발명의 일 양상으로는, 산화물 반도체막을 활성층으로 이용한 트랜지스터를 갖는 반도체 장치의 제작에 있어서, 산화물 반도체막과의 접촉 저항이 낮은 티타늄, 텅스텐 또는 몰리브덴 등의 금속재료를 이용한 제 1 도전막을 산화물 반도체막에 접하도록 형성한다. 또한, 상기 제 1 도전막을 사이에 두고, 상기 산화물 반도체막과 중첩되도록 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용한 제 2 도전막을 형성한다. 그리고 상기 제 1 도전막 및 제 2 도전막을 에칭 등에 의해 원하는 형상으로 가공함으로써, 소스 전극과 드레인 전극을 형성한다.
혹은, 상기 제 1 도전막을 산화물 반도체막에 접하도록 형성하고, 상기 제 1 도전막을 사이에 두고 상기 산화물 반도체막과 중첩되도록 상기 제 2 도전막을 형성한 후, 제 2 도전막을 에칭에 의해 제거한다. 이 경우, 제 2 도전막을 제거한 후, 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용한 제 3 도전막을 제 1 도전막을 사이에 두고 산화물 반도체막과 중첩되도록 새롭게 형성한다. 그리고 상기 제 1 도전막 및 제 3 도전막을 에칭 등에 의해 원하는 형상으로 가공함으로써 소스 전극과 드레인 전극을 형성한다.
혹은, 상기 제 1 도전막을 산화물 반도체막에 접하도록 형성하고, 상기 제 1 도전막을 사이에 두고 상기 산화물 반도체막과 중첩되도록 상기 제 2 도전막을 형성한 후, 제 2 도전막을 에칭에 의해 제거한다. 계속해서, 제 2 도전막을 제거한 후, 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용한 제 3 도전막을 제 1 도전막을 사이에 두고 산화물 반도체막과 중첩되도록 형성한다. 나아가, 제 3 도전막 위에 산화물 반도체막과의 접촉 저항이 낮은 티타늄, 텅스텐 또는 몰리브덴 등의 금속재료를 이용한 제 4 도전막을 산화물 반도체막과 중첩되도록 형성한다. 아울러, 이 경우, 산화물 반도체막과의 접촉 저항이 낮은 티타늄, 텅스텐 또는 몰리브덴 등의 금속재료를 이용한 제 5 도전막을 제 1 도전막과 제 3 도전막의 사이에 형성해 둘 수도 있다. 그리고 상기 제 1 도전막, 제 3 도전막 및 제 4 도전막을, 혹은 제 1 도전막, 제 3 도전막, 제 4 도전막 및 제 5 도전막을 에칭 등에 의해 원하는 형상으로 가공함으로써 소스 전극과 드레인 전극을 형성한다.
본 발명의 일 양상으로는, 소스 전극과 드레인 전극을 구성하고 있는 제 1 도전막에 산화물 반도체막과의 접촉 저항이 낮은 금속재료를 이용하고 있으며, 또한 산화물 반도체막과 접하고 있으므로, 소스 전극 또는 드레인 전극과 산화물 반도체막과의 사이에서의 접촉 저항이 저감된다. 따라서, TFT의 온 전류 및 전계 효과 이동도를 높일 수 있다. 또한, 제 2 도전막, 제 3 도전막은 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용하고 있으므로, 산화물 반도체막 내, 게이트 절연막 내, 혹은, 산화물 반도체막과 다른 절연막의 계면과 그 근방에 존재하는 수분, 또는 수소 등의 불순물이 제 2 도전막, 제 3 도전막에 흡장 혹은 흡착된다. 따라서, 수분, 수소 등의 불순물의 탈리에 의해, i형(진성 반도체) 또는 i형에 한없이 가까운 산화물 반도체를 얻을 수 있으며, 상기 불순물에 의해 문턱값 전압이 시프트하는 등의 트랜지스터의 특성의 열화가 촉진되는 것을 방지하여, 오프 전류를 저감시킬 수 있다.
전기음성도가 낮은 금속으로서, 알루미늄, 마그네슘 등을 들 수 있다. 상기 금속 중 어느 하나 또는 복수를 포함하는 혼합물, 금속 화합물 또는 합금을 제 2 도전막, 제 3 도전막으로서 이용할 수 있다. 또한, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소, 또는 상기 원소를 하나 또는 복수 성분으로서 포함하는 합금, 또는 상기 원소를 성분으로서 포함하는 질화물 등의 내열성 도전성 재료를 알루미늄에 조합하여 제 2 도전막, 제 3 도전막으로서 이용할 수도 있다.
또한, 산화물 반도체막과의 접촉 저항이 낮은 상기 금속 중 티타늄은 전기음성도가 수소보다 낮기 때문에, 수분, 또는 수소 등의 불순물을 산화물 반도체막으로부터 추출하기 쉽다. 따라서, 티타늄을 상기 제 1 도전막, 제 4 도전막, 제 5 도전막에 이용함으로써, 보다 산화물 반도체막 내의 불순물을 저감할 수 있으며, 또한 산화물 반도체막과의 접촉 저항이 낮은 소스 전극 또는 드레인 전극을 형성하는 것이 가능해진다.
또한, 상기 구성에 부가하여, 제 2 도전막, 제 3 도전막 혹은 제 4 도전막이 노출된 상태로 감압 분위기하, 불활성 가스 분위기하에서 가열 처리를 수행하여, 제 2 도전막, 제 3 도전막 혹은 제 4 도전막의 표면이나 내부에 흡착되어 있는 수분이나 산소 등을 제거하도록 할 수도 있다. 가열 처리의 온도 범위는 200℃ 내지 450℃로 한다. 상기 가열 처리를 수행함으로써, 산화물 반도체막 내, 게이트 절연막 내, 혹은 산화물 반도체막과 다른 절연막의 계면과 그 근방에 존재하는 수분 또는 수소 등의 불순물이 제 2 도전막, 제 3 도전막 혹은 제 4 도전막에 의해 흡장 혹은 흡착되기 쉽게 할 수 있다.
소스 전극과 드레인 전극을 형성한 후에는 소스 전극, 드레인 전극 및 산화물 반도체막을 덮도록 단층의 절연막을 혹은 복수의 적층된 절연막을 형성할 수도 있다. 상기 절연막에는 배리어성이 높은 재료를 이용하는 것이 바람직하다. 예를 들어, 배리어성이 높은 절연막으로서, 질화 규소막, 질화산화 규소막, 질화 알루미늄막, 또는 질화산화 알루미늄막 등을 이용할 수 있다. 복수의 적층된 절연막을 이용하는 경우, 상기 배리어성이 높은 절연막보다, 포함되는 질소의 비율이 낮은 산화 규소막, 산화질화 규소막 등의 절연막을 산화물 반도체막에 가까운 측에 형성한다. 그리고 질소의 비율이 낮은 절연막을 사이에 두고 소스 전극, 드레인 전극 및 산화물 반도체막과 중첩되도록 배리어성을 갖는 절연막을 형성한다. 배리어성을 갖는 절연막을 이용함으로써, 도전막의 표면이나 내부에 산소가 흡착하는 것을 방지할 수 있다. 또한, 산화물 반도체막 내, 게이트 절연막 내, 혹은 산화물 반도체막과 다른 절연막의 계면과 그 근방에 수분 또는 수소 등의 불순물이 들어가는 것을 방지할 수 있다.
또한, 게이트 전극과 산화물 반도체막의 사이에, 배리어성이 높은 재료를 이용한 절연막과, 포함되는 질소의 비율이 낮은 산화 규소막, 산화질화 규소막 등의 절연막을 적층시킨 구조를 갖는 게이트 절연막을 형성할 수도 있다. 산화 규소막, 산화질화 규소막 등의 절연막은 배리어성을 갖는 절연막과 산화물 반도체막의 사이에 형성한다. 배리어성을 갖는 절연막을 이용함으로써, 수분 또는 수소 등의 분위기 내 불순물, 혹은 기판 내에 포함되는 알칼리 금속, 중금속 등의 불순물이 산화물 반도체막 내, 게이트 절연막 내, 혹은 산화물 반도체막과 다른 절연막의 계면과 그 근방에 들어가는 것을 방지할 수 있다.
나아가, 산화물 반도체막 내의 수분, 또는 수소 등의 불순물을 저감하기 위해서, 산화물 반도체막을 형성한 후, 산화물 반도체막이 노출된 상태로 질소 또는 희가스(아르곤, 헬륨 등)의 불활성 기체 분위기하에서 가열 처리를 수행한다. 상기 가열 처리의 온도 범위는 500℃ 이상 750℃ 이하(또는 유리 기판의 왜곡점 이하의 온도)로 수행하는 것이 바람직하다. 또한, 이 가열 처리는 이용하는 기판의 내열 온도를 넘지 않는 것으로 한다.
또한, 산화물 반도체는 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체나, 3원계 금속 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체나, 2원계 금속 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, In-Ga-O계 산화물 반도체나, In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등을 이용할 수 있다. 아울러, 본 명세서에 있어서는, 예를 들어, In-Sn-Ga-Zn-O계 산화물 반도체란, 인듐(In), 주석(Sn), 갈륨(Ga), 아연(Zn)을 갖는 금속 산화물이라는 의미이며, 그 조성비는 특별히 문제시하지 않는다. 또한, 상기 산화물 반도체는 규소를 포함하고 있을 수도 있다.
혹은, 산화물 반도체는 화학식 InMO3(ZnO)m(m>0)으로 표기할 수 있다. 여기서, M은 Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다.
아울러, 산화물 반도체막은 가열 처리에 의해 수분 등의 불순물이 탈리함으로써, 캐리어 농도가 높아져 저저항화된다. 그 후, 저저항화된 산화물 반도체막에 접하도록 산화 규소, 산화질화 규소 등의 절연막을 형성하면, 저저항화된 산화물 반도체막의 적어도 상기 절연막과 접하는 영역에 산소가 공여되므로, 캐리어 농도가 낮아지고(바람직하게는 1×1018/㎤ 미만, 더 바람직하게는 1×1014/㎤ 이하), 고저항화된다. 이와 같이, 반도체 장치의 프로세스 중, 산화 규소, 산화질화 규소 등의 절연막의 형성 등에 의해, 산화물 반도체막의 캐리어 농도와 저항을 제어할 수 있으므로, 전기 특성이 양호하며 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치를 제작하고, 제공하는 것이 가능해진다.
또한, 트랜지스터는 보텀 게이트형일 수도 있고, 탑 게이트형일 수도 있고, 보텀 콘택트형일 수도 있다. 보텀 게이트형 트랜지스터는 절연 표면 상의 게이트 전극과, 게이트 전극 상의 게이트 절연막과, 게이트 절연막 위에서 게이트 전극과 중첩되는 산화물 반도체막과, 산화물 반도체막 상의 소스 전극, 드레인 전극과, 소스 전극, 드레인 전극 및 산화물 반도체막 상의 절연막을 갖는다. 탑 게이트형 트랜지스터는 절연 표면 상의 산화물 반도체막과, 산화물 반도체막 상의 게이트 절연막과, 게이트 절연막 위에서 산화물 반도체막과 중첩되고, 또한 도전막으로서 기능하는 게이트 전극과, 드레인 전극과, 소스 전극, 드레인 전극 및 산화물 반도체막 상의 절연막을 갖는다. 보텀 콘택트형 트랜지스터는 절연 표면 상의 게이트 전극과, 게이트 전극 상의 게이트 절연막과, 게이트 절연막 상의 소스 전극, 드레인 전극과, 소스 전극, 드레인 전극 위에 있고, 또한 게이트 절연막 위에서 게이트 전극과 중첩되는 산화물 반도체막과, 소스 전극, 드레인 전극 및 산화물 반도체막 상의 절연막을 갖는다.
가열 처리는 로에서의 열처리, 또는 래피드 써멀 어닐법(RTA법)을 이용한다. RTA법은 램프 광원을 이용하는 방법과 가열된 가스 속에 기판을 이동시켜 단시간의 열처리를 수행하는 방법이 있다. RTA법을 이용하면 열처리에 필요로 하는 시간을 0.1 시간보다 단시간으로 할 수도 있다. 단, 기판으로서 유리 기판을 이용하는 경우는, 300℃ 이상이면서 또한 유리 기판의 왜곡점 이하의 온도의 가열 처리로 한다.
신뢰성이 높은 반도체 장치의 제작 방법을 제공할 수 있다. 또한, 고속 구동이 가능한 반도체 장치의 제작 방법을 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 고속 구동이 가능한 반도체 장치를 제공할 수 있다.
도 1(A) 내지 도 1(E)는 반도체 장치의 제작 방법을 나타내는 도이다.
도 2는 박막 트랜지스터의 상면도이다.
도 3(A) 및 도 3(B)는 박막 트랜지스터의 단면도 및 상면도이다.
도 4(A) 내지 도 4(D)는 반도체 장치의 제작 방법을 나타내는 도이다.
도 5(A) 내지 도 5(D)는 반도체 장치의 제작 방법을 나타내는 도이다.
도 6(A) 내지 도 6(D)는 반도체 장치의 제작 방법을 나타내는 도이다.
도 7(A) 내지 도 7(E)는 박막 트랜지스터의 단면도이다.
도 8은 박막 트랜지스터의 상면도이다.
도 9(A) 및 도 9(B)는 박막 트랜지스터의 단면도 및 상면도이다.
도 10(A) 내지 도 10(E)는 박막 트랜지스터의 단면도이다.
도 11은 박막 트랜지스터의 상면도이다.
도 12(A) 내지 도 12(C)는 반도체 장치의 제작 방법을 나타내는 단면도이다.
도 13(A) 및 도 13(B)는 반도체 장치의 제작 방법을 나타내는 단면도이다.
도 14(A) 및 도 14(B)는 반도체 장치의 제작 방법을 나타내는 단면도이다.
도 15는 반도체 장치의 제작 방법을 나타내는 상면도이다.
도 16은 반도체 장치의 제작 방법을 나타내는 상면도이다.
도 17은 반도체 장치의 제작 방법을 나타내는 상면도이다.
도 18(A)는 전자 페이퍼의 상면도 및 도 18(B)는 전자 페이퍼의 단면도이다.단면도이다.
도 19(A) 및 도 19(B)는 반도체 표시장치의 블럭도이다.
도 20(A)는 신호선 구동회로의 구성을 설명하는 도이고 도 20(B)는 타이밍차트이다.
도 21(A) 및 도 21(B)는 시프트 레지스터의 구성을 나타내는 회로도이다.
도 22는 시프트 레지스터의 동작을 설명하는 타이밍 차트이다.
도 23은 액정표시장치의 단면도이다.
도 24는 액정표시장치의 모듈의 구성을 나타내는 도이다.
도 25(A) 내지 도 25(C)는 발광장치의 단면도이다.
도 26(A) 내지 도 26(E)는 반도체 장치를 이용한 전자기기의 도이다.
도 27은 산화물 반도체를 이용한 역스태거형 박막 트랜지스터의 종단면도이다.
도 28(A) 및 도 28(B)는 도 27에 나타내는 A-A' 단면에 있어서의 에너지 밴드도(모식도)이다.
도 29(A)는 게이트(G1)에 양의 전위(+VG)가 인가된 상태를 나타내고, 도 29(B)는 게이트(G1)에 음의 전위(-VG)가 인가된 상태를 나타내는 도이다.
도 30은 진공 준위와 금속의 일함수(φM), 산화물 반도체의 전자 친화력(χ)의 관계를 나타내는 도이다.
도 2는 박막 트랜지스터의 상면도이다.
도 3(A) 및 도 3(B)는 박막 트랜지스터의 단면도 및 상면도이다.
도 4(A) 내지 도 4(D)는 반도체 장치의 제작 방법을 나타내는 도이다.
도 5(A) 내지 도 5(D)는 반도체 장치의 제작 방법을 나타내는 도이다.
도 6(A) 내지 도 6(D)는 반도체 장치의 제작 방법을 나타내는 도이다.
도 7(A) 내지 도 7(E)는 박막 트랜지스터의 단면도이다.
도 8은 박막 트랜지스터의 상면도이다.
도 9(A) 및 도 9(B)는 박막 트랜지스터의 단면도 및 상면도이다.
도 10(A) 내지 도 10(E)는 박막 트랜지스터의 단면도이다.
도 11은 박막 트랜지스터의 상면도이다.
도 12(A) 내지 도 12(C)는 반도체 장치의 제작 방법을 나타내는 단면도이다.
도 13(A) 및 도 13(B)는 반도체 장치의 제작 방법을 나타내는 단면도이다.
도 14(A) 및 도 14(B)는 반도체 장치의 제작 방법을 나타내는 단면도이다.
도 15는 반도체 장치의 제작 방법을 나타내는 상면도이다.
도 16은 반도체 장치의 제작 방법을 나타내는 상면도이다.
도 17은 반도체 장치의 제작 방법을 나타내는 상면도이다.
도 18(A)는 전자 페이퍼의 상면도 및 도 18(B)는 전자 페이퍼의 단면도이다.단면도이다.
도 19(A) 및 도 19(B)는 반도체 표시장치의 블럭도이다.
도 20(A)는 신호선 구동회로의 구성을 설명하는 도이고 도 20(B)는 타이밍차트이다.
도 21(A) 및 도 21(B)는 시프트 레지스터의 구성을 나타내는 회로도이다.
도 22는 시프트 레지스터의 동작을 설명하는 타이밍 차트이다.
도 23은 액정표시장치의 단면도이다.
도 24는 액정표시장치의 모듈의 구성을 나타내는 도이다.
도 25(A) 내지 도 25(C)는 발광장치의 단면도이다.
도 26(A) 내지 도 26(E)는 반도체 장치를 이용한 전자기기의 도이다.
도 27은 산화물 반도체를 이용한 역스태거형 박막 트랜지스터의 종단면도이다.
도 28(A) 및 도 28(B)는 도 27에 나타내는 A-A' 단면에 있어서의 에너지 밴드도(모식도)이다.
도 29(A)는 게이트(G1)에 양의 전위(+VG)가 인가된 상태를 나타내고, 도 29(B)는 게이트(G1)에 음의 전위(-VG)가 인가된 상태를 나타내는 도이다.
도 30은 진공 준위와 금속의 일함수(φM), 산화물 반도체의 전자 친화력(χ)의 관계를 나타내는 도이다.
이하에서는, 본 발명의 실시형태에 대해서 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위를 벗어나지 않고 그 형태 및 상세를 다양하게 변경할 수 있음은 당업자라면 용이하게 이해될 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
아울러 본 발명은 마이크로 프로세서, 화상처리회로 등의 집적회로나, RF 태그, 반도체 표시장치 등, 모든 반도체 장치의 제작에 이용할 수 있다. 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 의미하며, 반도체 표시장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다. 반도체 표시장치는 액정표시장치, 유기발광소자(OLED)로 대표되는 발광소자를 각 화소에 구비한 발광장치, 전자 페이퍼, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등이나, 반도체막을 이용한 회로소자를 구동회로에 갖고 있는 그 외의 반도체 표시장치가 그 범주에 포함된다.
(실시형태 1)
채널 에치 구조의 보텀 게이트형 박막 트랜지스터를 예로 들어, 반도체 장치의 제작 방법에 대해서 도 1(A) 내지 도 1(E), 도 2, 도 3(A) 내지 도 3(C)를 이용하여 설명한다.
도 1(A)에 나타낸 바와 같이, 기판(100) 위에 게이트 전극(101)을 형성한다.
기판(100)과 게이트 전극(101)의 사이에 하지막이 되는 절연막을 형성해 둘 수도 있다. 하지막으로서, 예를 들어, 산화 규소막, 산화질화 규소막, 질화 규소막, 질화산화 규소막, 질화 알루미늄막, 또는 질화산화 알루미늄막 중 어느 하나를 단층으로, 혹은 복수를 적층시켜 이용할 수 있다. 특히, 하지막에 배리어성이 높은 절연막, 예를 들어 질화 규소막, 질화산화 규소막, 질화 알루미늄막, 또는 질화산화 알루미늄막 등을 이용함으로써, 수분 또는 수소 등의 분위기 내의 불순물, 혹은 기판(100) 내에 포함되는 알칼리 금속, 중금속 등의 불순물이 산화물 반도체막 내, 게이트 절연막 내, 혹은 산화물 반도체막과 다른 절연막의 계면과 그 근방에 들어가는 것을 방지할 수 있다.
아울러, 본 명세서에 있어서 산화 질화물이란, 그 조성으로서, 질소보다 산소의 함유량이 많은 물질이며, 또한 질화 산화물이란, 그 조성으로서, 산소보다 질소의 함유량이 많은 물질을 말한다.
게이트 전극(101)의 재료는 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속재료, 이들 금속재료를 주성분으로 하는 합금 재료를 이용한 도전막, 혹은 이들 금속의 질화물을 단층으로 또는 적층으로 이용할 수 있다. 또한, 이후의 공정에서 수행되는 가열 처리의 온도에 견딜 수 있는 것이라면, 상기 금속재료로서 알루미늄, 구리를 이용할 수도 있다. 알루미늄 또는 구리는 내열성이나 부식성의 문제를 회피하기 위해서, 고융점 금속재료와 조합하여 이용하는 것이 바람직하다. 고융점 금속재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 이용할 수 있다.
예를 들어, 2층의 적층 구조를 갖는 게이트 전극(101)으로서, 알루미늄막 위에 몰리브덴막이 적층된 2층의 적층 구조, 또는 구리막 위에 몰리브덴막을 적층한 2층 구조, 또는 구리막 위에 질화 티타늄막 혹은 질화 탄탈막을 적층한 2층 구조, 질화 티타늄막과 몰리브덴막을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조를 갖는 게이트 전극(101)으로서는, 알루미늄막, 알루미늄과 실리콘의 합금막, 알루미늄과 티타늄의 합금막 또는 알루미늄과 네오디뮴의 합금막을 중간층으로 하고, 텅스텐막, 질화 텅스텐막, 질화 티타늄막 또는 티타늄막을 상하층으로서 적층한 구조로 하는 것이 바람직하다.
또한, 게이트 전극(101)에 산화 인듐, 산화 인듐 산화 주석 합금, 산화 인듐 산화 아연 합금, 산화 아연, 산화 아연 알루미늄, 산질화 아연 알루미늄, 또는 산화 아연 갈륨 등의 투광성을 갖는 산화물 도전막을 게이트 전극(101)에 이용함으로써, 화소부의 개구율을 향상시킬 수 있다.
게이트 전극(101)의 막 두께는 10㎚~400㎚, 바람직하게는 100㎚~200㎚로 한다. 본 실시형태에서는 텅스텐 타겟을 이용한 스퍼터법에 의해 150㎚의 게이트 전극용 도전막을 형성한 후, 그 도전막을 에칭에 의해 원하는 형상으로 가공(패터닝)함으로써, 게이트 전극(101)을 형성한다.
이어서, 게이트 전극(101) 위에 게이트 절연막(102)을 형성한다. 게이트 절연막(102)은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 산화 규소막, 질화 규소막, 산화질화 규소막, 질화산화 규소막, 산화 알루미늄 또는 산화 탄탈을 단층으로 또는 적층시켜 형성할 수 있다. 게이트 절연막(102)은 수분이나 수소 등의 불순물을 가능한 한 포함하지 않는 것이 바람직하다. 배리어성이 높은 재료를 이용한 절연막과, 포함되는 질소의 비율이 낮은 산화 규소막, 산화질화 규소막 등의 절연막을 적층시킨 구조를 갖는 게이트 절연막(102)을 형성할 수도 있다. 이 경우, 산화 규소막, 산화질화 규소막 등의 절연막은 배리어성을 갖는 절연막과 산화물 반도체막의 사이에 형성한다. 배리어성이 높은 절연막으로서, 예를 들어 질화 규소막, 질화산화 규소막, 질화 알루미늄막, 또는 질화산화 알루미늄막 등을 들 수 있다. 배리어성을 갖는 절연막을 이용함으로써, 수분 또는 수소 등의 분위기 내 불순물, 혹은 기판 내에 포함되는 알칼리 금속, 중금속 등의 불순물이 산화물 반도체막 내, 게이트 절연막(102) 내, 혹은 산화물 반도체막과 다른 절연막의 계면과 그 근방에 들어가는 것을 방지할 수 있다. 또한, 산화물 반도체막에 접하도록 질소의 비율이 낮은 산화 규소막, 산화질화 규소막 등의 절연막을 형성함으로써, 배리어성이 높은 재료를 이용한 절연막이 직접 산화물 반도체막에 접하는 것을 방지할 수 있다.
본 실시형태에서는, 스퍼터법으로 형성된 막 두께 50㎚의 질화 규소막 위에 스퍼터법으로 형성된 막 두께 100㎚의 산화 규소막을 적층시킨 구조를 갖는 게이트 절연막(102)을 형성한다.
이어서, 게이트 절연막(102) 위에 산화물 반도체막을 형성한다. 산화물 반도체막은 산화물 반도체를 타겟으로 이용하여, 스퍼터법에 의해 성막한다. 또한, 산화물 반도체막은 희가스(예를 들어 아르곤) 분위기하, 산소 분위기하, 또는 희가스(예를 들어 아르곤) 및 산소 분위기하에서 스퍼터법에 의해 형성할 수 있다.
아울러, 산화물 반도체막을 스퍼터법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 수행하여, 게이트 절연막(102)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역스퍼터란, 타겟 측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판측에 RF 전원을 이용하여 전압을 인가해 기판에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 이용할 수도 있다. 또한, 아르곤 분위기에 산소, 수소, 아산화질소 등을 부가한 분위기로 수행할 수도 있다. 또한, 아르곤 분위기에 염소, 4불화탄소 등을 부가한 분위기로 수행할 수도 있다.
산화물 반도체막에는 상술한 산화물 반도체를 이용할 수 있다.
산화물 반도체막의 막 두께는 10㎚~300㎚, 바람직하게는 20㎚~100㎚로 한다. 본 실시형태에서는 산화물 반도체막으로서 In(인듐), Ga(갈륨) 및 Zn(아연)을 포함하는 산화물 반도체 타겟(몰수비가 In2O3:Ga2O3:ZnO=1:1:1, In2O3:Ga2O3:ZnO=1:1:2)을 이용한 스퍼터법에 의해 얻어지는 막 두께 30㎚의 In-Ga-Zn-O계 산화물 반도체를 이용한다. 본 실시형태에서는 DC 스퍼터법을 이용하며, 아르곤의 유량 30sccm으로 하고, 산소의 유량 15sccm으로 하고, 기판 온도는 실온으로 한다.
게이트 절연막(102) 및 산화물 반도체막을 대기에 접촉시키지 않고 연속적으로 형성할 수도 있다. 대기에 접촉시키지 않고 연속 성막함으로써, 계면이 물이나 하이드로 카본 등의 대기 성분이나 대기중에 부유하는 불순물 원소에 오염되는 일 없이 각 적층계면을 형성할 수 있으므로, 박막 트랜지스터 특성의 편차를 저감할 수 있다.
이어서, 도 1(A)에 나타낸 바와 같이, 산화물 반도체막을 에칭 등에 의해 원하는 형상으로 가공(패터닝)하여, 게이트 전극(101)과 중첩되는 위치에 있어서, 게이트 절연막(102) 위에 섬 형상의 산화물 반도체막(103)을 형성한다.
이어서, 불활성 가스 분위기(질소, 또는 헬륨, 네온, 아르곤 등)하에서 산화물 반도체막(103)에 가열 처리를 실시할 수도 있다. 산화물 반도체막(103)에 가열 처리를 실시함으로써, 수분, 수소가 탈리한 산화물 반도체막(104)이 형성된다. 구체적으로는, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 이용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기하에서, 500℃ 이상 750℃ 이하(혹은 유리 기판의 왜곡점 이하의 온도)로 1분 이상 10분 이하 정도, 바람직하게는 600℃, 3분 이상 6분 이하 정도의 RTA(Rapid Thermal Anneal) 처리로 수행할 수 있다. RTA법을 이용하면, 단시간에 탈수화 또는 탈수소화를 수행할 수 있기 때문에, 유리 기판의 왜곡점을 넘는 온도에서도 처리할 수 있다. 아울러, 상기 가열 처리는 섬 형상의 산화물 반도체막(103) 형성 후의 타이밍에 한정되지 않으며, 섬 형상의 산화물 반도체막(103) 형성 전의 산화물 반도체막에 대해서 수행할 수도 있다. 또한, 상기 가열 처리를 산화물 반도체막(104) 형성 후에 여러 차례 수행할 수도 있다. 섬 형상의 산화물 반도체막(104)은 상기 가열 처리에 의해 수분, 수소 등의 불순물이 탈리하여, i형(진성 반도체) 또는 i형에 한없이 가까워지므로, 상기 불순물에 의해 문턱값 전압이 시프트하는 등의 트랜지스터의 특성의 열화가 촉진되는 것을 방지하여, 오프 전류를 저감시킬 수 있다.
본 실시형태에서는, 질소 분위기하에서, 600℃, 기판 온도가 상기 설정 온도에 도달한 상태로 6분간, 가열 처리를 수행한다. 가열 처리는, 전기로를 이용한 가열 방법, 가열한 기체를 이용하는 GRTA(Gas Rapid Thermal Anneal)법 또는 램프 광을 이용하는 LRTA(Lamp Rapid Thermal Anneal)법 등의 순간 가열 방법 등을 이용할 수 있다. 예를 들어, 전기로를 이용하여 가열 처리를 수행하는 경우, 승온 특성을 0.1℃/min 이상 20℃/min 이하, 강온 특성을 0.1℃/min 이상 15℃/min 이하로 하는 것이 바람직하다.
아울러, 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 수분, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열처리장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
이어서, 도 1(C)에 나타낸 바와 같이, 섬 형상의 산화물 반도체막(104) 위에 소스 전극 드레인 전극용 도전막을 형성한다. 본 실시형태에서는, 산화물 반도체막(104)과의 접촉 저항이 낮은 티타늄, 텅스텐 또는 몰리브덴 등의 금속재료를 이용한 도전막(105a) 위에 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용한 도전막(105b)을 형성한다.
전기음성도가 낮은 금속으로서, 알루미늄, 마그네슘을 이용할 수도 있다. 상기 금속 중 어느 하나 또는 복수를 포함하는 혼합물, 금속 화합물 또는 합금을 도전막(105b)으로서 이용할 수 있다. 또한, 알루미늄 등의 내열성이 낮은 재료를 이용하는 경우, 알루미늄에, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐에서 선택된 원소, 또는 상기 원소를 하나 또는 복수 성분으로서 포함하는 합금, 또는 상기 원소를 성분으로서 포함하는 질화물 등의 내열성 도전성 재료를 조합함으로써, 도전막(105b)의 내열성을 높이도록 할 수도 있다.
도전막(105a)의 막 두께는 10㎚~200㎚, 바람직하게는 50㎚~150㎚로 하는 것이 바람직하다. 또한, 도전막(105b)의 막 두께는 100㎚~300㎚, 바람직하게는 150㎚~250㎚로 하는 것이 바람직하다. 본 실시형태에서는 도전막(105a)으로서, 스퍼터법으로 형성된 막 두께 100㎚의 티타늄막을 이용하고, 도전막(105b)으로서, 스퍼터법으로 형성된 막 두께 200㎚의 알루미늄막을 이용한다.
본 발명의 일 양태에서는, 도전막(105b)으로서 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용하고 있으므로, 산화물 반도체막(104) 내, 게이트 절연막(102) 내, 혹은 산화물 반도체막(104)과 다른 절연막의 계면과 그 근방에 존재하는 수분 또는 수소 등의 불순물이 도전막(105b)에 흡장 혹은 흡착된다. 그러므로, 수분, 수소 등의 불순물의 탈리에 의해, i형(진성 반도체) 또는 i형에 한없이 가까운 산화물 반도체막(104)을 얻을 수 있고, 상기 불순물에 의해 문턱값 전압이 시프트하는 등의 트랜지스터의 특성의 열화가 촉진되는 것을 방지하여, 오프 전류를 저감시킬 수 있다.
또한, 상기 구성에 부가하여, 도전막(105b)이 노출된 상태로, 감압 분위기하, 질소, 또는 희가스(아르곤, 헬륨 등)의 불활성 가스 분위기하에서 가열 처리를 수행하여, 도전막(105b)의 표면이나 내부에 흡착되어 있는 수분이나 산소 등을 제거하도록 할 수도 있다. 가열 처리의 온도 범위는 200℃ 내지 450℃로 한다. 상기 가열 처리를 수행함으로써, 산화물 반도체막(104) 내, 게이트 절연막(102) 내, 혹은 산화물 반도체막(104)과 다른 절연막의 계면과 그 근방에 존재하는 수분, 수소 등의 불순물이 도전막(105b)에 더욱 흡장 혹은 흡착되기 쉽게 할 수 있다.
이어서, 도 1(D)에 나타낸 바와 같이, 에칭 등에 의해 도전막(105a) 및 도전막(105b)을 원하는 형상으로 가공(패터닝)함으로써, 소스 전극(106), 드레인 전극(107)을 형성한다. 예를 들어, 도전막(105a)에 티타늄막, 도전막(105b)에 알루미늄막을 이용하는 경우, 인산을 포함하는 용액을 이용하여 도전막(105b)을 웨트 에칭한 후, 암모니아와 과산화수소수를 포함하는 용액(암모니아과수)을 이용하여, 도전막(105a)을 웨트 에칭할 수 있다. 구체적으로, 본 실시형태에서는, 인산을 포함하는 용액으로서, 와코순약공업 주식회사 제품의 혼산 알루미늄액(2.0중량%의 질산과, 9.8중량%의 초산과, 72.3중량%의 인산을 함유하는 수용액)을 이용한다. 또한, 암모니아과수는 구체적으로는 31중량%의 과산화수소수와 28중량%의 암모니아수와 물을 체적비 5:2:2로 혼합한 수용액을 이용한다. 혹은, 염소(Cl2), 염화붕소(BCl3) 등을 포함하는 가스를 이용하여, 도전막(105a)과 도전막(105b)을 드라이 에칭할 수도 있다.
상기 패터닝에 의해 소스 전극(106)과 드레인 전극(107)을 형성할 시에, 섬 형상의 산화물 반도체막(104)의 노출된 부분이 일부 에칭됨으로써 홈부(오목부)가 형성되는 경우도 있다. 본 실시형태에서는, 상기 에칭에 의해 홈부(오목부)를 갖는 섬 형상의 산화물 반도체막(108)이 형성되는 경우를 예시한다. 소스 전극(106), 드레인 전극(107)의 일부로서 이용되고 있는 도전막(105a)은 산화물 반도체막(108)과 접하고 있다. 그리고 또한 도전막(105a)에는 상술한 바와 같이 산화물 반도체막(108)과의 접촉 저항이 낮은 금속재료가 이용되고 있으므로, 소스 전극(106), 드레인 전극(107)과 산화물 반도체막(108)의 사이에서의 접촉 저항이 저감된다. 그러므로, TFT의 온 전류 및 전계 효과 이동도를 높일 수 있다.
또한, 도 1(E)에 나타낸 바와 같이, 소스 전극(106), 드레인 전극(107)을 형성한 후에는, 소스 전극(106), 드레인 전극(107) 및 산화물 반도체막(108)을 덮도록 절연막(109)을 형성한다. 절연막(109)은 수분이나 수소 등의 불순물을 가능한 한 포함하지 않는 것이 바람직하며, 단층의 절연막일 수도 있고, 적층된 복수의 절연막으로 구성되어 있을 수도 있다. 상기 절연막(109)에는 배리어성이 높은 재료를 이용하는 것이 바람직하다. 예를 들어, 배리어성이 높은 절연막으로서, 질화 규소막, 질화산화 규소막, 질화 알루미늄막, 또는 질화산화 알루미늄막 등을 이용할 수 있다. 복수의 적층된 절연막을 이용하는 경우, 상기 배리어성이 높은 절연막보다, 질소의 비율이 낮은 산화 규소막, 산화질화 규소막 등의 절연막을 산화물 반도체막(108)에 가까운 측에 형성한다. 그리고 질소의 비율이 낮은 절연막을 사이에 두고 소스 전극(106), 드레인 전극(107) 및 산화물 반도체막(108)과 중첩되도록 배리어성을 갖는 절연막을 형성한다. 배리어성을 갖는 절연막을 이용함으로써, 소스 전극(106), 드레인 전극(107)의 표면이나 내부에 수분이나 산소가 흡착하는 것을 방지할 수 있다. 또한, 산화물 반도체막(108) 내, 게이트 절연막(102) 내, 혹은 산화물 반도체막(108)과 다른 절연막의 계면과 그 근방에 수분 또는 수소 등의 불순물이 들어가는 것을 방지할 수 있다. 또한, 산화물 반도체막(108)에 접하도록 질소의 비율이 낮은 산화 규소막, 산화질화 규소막 등의 절연막을 형성함으로써, 배리어성이 높은 재료를 이용한 절연막이 직접 산화물 반도체막(108)에 접하는 것을 방지할 수 있다.
본 실시형태에서는, 스퍼터법으로 형성된 막 두께 200㎚의 산화 규소막 위에 스퍼터법으로 형성된 막 두께 100㎚의 질화 규소막을 적층시킨 구조를 갖는 절연막(109)을 형성한다. 성막 시의 기판 온도는 실온 이상 300℃ 이하일 수 있으며, 본 실시형태에서는 100℃로 한다.
소스 전극(106) 또는 드레인 전극(107)의 사이에 마련된 산화물 반도체막(108)의 노출 영역과, 절연막(109)을 구성하는 산화 규소가 접하여 마련됨으로써, 산화물 반도체막(108)의 절연막(109)과 접하는 영역에 산소가 공여되어 고저항화(캐리어 농도가 낮아지는, 바람직하게는 1×1018/㎤ 미만)되어, 고저항화된 채널 형성 영역을 갖는 산화물 반도체막(108)을 형성할 수 있다.
아울러, 절연막(109)을 형성한 후에, 가열 처리를 실시할 수도 있다. 가열 처리는 대기 분위기하, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 이용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기하에서, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하로 수행한다. 본 실시형태에서는, 예를 들어, 질소 분위기하에서 250℃, 1시간의 가열 처리를 수행한다. 또는, 도전막(105a) 및 도전막(105b)을 형성하기 전에, 산화물 반도체막에 대해 수행한 앞선 가열 처리와 마찬가지로, 고온 단시간의 RTA 처리를 수행할 수도 있다. 그 가열 처리를 수행하면, 산화물 반도체막(108)이 절연막(109)을 구성하는 산화 규소와 접한 상태로 가열되게 되어, 더욱 산화물 반도체막(108)을 고저항화시켜 트랜지스터의 전기 특성의 향상 및 전기 특성의 편차를 경감할 수 있다. 이 가열 처리를 수행하는 타이밍은 절연막(109)의 형성 후라면 특별히 한정되지 않으며, 다른 공정, 예를 들어 수지막 형성 시의 가열 처리나, 투명 도전막을 저저항화시키기 위한 가열 처리와 겸함으로써, 공정수를 늘리지 않고 수행할 수 있다.
도 2에, 도 1(E)에 나타내는 반도체 장치의 상면도를 나타낸다. 도 1(E)는 도 2의 파선 A1-A2에 있어서의 단면도에 상당한다.
트랜지스터(110)는 게이트 전극(101)과, 게이트 전극(101) 상의 게이트 절연막(102)과, 게이트 절연막(102) 상의 산화물 반도체막(108)과, 산화물 반도체막(108) 상의 소스 전극(106) 및 드레인 전극(107)과, 소스 전극(106), 드레인 전극(107) 및 산화물 반도체막(108) 상의 절연막(109)을 갖는다.
이어서, 절연막(109) 위에 도전막을 형성한 후, 그 도전막을 패터닝함으로써, 도 3(A)에 나타낸 바와 같이, 산화물 반도체막(108)과 중첩되는 위치에 백게이트 전극(111)을 형성할 수도 있다. 백게이트 전극(111)은 게이트 전극(101), 혹은 소스 전극(106) 및 드레인 전극(107)과 동일한 재료, 구조를 이용하여 형성하는 것이 가능하다.
백게이트 전극(111)의 막 두께는 10㎚~400㎚, 바람직하게는 100㎚~200㎚로 한다. 본 실시형태에서는, 티타늄막, 알루미늄막, 티타늄막이 적층된 구조를 갖는 도전막을 형성한다. 그리고 포토리소그래피법에 의해 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여, 그 도전막을 원하는 형상으로 가공(패터닝)함으로써, 백게이트 전극(111)을 형성한다.
이어서, 도 3(B)에 나타낸 바와 같이, 백게이트 전극(111)을 덮도록 절연막(112)을 형성한다. 절연막(112)은 분위기 내의 수분, 수소 등이 트랜지스터(110)의 특성에 영향을 주는 것을 방지할 수 있는 배리어성이 높은 재료를 이용하는 것이 바람직하다. 예를 들어, 배리어성이 높은 절연막으로서, 질화 규소막, 질화산화 규소막, 질화 알루미늄막, 또는 질화산화 알루미늄막 등을 플라즈마 CVD법 또는 스퍼터링법 등에 의해 단층으로 또는 적층시켜 형성할 수 있다. 배리어성의 효과를 얻으려면 , 절연막(112)은 예를 들어 두께 15㎚~400㎚의 막 두께로 형성하는 것이 바람직하다.
본 실시형태에서는, 플라즈마 CVD법에 의해 300㎚의 절연막을 형성한다. 성막 조건은 실란가스의 유량 4sccm으로 하고, 일산화이질소(N2O)의 유량 800sccm으로 하고, 기판 온도 400℃로 한다.
도 3(C)에, 도 3(B)에 나타내는 반도체 장치의 상면도를 나타낸다. 도 3(B)는 도 3(C)의 파선 A1-A2에 있어서의 단면도에 상당한다.
아울러, 도 3(B)에서는, 백게이트 전극(111)이 산화물 반도체막(108) 전체를 덮고 있는 경우를 예시하고 있으나, 본 발명은 이 구성에 한정되지 않는다. 백게이트 전극(111)은 산화물 반도체막(108)이 갖는 채널 형성 영역의 일부와 최소한 중첩되어 있으면 된다.
백게이트 전극(111)은 전기적으로 절연되어 있는 플로팅 상태일 수도 있고, 전위가 인가되는 상태일 수도 있다. 후자인 경우, 백게이트 전극(111)에는 게이트 전극(101)과 동일한 높이의 전위가 인가되어 있을 수도 있고, 그라운드 등의 고정 전위가 인가되어 있을 수도 있다. 백게이트 전극(111)에 인가하는 전위의 높이를 제어함으로써, 트랜지스터(110)의 문턱값 전압을 제어할 수 있다.
본 실시형태와 같이 산화물 반도체막 내에 포함되는 수소, 물 등의 불순물을 가능한 한 제거하여, 산화물 반도체막을 고순도화하는 것이 트랜지스터의 특성에 어떻게 영향을 주는지에 대해서 이하에 설명한다.
도 27은, 산화물 반도체를 이용한 역스태거형 박막 트랜지스터의 종단면도를 나타낸다. 게이트 전극(GE) 위에 게이트 절연막(GI)을 사이에 두고 산화물 반도체막(OS)이 마련되고, 그 위에 소스 전극(S) 및 드레인 전극(D)이 마련되어 있다.
도 28(A) 및 도 28(B)는, 도 27에 나타내는 A-A' 단면에 있어서의 에너지 밴드도(모식도)를 나타낸다. 도 28(A)는 소스 전극과 드레인 전극의 사이의 전압을 등전위(VD=0V)로 한 경우를 나타내고, 도 28(B)는 소스 전극에 대해 드레인 전극에 양의 전위(VD>0)를 인가한 경우를 나타낸다.
도 29(A) 및 도 29(B)는, 도 27에 있어서의 B-B'의 단면에 있어서의 에너지 밴드도(모식도)이다. 도 29(A)는 게이트(GE)에 양의 전위(+VG)가 인가된 상태이며, 소스 전극과 드레인 전극간에 캐리어(전자)가 흐르는 온 상태를 나타내고 있다. 또한, 도 29(B)는, 게이트(G1)에 음의 전위(-VG)가 인가된 상태이며, 오프 상태(소수 캐리어는 흐르지 않는)인 경우를 나타낸다.
도 30은, 진공 준위와 금속의 일함수(φM), 산화물 반도체의 전자 친화력(χ)의 관계를 나타낸다.
금속은 축퇴되어 있으므로, 전도대와 페르미 준위는 일치한다. 한편, 종래의 산화물 반도체는 일반적으로 n형이며, 그 경우의 페르미 준위(Ef)는 밴드 갭 중앙에 위치하는 진성 페르미 준위(Ei)로부터 멀어져 전도대(Ec) 가까이에 위치하고 있다. 또한, 산화물 반도체에 있어서 수소는 도너이며, 산화물 반도체가 n형화하는 하나의 요인인 것이 알려져 있다.
이에 반해, 본 발명에 따른 산화물 반도체는 전기음성도가 수소보다 낮은 금속을 소스 전극 또는 드레인 전극용 도전막에 이용함으로써, n형 불순물인 수소를 산화물 반도체로부터 제거하여 산화물 반도체의 주성분 이외의 불순물이 가능한 한 포함되지 않도록 고순도화함으로써, 산화물 반도체를 진성(i형) 또는 진성형으로 하려고 한 것이다. 즉, 불순물을 첨가하여 산화물 반도체를 i형화하는 것이 아니라, 수소나 물 등의 불순물을 가능한 한 제거하여 고순도화함으로써, i형(진성 반도체) 또는 i형(진성 반도체)에 한없이 가까운 산화물 반도체를 얻는 것을 특징으로 하고 있다. 상기 구성에 의해, 화살표로 나타내는 바와 같이, 페르미 준위(Ef)는 진성 페르미 준위(Ei)와 동일한 레벨에 한없이 가까워질 수 있다.
산화물 반도체의 밴드 갭(Eg)이 3.15eV인 경우, 전자 친화력(χ)은 4.3eV라고 알려져 있다. 소스 전극 및 드레인 전극을 구성하는 티타늄(Ti)의 일함수는 산화물 반도체의 전자 친화력(χ)과 거의 동일하다. 이 경우, 금속-산화물 반도체 계면에 있어서, 전자에 대해 쇼트키형의 장벽은 형성되지 않는다.
즉, 금속의 일함수(φM)와 산화물 반도체의 전자 친화력(χ)이 동일한 경우, 양자가 접촉하면 도 28(A)에서 나타낸 바와 같은 에너지 밴드도(모식도)가 나타난다.
도 28(B)에서 검은 점(●)은 전자를 나타내고, 드레인 전극에 양의 전위가 인가되면, 전자는 배리어(h)를 넘어 산화물 반도체에 주입되고, 드레인 전극을 향해 흐른다. 이 경우, 배리어(h)의 높이는 게이트 전압과 드레인 전압에 의존해 변화하지만, 양의 드레인 전압이 인가된 경우에는, 전압 인가가 없는 도 28(A)의 배리어의 높이, 즉 밴드 갭(Eg)의 1/2보다 배리어의 높이(h)는 작은 값이 된다.
이때 전자는 도 29(A)에서 나타낸 바와 같이 게이트 절연막과 고순도화된 산화물 반도체와의 계면에 있어서의, 산화물 반도체 측의 에너지적으로 안정된 최저부를 이동한다.
또한, 도 29(B)에 있어서, 게이트 전극(G1)에 음의 전위(역바이어스)가 인가되면, 소수 캐리어인 홀은 실질적으로 제로이기 때문에, 전류는 한없이 제로에 가까운 값이 된다.
예를 들어, 박막 트랜지스터의 채널 폭(W)이 1×104㎛이고 채널 길이가 3㎛인 소자여도, 오프 전류가 10-13A 이하이며, 서브스레숄드 스윙 값(subthreshold swing)(S값)이 0.1V/dec.(게이트 절연막 두께 100㎚)가 얻어진다.
이와 같이, 산화물 반도체의 주성분 이외의 물, 수소 등의 불순물이 가능한 한 포함되지 않도록 산화물 반도체막을 고순도화함으로써 박막 트랜지스터의 동작을 양호한 것으로 할 수 있다.
(실시형태 2)
채널 에치 구조의 보텀 게이트형 박막 트랜지스터를 예로 들어, 반도체 장치의 제작 방법에 대해서 도 4(A) 내지 도 4(D)를 이용하여 설명한다.
우선, 실시형태 1에 있어서 나타낸 제작 방법에 따라, 도 4(A)에 나타낸 바와 같이, 섬 형상의 산화물 반도체막(104) 위에, 산화물 반도체막(104)과의 접촉 저항이 낮은 티타늄, 텅스텐 또는 몰리브덴 등의 금속재료를 이용한 도전막(105a) 위에, 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용한 도전막(105b)을 형성한다. 도전막(105a)과 도전막(105b)에 이용되는 재료의 종류, 구조, 그 막 두께의 범위에 대해서는, 실시형태 1에 이미 기재되어 있으므로 여기서는 설명을 생략한다. 본 실시형태에서는, 도전막(105a)으로서, 스퍼터법으로 형성된 막 두께 100㎚의 티타늄막을 이용하고, 도전막(105b)으로서, 스퍼터법으로 형성된 막 두께 200㎚의 알루미늄막을 이용한다.
도전막(105a)과 도전막(105b)을 형성한 후, 도전막(105b)이 노출된 상태로, 감압 분위기하, 질소, 또는 희가스(아르곤, 헬륨 등)의 불활성 가스 분위기하에서 가열 처리를 수행할 수도 있다. 가열 처리의 온도 범위는 실시형태 1과 마찬가지로 200℃ 내지 450℃로 한다.
이어서, 도 4(B)에 나타낸 바와 같이, 도전막(105b)을 에칭 등에 의해 제거한다. 상기 에칭에는, 도전막(105a)이 에칭되는 것을 방지하기 위해, 웨트 에칭을 이용하는 것이 바람직하다. 구체적으로 본 실시형태에서는, 도전막(105b)에 알루미늄막을 이용하고 있으므로, 인산을 포함하는 용액, 예를 들어 와코순약공업 주식회사 제품의 혼산 알루미늄액(2.0중량%의 질산과, 9.8중량%의 초산과, 72.3중량%의 인산을 함유하는 수용액)을 이용한 웨트 에칭에 의해 도전막(105b)을 제거한다. 아울러, 드라이 에칭을 이용하여 도전막(105b)을 제거하는 경우, 염소(Cl2), 염화붕소(BCl3) 등을 포함하는 가스를 이용할 수도 있다. 단, 드라이 에칭의 경우, 티타늄막인 도전막(105a)과, 알루미늄막인 도전막(105b)의 선택비에 차이가 나지 않기 때문에, 에칭 시에 도전막(105a)이 잔존하도록 드라이 에칭의 시간을 제어할 수 있다.
도전막(105b)에는 산화물 반도체막(104) 내, 게이트 절연막(102) 내, 혹은 산화물 반도체막(104)과 다른 절연막의 계면과 그 근방에 존재하는 수분 또는 수소 등의 불순물이 흡장 혹은 흡착되어 있다. 따라서, 도전막(105b)을 제거함으로써, 도전막(105b)에 흡장 혹은 흡착되어 있는 수분 또는 수소 등의 불순물도 함께 제거할 수 있다.
이어서, 도 4(C)에 나타낸 바와 같이, 도전막(105a) 위에 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용한 도전막(105c)을 새롭게 형성한다. 도전막(105c)에 이용되는 재료의 종류와 그 막 두께의 범위는 도전막(105b)과 동일하게 한다. 본 실시형태에서는, 도전막(105c)과 스퍼터법으로 형성된 막 두께 200㎚의 알루미늄막을 이용한다.
본 발명의 일 양태에서는, 도전막(105b)을 제거한 후에, 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용하여 도전막(105c)을 새롭게 형성하고 있다. 도전막(105c)은 이미 불순물이 흡장 혹은 흡착해 있는 도전막(105b)보다 수분 또는 수소 등의 불순물을 흡장 혹은 흡착하기 쉽다. 따라서, 산화물 반도체막(104) 내, 게이트 절연막(102) 내, 혹은 산화물 반도체막(104)과 다른 절연막의 계면과 그 근방에 존재하는 상기 불순물을 실시형태 1의 경우보다 저감시킬 수 있다. 그러므로, 수분, 수소 등의 불순물의 탈리에 의해, i형(진성 반도체) 또는 i형에 한없이 가까운 산화물 반도체막(104)을 얻을 수 있으며, 상기 불순물에 의해 문턱값 전압이 시프트하는 등의 트랜지스터의 특성의 열화가 촉진되는 것을 방지하여, 오프 전류를 저감시킬 수 있다.
도전막(105c)을 형성한 후, 도전막(105c)이 노출된 상태에서, 감압 분위기하, 질소, 또는 희가스(아르곤, 헬륨 등)의 불활성 가스 분위하에서, 재차 가열 처리를 수행할 수도 있다. 가열 처리의 온도 범위는 실시형태 1과 마찬가지로 200℃ 내지 450℃로 한다. 상기 가열 처리를 수행함으로써, 산화물 반도체막(104) 내, 게이트 절연막(102) 내, 혹은 산화물 반도체막(104)과 다른 절연막의 계면과 그 근방에 존재하는 수분 또는 수소 등의 불순물이 도전막(105c)에 의해 흡장 혹은 흡착되기 쉽게 할 수 있다.
이어서, 도 4(D)에 나타낸 바와 같이, 에칭 등에 의해 도전막(105a) 및 도전막(105c)을 원하는 형상으로 가공(패터닝)함으로써, 소스 전극(126), 드레인 전극(127)을 형성한다. 예를 들어, 도전막(105a)에 티타늄막, 도전막(105c)에 알루미늄막을 이용하는 경우, 인산을 포함하는 용액을 이용하여 도전막(105c)을 웨트 에칭한 후, 암모니아와 과산화수소수를 포함하는 용액(암모니아과수)을 이용하여, 도전막(105a)을 웨트 에칭할 수 있다. 구체적으로, 본 실시형태에서는, 인산을 포함하는 용액으로서, 와코순약공업 주식회사 제품의 혼산 알루미늄액(2.0중량%의 질산과, 9.8중량%의 초산과, 72.3중량%의 인산을 함유하는 수용액)을 이용한다. 또한, 암모니아과수는 구체적으로는 31중량%의 과산화수소수와 28중량%의 암모니아수와 물을 체적비 5:2:2로 혼합한 수용액을 이용한다. 혹은, 염소(Cl2), 염화붕소(BCl3) 등을 포함하는 가스를 이용하여, 도전막(105a)과 도전막(105c)을 드라이 에칭할 수도 있다.
상기 패터닝에 의해 소스 전극(126)과 드레인 전극(127)을 형성할 시에, 섬 형상의 산화물 반도체막(104)의 노출된 부분이 일부 에칭됨으로써 홈부(오목부)가 형성되는 경우도 있다. 본 실시형태에서는, 상기 에칭에 의해 홈부(오목부)를 갖는 섬 형상의 산화물 반도체막(128)이 형성되는 경우를 예시한다. 소스 전극(126), 드레인 전극(127)의 일부로서 이용되고 있는 도전막(105a)은 산화물 반도체막(128)과 접하고 있다. 그리고 또한 도전막(105a)에는 상술한 바와 같이 산화물 반도체막(128)과의 접촉 저항이 낮은 금속재료가 이용되고 있으므로, 소스 전극(126), 드레인 전극(127)과, 산화물 반도체막(128)과의 사이에서의 접촉 저항이 저감된다. 그러므로, TFT의 온 전류 및 전계 효과 이동도를 높일 수 있다.
그리고 소스 전극(126), 드레인 전극(127)을 형성한 후에는, 소스 전극(126), 드레인 전극(127) 및 산화물 반도체막(128)을 덮도록 절연막(129)을 형성한다. 절연막(129)에 이용되는 재료의 종류, 구조, 그 막 두께의 범위에 대해서는, 실시형태 1에 기재된 절연막(109)과 동일한 것으로 한다. 본 실시형태에서는, 스퍼터법으로 형성된 막 두께 200㎚의 산화 규소막 위에 스퍼터법으로 형성된 막 두께 100㎚의 질화 규소막을 적층시킨 구조를 갖는 절연막(129)을 형성한다. 성막 시의 기판 온도는 실온 이상 300℃ 이하일 수 있으며, 본 실시형태에서는 100℃로 한다.
소스 전극(126) 또는 드레인 전극(127)의 사이에 마련된 산화물 반도체막(128)의 노출 영역과, 절연막(129)을 구성하는 산화 규소가 접하여 마련됨으로써, 절연막(129)과 접하는 산화물 반도체막(128)의 영역이 고저항화(캐리어 농도가 낮아지는, 바람직하게는 1×1018/㎤ 미만)되어, 고저항화된 채널 형성 영역을 갖는 산화물 반도체막(128)을 형성할 수 있다.
절연막(129)을 형성한 후에 가열 처리를 실시할 수도 있다. 상기 가열 처리의 조건에 대해서는, 실시형태 1에 있어서 절연막(109)을 형성한 후에 수행되는 가열 처리의 조건을 참조하면 된다.
상기 제작 방법에 따라 형성된 박막 트랜지스터(120)는 게이트 전극(101)과, 게이트 전극(101) 상의 게이트 절연막(102)과, 게이트 절연막(102) 상의 산화물 반도체막(128)과, 산화물 반도체막(128) 상의 소스 전극(126) 및 드레인 전극(127)과, 소스 전극(126), 드레인 전극(127) 및 산화물 반도체막(128) 상의 절연막(129)을 갖는다.
이어서, 절연막(129) 위에 도전막을 형성한 후, 그 도전막을 패터닝함으로써, 산화물 반도체막(128)과 중첩되는 위치에 백게이트 전극을 형성할 수도 있다. 백게이트 전극에 이용되는 재료의 종류, 구조, 그 막 두께의 범위에 대해서는, 실시형태 1에 기재된 백게이트 전극(111)과 동일하므로, 여기서는 설명을 생략한다.
백게이트 전극을 형성한 경우, 백게이트 전극을 덮도록 절연막을 형성한다. 백게이트 전극을 덮는 절연막에 이용되는 재료의 종류, 구조, 그 막 두께의 범위에 대해서는, 실시형태 1에 기재된 절연막(112)과 동일하므로, 여기서는 설명을 생략한다.
본 실시형태는 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 3)
채널 에치 구조의 보텀 게이트형 박막 트랜지스터를 예로 들어, 반도체 장치의 제작 방법에 대해서 도 5(A) 내지 도 5(D)를 이용하여 설명한다.
우선, 실시형태 1에 있어서 나타낸 제작 방법에 따라, 도 5(A)에 나타낸 바와 같이, 섬 형상의 산화물 반도체막(104) 위에 산화물 반도체막(104)과의 접촉 저항이 낮은 티타늄, 텅스텐 또는 몰리브덴 등의 금속재료를 이용한 도전막(105a) 위에, 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용한 도전막(105b)을 형성한다. 도전막(105a)과 도전막(105b)에 이용되는 재료의 종류, 구조, 그 막 두께의 범위에 대해서는 실시형태 1에 이미 기재하고 있으므로, 여기서는 설명을 생략한다. 본 실시형태에서는, 도전막(105a)으로서, 스퍼터법으로 형성된 막 두께 100㎚의 티타늄막을 이용하고, 도전막(105b)으로서, 스퍼터법으로 형성된 막 두께 200㎚의 알루미늄막을 이용한다.
도전막(105a)과 도전막(105b)을 형성한 후, 도전막(105b)이 노출된 상태로, 감압 분위기하, 질소, 또는 희가스(아르곤, 헬륨 등)의 불활성 가스 분위기하에서 가열 처리를 수행할 수도 있다. 가열 처리의 온도 범위는 실시형태 1과 마찬가지로 200℃ 내지 450℃로 한다.
이어서, 도 5(B)에 나타낸 바와 같이, 도전막(105b)을 에칭 등에 의해 제거한다. 상기 에칭으로는, 도전막(105a)이 에칭되는 것을 방지하기 위해서, 웨트 에칭을 이용하는 것이 바람직하다. 구체적으로 본 실시형태에서는, 도전막(105b)에 알루미늄막을 이용하고 있으므로, 인산을 포함하는 용액, 예를 들어 와코순약공업 주식회사 제품의 혼산 알루미늄액(2.0중량%의 질산과, 9.8중량%의 초산과, 72.3중량%의 인산을 함유하는 수용액)을 이용한 웨트 에칭에 의해 도전막(105b)을 제거한다. 또한, 드라이 에칭을 이용하여 도전막(105b)을 제거하는 경우, 염소(Cl2), 염화붕소(BCl3) 등을 포함하는 가스를 이용할 수 있다. 단, 드라이 에칭의 경우, 티타늄막인 도전막(105a)과, 알루미늄막인 도전막(105b)의 선택비에 차이가 나지 않기 때문에, 에칭 시에 도전막(105a)이 잔존하도록 드라이 에칭의 시간을 제어할 수 있다.
도전막(105b)에는 산화물 반도체막(104) 내, 게이트 절연막(102) 내, 혹은 산화물 반도체막(104)과 다른 절연막의 계면과 그 근방에 존재하는 수분, 또는 수소 등의 불순물이 흡장 혹은 흡착되어 있다. 따라서, 도전막(105b)을 제거함으로써, 도전막(105b)에 흡장 혹은 흡착되어 있는 수분 또는 수소 등의 불순물도 함께 제거할 수 있다.
이어서, 도 5(C)에 나타낸 바와 같이, 도전막(105a) 위에, 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용한 도전막(105c)과, 도전막(105c)의 산화를 방지할 수 있는 티타늄, 텅스텐 또는 몰리브덴 등의 금속재료를 이용한 도전막(105d)을 새롭게 형성한다. 도전막(105c)에 이용되는 재료의 종류와 그 막 두께의 범위는 도전막(105b)과 동일하게 한다. 또한, 도전막(105d)의 막 두께는 10㎚~200㎚, 바람직하게는 50㎚~150㎚로 하는 것이 바람직하다. 본 실시형태에서는, 도전막(105c)으로서, 스퍼터법으로 형성된 막 두께 200㎚의 알루미늄막을 이용하고, 도전막(105d)으로서 스퍼터법으로 형성된 막 두께 100㎚의 티타늄막을 이용한다.
본 발명의 일 양태에서는, 도전막(105b)을 제거한 후에, 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용하여, 도전막(105c)을 새롭게 형성한다. 도전막(105c)은 이미 불순물이 흡장 혹은 흡착해 있는 도전막(105b)보다 수분 또는 수소 등의 불순물을 흡장 혹은 흡착하기 쉽다. 따라서, 산화물 반도체막(104) 내, 게이트 절연막(102) 내, 혹은 산화물 반도체막(104)과 다른 절연막의 계면과 그 근방에 존재하는 상기 불순물을 실시형태 1의 경우보다 저감시킬 수 있다. 그러므로, 수분, 수소 등의 불순물의 탈리에 의해, i형(진성 반도체) 또는 i형에 한없이 가까운 산화물 반도체막(104)을 얻을 수 있고, 상기 불순물에 의해 문턱값 전압이 시프트하는 등의 트랜지스터의 특성의 열화가 촉진되는 것을 방지하여, 오프 전류를 저감시킬 수 있다.
도전막(105d)을 형성한 후, 도전막(105d)이 노출된 상태로, 감압 분위기하, 질소, 또는 희가스(아르곤, 헬륨 등)의 불활성 가스 분위기하에서, 재차 가열 처리를 수행할 수도 있다. 가열 처리의 온도 범위는 실시형태 1과 마찬가지로 200℃ 내지 450℃로 한다. 상기 가열 처리를 수행함으로써, 산화물 반도체막(104) 내, 게이트 절연막(102) 내, 혹은 산화물 반도체막(104)과 다른 절연막의 계면과 그 근방에 존재하는 수분 또는 수소 등의 불순물이 도전막(105c)에 의해 흡장 혹은 흡착되기 쉽게 할 수 있다.
이어서, 도 5(D)에 나타낸 바와 같이, 에칭 등에 의해 도전막(105a), 도전막(105c) 및 도전막(105d)을 원하는 형상으로 가공(패터닝)함으로써, 소스 전극(136), 드레인 전극(137)을 형성한다. 예를 들어, 도전막(105a)에 티타늄막, 도전막(105c)에 알루미늄막, 도전막(105d)에 티타늄막을 이용하는 경우, 암모니아와 과산화수소수를 포함하는 용액(암모니아과수)을 이용하여, 도전막(105d)을 웨트 에칭 한 후, 인산을 포함하는 용액을 이용하여 도전막(105c)을 웨트 에칭하고, 계속해서, 암모니아와 과산화수소수를 포함하는 용액(암모니아과수)을 이용하여, 도전막(105a)을 웨트 에칭할 수 있다. 구체적으로, 본 실시형태에서는, 인산을 포함하는 용액으로서, 와코순약공업 주식회사 제품의 혼산 알루미늄액(2.0중량%의 질산과, 9.8중량%의 초산과, 72.3중량%의 인산을 함유하는 수용액)을 이용한다. 또한, 암모니아과수는 구체적으로는 31중량%의 과산화 수소수와 28중량%의 암모니아수와 물을 체적비 5:2:2로 혼합한 수용액을 이용한다. 혹은, 염소(Cl2), 염화붕소(BCl3) 등을 포함하는 가스를 이용하여, 도전막(105a), 도전막(105c) 및 도전막(105d)을 드라이 에칭할 수도 있다.
상기 패터닝에 의해 소스 전극(136)과 드레인 전극(137)을 형성할 시에, 섬 형상의 산화물 반도체막(104)의 노출된 부분이 일부 에칭됨으로써 홈부(오목부)가 형성되는 경우도 있다. 본 실시형태에서는, 상기 에칭에 의해 홈부(오목부)를 갖는 섬 형상의 산화물 반도체막(138)이 형성되는 경우를 예시한다. 소스 전극(136), 드레인 전극(137)의 일부로서 이용되고 있는 도전막(105a)은 산화물 반도체막(138)과 접하고 있다. 그리고 또한 도전막(105a)에는 상술한 바와 같이 산화물 반도체막과의 접촉 저항이 낮은 금속재료가 이용되고 있으므로, 소스 전극(136), 드레인 전극(137)과 산화물 반도체막(138)과의 사이에서의 접촉 저항이 저감된다. 그러므로, TFT의 온 전류 및 전계 효과 이동도를 높일 수 있다.
그리고 소스 전극(136), 드레인 전극(137)을 형성한 후에는, 소스 전극(136), 드레인 전극(137) 및 산화물 반도체막(138)을 덮도록 절연막(139)을 형성한다. 절연막(139)에 이용되는 재료의 종류, 구조, 그 막 두께의 범위에 대해서는, 실시형태 1에 기재된 절연막(109)과 동일한 것으로 한다. 본 실시형태에서는, 스퍼터법으로 형성된 막 두께 200㎚의 산화 규소막 위에, 스퍼터법으로 형성된 막 두께 100㎚의 질화 규소막을 적층시킨 구조를 갖는 절연막(139)을 형성한다. 성막 시의 기판 온도는 실온 이상 300℃ 이하일 수 있고, 본 실시형태에서는 100℃로 한다.
소스 전극(136) 또는 드레인 전극(137)의 사이에 마련된 산화물 반도체막(138)의 노출 영역과, 절연막(139)을 구성하는 산화 규소가 접하여 마련되어 있으므로, 절연막(139)과 접하는 산화물 반도체막(138)의 영역에 산소가 공여되어, 고저항화(캐리어 농도가 낮아지는, 바람직하게는 1×1018/㎤ 미만)되어, 고저항화된 채널 형성 영역을 갖는 산화물 반도체막(138)을 형성할 수 있다.
절연막(139)를 형성한 후에, 가열 처리를 수행할 수도 있다. 상기 가열 처리의 조건에 대해서는, 실시형태 1에 있어서 절연막(109)을 형성한 후에 수행되는 가열 처리의 조건을 참조하면 된다.
상기 제작 방법에 따라 형성된 박막 트랜지스터(130)는, 게이트 전극(101)과, 게이트 전극(101) 상의 게이트 절연막(102)과, 게이트 절연막(102) 상의 산화물 반도체막(138)과, 산화물 반도체막(138) 상의 소스 전극(136) 및 드레인 전극(137)과, 소스 전극(136), 드레인 전극(137) 및 산화물 반도체막(138) 상의 절연막(139)을 갖는다.
이어서, 절연막(139) 위에 도전막을 형성한 후, 그 도전막을 패터닝함으로써, 산화물 반도체막(138)과 중첩되는 위치에 백게이트 전극을 형성할 수도 있다. 백게이트 전극에 이용되는 재료의 종류, 구조, 그 막 두께의 범위에 대해서는, 실시형태 1에 기재된 백게이트 전극(111)과 동일하므로, 여기서는 설명을 생략한다.
백게이트 전극을 형성한 경우, 백게이트 전극을 덮도록 절연막을 형성한다. 백게이트 전극을 덮는 절연막에 이용되는 재료의 종류, 구조, 그 막 두께의 범위에 대해서는, 실시형태 1에 기재된 절연막(112)과 동일하므로, 여기서는 설명을 생략한다.
본 실시형태는 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 4)
채널 에치 구조의 보텀 게이트형 박막 트랜지스터를 예로 들어, 반도체 장치의 제작 방법에 대해서 도 6(A) 내지 도 6(D)를 이용하여 설명한다.
우선, 실시형태 1에 있어서 나타낸 제작 방법에 따라, 도 6(A)에 나타낸 바와 같이, 섬 형상의 산화물 반도체막(104) 위에, 산화물 반도체막(104)과의 접촉 저항이 낮은 티타늄, 텅스텐 또는 몰리브덴 등의 금속재료를 이용한 도전막(105a) 위에, 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용한 도전막(105b)을 형성한다. 도전막(105a)과 도전막(105b)에 이용되는 재료의 종류, 구조, 그 막 두께의 범위에 대해서는, 실시형태 1에 이미 기재하고 있으므로, 여기서는 설명을 생략한다. 본 실시형태에서는, 도전막(105a)으로서, 스퍼터법으로 형성된 막 두께 100㎚의 티타늄막을 이용하고, 도전막(105b)으로서, 스퍼터법으로 형성된 막 두께 200㎚의 알루미늄막을 이용한다.
도전막(105a)과 도전막(105b)을 형성한 후, 도전막(105b)이 노출된 상태로, 감압 분위기하, 질소 또는 희가스(아르곤, 헬륨 등)의 불활성 가스 분위기하에서 가열 처리를 수행할 수도 있다. 가열 처리의 온도 범위는 실시형태 1과 마찬가지로 200℃ 내지 450℃로 한다.
이어서, 도 6(B)에 나타낸 바와 같이, 도전막(105b)을 에칭 등에 의해 제거한다. 상기 에칭에는, 도전막(105a)이 에칭되는 것을 방지하기 위해서, 웨트 에칭을 이용하는 것이 바람직하다. 구체적으로 본 실시형태에서는, 도전막(105b)에 알루미늄막을 이용하고 있으므로, 인산을 포함하는 용액, 예를 들어 와코순약공업 주식회사 제품의 혼산 알루미늄액(2.0중량%의 질산과, 9.8중량%의 초산과, 72.3중량%의 인산을 함유하는 수용액)을 이용한 웨트 에칭에 의해 도전막(105b)을 제거한다. 또한, 드라이 에칭을 이용하여 도전막(105b)을 제거하는 경우, 염소(Cl2), 염화붕소(BCl3) 등을 포함하는 가스를 이용할 수 있다. 단, 드라이 에칭의 경우, 티타늄막인 도전막(105a)과, 알루미늄막인 도전막(105b)의 선택비에 차이가 나지 않기 때문에, 에칭 시에 도전막(105a)이 잔존하도록 드라이 에칭의 시간을 제어할 수 있다.
도전막(105b)에는 산화물 반도체막(104) 내, 게이트 절연막(102) 내, 혹은 산화물 반도체막(104)과 다른 절연막의 계면과 그 근방에 존재하는 수분, 또는 수소 등의 불순물이 흡장 혹은 흡착되어 있다. 따라서, 도전막(105b)을 제거함으로써, 도전막(105b)에 흡장 혹은 흡착되어 있는 수분 또는 수소 등의 불순물도 함께 제거할 수 있다.
이어서, 도 6(C)에 나타낸 바와 같이, 도전막(105a) 위에, 산화물 반도체막(104)과의 접촉 저항이 낮은 티타늄, 텅스텐 또는 몰리브덴 등의 금속재료를 이용한 도전막(105e)과, 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용한 도전막(105c)과, 도전막(105c)의 산화를 방지할 수 있는 티타늄, 텅스텐 또는 몰리브덴 등의 금속재료를 이용한 도전막(105d)을 새롭게 형성한다. 도전막(105e) 또는 도전막(105d)의 막 두께의 범위는 도전막(105a)과 동일한 것으로 한다. 도전막(105c)에 이용되는 재료의 종류와 그 막 두께의 범위는 도전막(105b)과 동일한 것으로 한다. 본 실시형태에서는, 도전막(105c)으로서, 스퍼터법으로 형성된 막 두께 200㎚의 알루미늄막을 이용하고, 도전막(105d)으로서, 스퍼터법으로 형성된 막 두께 100㎚의 티타늄막을 이용하고, 도전막(105e)으로서, 스퍼터법으로 형성된 막 두께 100㎚의 티타늄막을 이용한다.
본 발명의 일 양태에서는, 도전막(105b)을 제거한 후에, 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용하여, 도전막(105c)을 새롭게 형성하고 있다. 도전막(105c)은 이미 불순물이 흡장 혹은 흡착해 있는 도전막(105b)보다 수분 또는 수소 등의 불순물을 흡장 혹은 흡착하기 쉽다. 따라서, 산화물 반도체막(104) 내, 게이트 절연막(102) 내, 혹은 산화물 반도체막(104)과 다른 절연막의 계면과 그 근방에 존재하는 상기 불순물을 실시형태 1의 경우보다 저감시킬 수 있다. 그러므로, 수분, 수소 등의 불순물의 탈리에 의해, i형(진성 반도체) 또는 i형에 한없어 가까운 산화물 반도체막(104)을 얻을 수 있고, 상기 불순물에 의해 문턱값 전압이 시프트하는 등의 트랜지스터의 특성의 열화가 촉진되는 것을 방지하여, 오프 전류를 저감시킬 수 있다.
도전막(105d)을 형성한 후, 도전막(105d)이 노출된 상태로, 감압 분위기하, 질소 또는 희가스(아르곤, 헬륨 등)의 불활성 가스 분위기하에서, 재차 가열 처리를 수행할 수도 있다. 가열 처리의 온도 범위는 실시형태 1과 마찬가지로 200℃ 내지 450℃로 한다. 상기 가열 처리를 수행함으로써, 산화물 반도체막(104) 내, 게이트 절연막(102) 내, 혹은 산화물 반도체막(104)과 다른 절연막의 계면과 그 근방에 존재하는 수분 또는 수소 등의 불순물이 도전막(105c)에 의해 흡장 혹은 흡착되기 쉽게 할 수 있다.
이어서, 도 6(D)에 나타낸 바와 같이, 에칭 등에 의해 도전막(105a), 도전막(105c), 도전막(105d) 및 도전막(105e)을 원하는 형상으로 가공(패터닝)함으로써, 소스 전극(146), 드레인 전극(147)을 형성한다. 예를 들어, 도전막(105a)에 티타늄막, 도전막(105c)에 알루미늄막, 도전막(105d)에 티타늄막, 도전막(105e)에 티타늄막을 이용하고 있는 경우, 암모니아와 과산화수소수를 포함하는 용액(암모니아과수)을 이용하여, 도전막(105d)을 웨트 에칭 한 후, 인산을 포함하는 용액을 이용하여 도전막(105c)을 웨트 에칭하고, 계속해서, 암모니아와 과산화수소수를 포함하는 용액(암모니아과수)을 이용하여, 도전막(105e) 및 도전막(105a)을 웨트 에칭할 수도 있다. 구체적으로, 본 실시형태에서는, 인산을 포함하는 용액으로서, 와코순약공업 주식회사 제품의 혼산 알루미늄액(2.0중량%의 질산과, 9.8중량%의 초산과, 72.3중량%의 인산을 함유하는 수용액)을 이용한다. 또한, 암모니아과수는 구체적으로는 31중량%의 과산화수소수와 28중량%의 암모니아수와 물을 체적비 5:2:2로 혼합한 수용액을 이용한다. 혹은, 염소(Cl2), 염화붕소(BCl3) 등을 포함하는 가스를 이용하여, 도전막(105a), 도전막(105c), 도전막(105d) 및 도전막(105e)을 드라이 에칭할 수도 있다.
상기 패터닝에 의해 소스 전극(146)과 드레인 전극(147)을 형성할 시에, 섬 형상의 산화물 반도체막(104)의 노출된 부분이 일부 에칭됨으로써 홈부(오목부)가 형성되는 경우도 있다. 본 실시형태에서는, 상기 에칭에 의해 홈부(오목부)를 갖는 섬 형상의 산화물 반도체막(148)이 형성되는 경우를 예시한다. 소스 전극(146), 드레인 전극(147)의 일부로서 이용되고 있는 도전막(105a)은 산화물 반도체막(148)과 접하고 있다. 그리고 또한 도전막(105a)에는 상술한 바와 같이 산화물 반도체막(148)과의 접촉 저항이 낮은 금속재료가 이용되고 있으므로, 소스 전극(146), 드레인 전극(147)과, 산화물 반도체막(148)과의 사이에서의 접촉 저항이 저감된다. 그러므로, TFT의 온 전류 및 전계 효과 이동도를 높일 수 있다.
그리고 소스 전극(146), 드레인 전극(147)을 형성한 후에는, 소스 전극(146), 드레인 전극(147) 및 산화물 반도체막(148)을 덮도록 절연막(149)을 형성한다. 절연막(149)에 이용되는 재료의 종류, 구조, 그 막 두께의 범위에 대해서는, 실시형태 1에 기재된 절연막(109)과 동일한 것으로 한다. 본 실시형태에서는, 스퍼터법으로 형성된 막 두께 200㎚의 산화 규소막 위에, 스퍼터법으로 형성된 막 두께 100㎚의 질화 규소막을 적층시킨 구조를 갖는 절연막(149)을 형성한다. 성막 시의 기판 온도는 실온 이상 300℃ 이하일 수 있으며, 본 실시형태에서는 100℃로 한다.
소스 전극(146) 또는 드레인 전극(147)의 사이에 마련된 산화물 반도체막(148)의 노출 영역과, 절연막(149)을 구성하는 산화 규소가 접하여 마련됨으로써, 절연막(149)과 접하는 산화물 반도체막(148)의 영역에 산소가 공여되어, 고저항화(캐리어 농도가 낮아지는, 바람직하게는 1×1018/㎤ 미만)되어, 고저항화된 채널 형성 영역을 갖는 산화물 반도체막(148)을 형성할 수 있다.
절연막(149)을 형성한 후에, 가열 처리를 실시할 수도 있다. 상기 가열 처리의 조건에 대해서는, 실시형태 1에 있어서 절연막(109)을 형성한 후에 수행되는 가열 처리의 조건을 참조하면 된다.
상기 제작 방법에 따라 형성된 박막 트랜지스터(140)는 게이트 전극(101)과, 게이트 전극(101) 상의 게이트 절연막(102)과, 게이트 절연막(102) 상의 산화물 반도체막(148)과, 산화물 반도체막(148) 상의 소스 전극(146) 및 드레인 전극(147)과, 소스 전극(146), 드레인 전극(147) 및 산화물 반도체막(148) 상의 절연막(149)을 갖는다.
이어서, 절연막(149) 위에 도전막을 형성한 후, 그 도전막을 패터닝함으로써, 산화물 반도체막(148)과 중첩되는 위치에 백게이트 전극을 형성할 수도 있다. 백게이트 전극에 이용되는 재료의 종류, 구조, 그 막 두께의 범위에 대해서는, 실시형태 1에 기재된 백게이트 전극(111)과 동일하므로, 여기서는 설명을 생략한다.
백게이트 전극을 형성한 경우, 백게이트 전극을 덮도록 절연막을 형성한다. 백게이트 전극을 덮는 절연막에 이용되는 재료의 종류, 구조, 그 막 두께의 범위에 대해서는, 실시형태 1에 기재된 절연막(112)과 동일하기 때문에, 여기서는 설명을 생략한다.
본 실시형태는 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 5)
본 실시형태에서는, 채널 보호 구조의 보텀 게이트형 박막 트랜지스터를 예로 들어, 반도체 장치의 제작 방법에 대해서 도 7(A) 내지 도 7(E), 도 8 및 도 9(A) 내지 도 9(C)를 이용하여 설명한다. 실시형태 1과 동일하게 수행할 수 있으므로, 반복 설명은 생략한다.
도 7(A)에 나타낸 바와 같이, 절연 표면을 갖는 기판(300) 위에 게이트 전극(301)을 형성한다. 하지막이 되는 절연막을 기판(300)과 게이트 전극(301)의 사이에 마련할 수도 있다. 게이트 전극(301)의 재료, 구조 및 막 두께에 대해서는, 실시형태 1에 나타낸 게이트 전극(301)에 대한 기재를 참조하면 된다. 하지막의 재료, 구조 및 막 두께에 대해서는, 실시형태 1에 나타낸 하지막에 대한 기재를 참조하면 된다.
이어서, 게이트 전극(301) 위에 게이트 절연막(302)을 형성한다. 게이트 절연막(302)의 재료, 막 두께 및 구조와 제작 방법에 대해서는, 실시형태 1에 나타낸 게이트 절연막(302)에 대한 기재를 참조하면 된다.
이어서, 게이트 절연막(302) 위에 섬 형상의 산화물 반도체막(303)을 형성한다. 섬 형상의 산화물 반도체막(303)의 재료, 막 두께 및 구조와 제작 방법에 대해서는, 실시형태 1에 나타낸 산화물 반도체막(103)에 대한 기재를 참조하면 된다.
이어서, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법)방식의 노점계를 이용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기하에서, 섬 형상의 산화물 반도체막(303)에 가열 처리를 실시한다. 산화물 반도체막(303)에의 가열 처리에 대해서는, 실시형태 1에서 나타낸 산화물 반도체막(103)에의 가열 처리에 대한 설명을 참조하면 된다. 산화물 반도체막(303)을 상기 분위기하에서 가열 처리함으로써, 도 7(B)에 나타낸 바와 같이, 산화물 반도체막(303)에 포함되는 수분, 수소가 탈리된 섬 형상의 산화물 반도체막(304)이 형성된다. 섬 형상의 산화물 반도체막(304)은 상기 가열 처리에 의해 수분, 수소 등의 불순물이 탈리하여, i형(진성 반도체) 또는 i형에 한없이 가까워지기 때문에, 상기 불순물에 의해 문턱값 전압이 시프트하는 등의 트랜지스터의 특성의 열화가 촉진되는 것을 방지하여, 오프 전류를 저감시킬 수 있다.
이어서, 도 7(C)에 나타낸 바와 같이, 산화물 반도체막(304)의 채널 형성 영역이 되는 부분과 중첩되도록, 산화물 반도체막(304) 위에 채널 보호막(311)을 형성한다. 채널 보호막(311)을 마련함으로써, 산화물 반도체막(304)의 채널 형성 영역이 되는 부분에 대한, 이후의 공정 시에서의 데미지(에칭 시의 플라즈마나 에칭제에 의한 막 감소 등)를 방지할 수 있다. 따라서 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
채널 보호막(311)에는, 산소를 포함하는 무기 재료(산화 규소, 산화질화 규소, 질화산화 규소 등)를 이용할 수 있다. 채널 보호막(311)은 플라즈마 CVD법이나 열 CVD법 등의 기상 성장법이나 스퍼터링법을 이용하여 형성할 수 있다. 채널 보호막(311)은 성막 후에 에칭에 의해 형상을 가공한다. 여기서는, 스퍼터법에 의해 산화 규소막을 형성하고, 포토리소그래피에 의한 마스크를 이용하여 에칭 가공함으로써 채널 보호막(311)을 형성한다.
또한, 섬 형상의 산화물 반도체막(304)에 접하여 스퍼터법 또는 PCVD법 등에 의해 산화 규소, 산화질화 규소 등의 절연막인 채널 보호막(311)을 형성하면, 섬 형상의 산화물 반도체막(304)에 있어서 적어도 채널 보호막(311)과 접하는 영역에 산소가 공여되어, 캐리어 농도가 바람직하게는 1×1018/㎤ 미만, 더욱 바람직하게는 1×1014/㎤ 이하까지 낮아짐으로써 고저항화되어, 고저항화 산화물 반도체 영역이 된다. 채널 보호막(311)의 형성에 의해, 산화물 반도체막(304)은 채널 보호막(311)과의 계면 근방에 고저항화 산화물 반도체 영역을 가질 수 있다.
이어서, 섬 형상의 산화물 반도체막(304) 위에, 산화물 반도체막(304)과의 접촉 저항이 낮은 티타늄, 텅스텐 또는 몰리브덴 등의 금속재료를 이용한 도전막(305a)과, 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용한 도전막(305b)을 차례로 형성한다. 도전막(305a)과 도전막(305b)에 이용되는 재료의 종류, 구조, 막 두께의 범위 및 그 제작 방법에 대해서는, 실시형태 1에 나타낸 도전막(105a), 도전막(105b)에 대한 기재를 참조하면 된다. 본 실시형태에서는, 도전막(305a)으로서, 스퍼터법으로 형성된 막 두께 100㎚의 티타늄막을 이용하고, 도전막(305b)으로서, 스퍼터법으로 형성된 막 두께 200㎚의 알루미늄막을 이용한다.
본 발명의 일 양태에서는, 도전막(305b)으로서 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용하고 있으므로, 산화물 반도체막(304) 내, 게이트 절연막(302) 내, 혹은 산화물 반도체막(304)과 다른 절연막의 계면과 그 근방에 존재하는 수분 또는 수소 등의 불순물이 도전막(305b)에 흡장 혹은 흡착된다. 그러므로, 수분, 수소 등의 불순물의 탈리에 의해, i형(진성 반도체) 또는 i형에 한없이 가까운 산화물 반도체막(304)을 얻을 수 있고, 상기 불순물에 의해 문턱값 전압이 시프트하는 등의 트랜지스터의 특성의 열화가 촉진되는 것을 방지하여, 오프 전류를 저감시킬 수 있다.
도전막(305a)과 도전막(305b)을 형성한 후, 도전막(305b)이 노출된 상태로, 감압 분위기하, 질소 또는 희가스(아르곤, 헬륨 등)의 불활성 가스 분위기하에서 가열 처리를 수행할 수도 있다. 가열 처리의 온도 범위는 실시형태 1과 마찬가지로 200℃ 내지 450℃로 한다.
이어서, 도 7(D)에 나타낸 바와 같이, 에칭 등에 의해 도전막(305a) 및 도전막(305b)을 원하는 형상으로 가공(패터닝)함으로써, 소스 전극(306), 드레인 전극(307)을 형성한다. 예를 들어, 도전막(305a)에 티타늄막, 도전막(305b)에 알루미늄막을 이용하는 경우, 인산을 포함하는 용액을 이용하여 도전막(305b)을 웨트 에칭한 후, 암모니아와 과산화수소수를 포함하는 용액(암모니아과수)을 이용하여, 도전막(305a)을 웨트 에칭할 수 있다. 구체적으로, 본 실시형태에서는, 인산을 포함하는 용액으로서 와코순약공업 주식회사 제품의 혼산 알루미늄액(2.0중량%의 질산과, 9.8중량%의 초산과, 72.3중량%의 인산을 함유하는 수용액)을 이용한다. 또한, 암모니아과수는 구체적으로는 31중량%의 과산화수소수와 28중량%의 암모니아수와 물을 체적비 5:2:2로 혼합한 수용액을 이용한다. 혹은, 염소(Cl2), 염화붕소(BCl3) 등을 포함하는 가스를 이용하여, 도전막(305a)과 도전막(305b)을 드라이 에칭할 수도 있다.
소스 전극(306), 드레인 전극(307)의 일부로서 이용되고 있는 도전막(305a)은 산화물 반도체막(304)과 접하고 있다. 그리고 또한 도전막(305a)에는, 상술한 바와 같이 산화물 반도체막과의 접촉 저항이 낮은 금속재료가 이용되고 있으므로, 소스 전극(306), 드레인 전극(307)과 산화물 반도체막(304)과의 사이에서의 접촉 저항이 저감된다. 그러므로, TFT의 온 전류 및 전계 효과 이동도를 높일 수 있다.
그리고 도 7(E)에 나타낸 바와 같이, 소스 전극(306), 드레인 전극(307)을 형성한 후에는, 산화물 반도체막(304), 소스 전극(306), 드레인 전극(307) 및 채널 보호막(311)을 덮도록 절연막(309)을 형성한다. 절연막(309)에 이용되는 재료의 종류, 구조, 그 막 두께의 범위에 대해서는, 실시형태 1에 기재된 절연막(109)과 동일한 것으로 한다. 본 실시형태에서는, 스퍼터법으로 형성된 막 두께 200㎚의 산화 규소막 위에, 스퍼터법으로 형성된 막 두께 100㎚의 질화 규소막을 적층시킨 구조를 갖는 절연막(309)을 형성한다. 성막 시의 기판 온도는 실온 이상 300℃ 이하일 수 있으며, 본 실시형태에서는 100℃로 한다.
절연막(309)을 형성한 후에, 가열 처리를 실시할 수도 있다. 상기 가열 처리의 조건에 대해서는, 실시형태 1에 있어서 절연막(109)을 형성한 후에 수행되는 가열 처리의 조건을 참조하면 된다.
도 8에, 도 7(E)에 나타내는 반도체 장치의 상면도를 나타낸다. 도 7(E)는 도 8의 파선 C1-C2에 있어서의 단면도에 상당한다.
상기 제작 방법에 따라 형성된 박막 트랜지스터(310)는, 게이트 전극(301)과, 게이트 전극(301) 상의 게이트 절연막(302)과, 게이트 절연막(302) 상의 산화물 반도체막(304)과, 산화물 반도체막(304) 상의 채널 보호막(311)과, 산화물 반도체막(304) 상의 소스 전극(306) 및 드레인 전극(307)과, 산화물 반도체막(304), 소스 전극(306), 드레인 전극(307) 및 채널 보호막(311) 상의 절연막(309)을 갖는다.
이어서, 도 9(A)에 나타낸 바와 같이, 절연막(309) 위에 도전막을 형성한 후, 그 도전막을 패터닝함으로써, 산화물 반도체막(304)과 중첩되는 위치에 백게이트 전극(312)을 형성할 수도 있다. 백게이트 전극(312)에 이용되는 재료의 종류, 구조, 그 막 두께의 범위에 대해서는, 실시형태 1에 기재된 백게이트 전극(111)과 동일하므로, 여기서는 설명을 생략한다.
백게이트 전극(312)을 형성한 경우, 도 9(B)에 나타낸 바와 같이, 백게이트 전극(312)을 덮도록 절연막(313)을 형성한다. 절연막(313)에 이용되는 재료의 종류, 구조, 그 막 두께의 범위에 대해서는, 실시형태 1에 기재된 절연막(112)과 동일하므로, 여기서는 설명을 생략한다.
도 9(C)에, 도 9(B)에 나타내는 반도체 장치의 상면도를 나타낸다. 도 9(B)는 도 9(C)의 파선 C1-C2에 있어서의 단면도에 상당한다.
또한, 본 실시형태에서는, 소스 전극과 드레인 전극을 실시형태 1에 나타내는 제작 방법에 따라 형성하고 있는 예를 나타내고 있지만, 본 발명은 이 구성에 한정되지 않는다. 소스 전극과 드레인 전극을 실시형태 2 내지 실시형태 4에 나타내는 제작 방법에 따라 형성할 수도 있다.
본 실시형태는 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
본 실시형태에서는, 보텀 콘택트형 박막 트랜지스터를 예로 들어, 반도체 장치의 제작 방법에 대해서 도 10(A) 내지 도 10(E) 및 도 11을 이용하여 설명한다. 또한, 실시형태 1과 동일 부분 또는 유사한 기능을 갖는 부분 및 공정은 실시형태 1과 동일하게 수행할 수 있으므로, 반복 설명은 생략한다.
도 10(A)에 나타낸 바와 같이, 절연 표면을 갖는 기판(400) 위에 게이트 전극(401)을 형성한다. 하지막이 되는 절연막을 기판(400)과 게이트 전극(401)의 사이에 마련할 수도 있다. 게이트 전극(401)의 재료, 구조 및 막 두께에 대해서는, 실시형태 1에 나타낸 게이트 전극(401)에 대한 기재를 참조하면 된다. 하지막의 재료, 구조 및 막 두께에 대해서는, 실시형태 1에 나타낸 하지막에 대한 기재를 참조하면 된다.
이어서, 게이트 전극(401) 위에 게이트 절연막(402)을 형성한다. 게이트 절연막(402)의 재료, 막 두께 및 구조와 제작 방법에 대해서는, 실시형태 1에 나타낸 게이트 절연막(402)에 대한 기재를 참조하면 된다.
이어서, 게이트 절연막(402) 위에, 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용한 도전막(405a)과, 산화물 반도체막(404)과의 접촉 저항이 낮은 티타늄, 텅스텐 또는 몰리브덴 등의 금속재료를 이용한 도전막(405b)을 차례로 형성한다. 도전막(405b)과 도전막(405a)에 이용되는 재료의 종류, 구조, 막 두께의 범위 및 그 제작 방법에 대해서는, 실시형태 1에 나타낸 도전막(105a), 도전막(105b)에 대한 기재를 참조하면 된다. 본 실시형태에서는, 도전막(405a)으로서, 스퍼터법으로 형성된 막 두께 200㎚의 알루미늄막을 이용하고, 도전막(405b)으로서 스퍼터법으로 형성된 막 두께 100㎚의 티타늄막을 이용한다.
도전막(405a)과 도전막(405b)을 형성한 후, 도전막(405b)이 노출된 상태로, 감압 분위기하, 질소 또는 희가스(아르곤, 헬륨 등)의 불활성 가스 분위기하에서 가열 처리를 수행할 수도 있다. 가열 처리의 온도 범위는 실시형태 1과 마찬가지로 200℃ 내지 450℃로 한다. 예를 들어, 도전막(405a)에 알루미늄막, 도전막(405b)에 티타늄막을 이용하는 경우, 암모니아와 과산화수소수를 포함하는 용액(암모니아과수)을 이용하여 도전막(405b)을 웨트 에칭한 후, 인산을 포함하는 용액을 이용하여, 도전막(405a)을 웨트 에칭하면 된다. 구체적으로, 본 실시형태에서는, 인산을 포함하는 용액으로서, 와코순약공업 주식회사 제품의 혼산 알루미늄액(2.0중량%의 질산과, 9.8중량%의 초산과, 72.3중량%의 인산을 함유하는 수용액)을 이용한다. 또한, 암모니아과수는 구체적으로는 31중량%의 과산화수소수와 28중량%의 암모니아수와 물을 체적비 5:2:2로 혼합한 수용액을 이용한다. 혹은, 염소(Cl2), 염화붕소(BCl3) 등을 포함하는 가스를 이용하여, 도전막(405a)과 도전막(405b)을 드라이 에칭할 수도 있다.
이어서, 도 10(B)에 나타낸 바와 같이, 에칭 등에 의해 도전막(405a) 및 도전막(405b)을 원하는 형상으로 가공(패터닝)함으로써, 소스 전극(406), 드레인 전극(407)을 형성한다.
이어서, 도 10(C)에 나타낸 바와 같이, 게이트 절연막(402), 소스 전극(406), 드레인 전극(407) 위에 섬 형상의 산화물 반도체막(403)을 형성한다. 섬 형상의 산화물 반도체막(403)의 재료, 막 두께 및 구조와 제작 방법에 대해서는, 실시형태 1에 나타낸 산화물 반도체막(103)에 대한 기재를 참조하면 된다.
이어서, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법)방식의 노점계를 이용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기하에서, 섬 형상의 산화물 반도체막(403)에 가열 처리를 실시한다. 산화물 반도체막(403)에의 가열 처리에 대해서는, 실시형태 1에서 나타낸 산화물 반도체막(103)에의 가열 처리에 대한 설명을 참조하면 된다. 산화물 반도체막(403)을 상기 분위기하에서 가열 처리함으로써, 도 10(D)에 나타낸 바와 같이, 산화물 반도체막(403)에 포함되는 수분, 수소가 탈리된 섬 형상의 산화물 반도체막(404)이 형성된다. 섬 형상의 산화물 반도체막(404)은 상기 가열 처리에 의해 수분, 수소 등의 불순물이 탈리되어, i형(진성 반도체) 또는 i형에 한없이 가까워지기 때문에, 상기 불순물에 의해 문턱값 전압이 시프트하는 등의 트랜지스터의 특성의 열화가 촉진되는 것을 방지하여, 오프 전류를 저감시킬 수 있다.
본 발명의 일 양태에서는, 도전막(405a)으로서 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용하고 있으므로, 산화물 반도체막(404) 내, 게이트 절연막(402) 내, 혹은 산화물 반도체막(404)과 다른 절연막의 계면과 그 근방에 존재하는 수분 또는 수소 등의 불순물이 도전막(405a)에 흡장 혹은 흡착된다. 그러므로, 수분, 수소 등의 불순물의 탈리에 의해, i형(진성 반도체) 또는 i형에 한없이 가까운 산화물 반도체막(404)을 얻을 수 있고, 상기 불순물에 의해 문턱값 전압이 시프트하는 등의 트랜지스터의 특성의 열화가 촉진되는 것을 방지하여, 오프 전류를 저감시킬 수 있다.
또한, 소스 전극(406), 드레인 전극(407)의 일부로서 이용되고 있는 도전막(405b)은 산화물 반도체막(404)과 접하고 있다. 그리고 또한 도전막(405b)에는 상술한 바와 같이 산화물 반도체막과의 접촉 저항이 낮은 금속재료가 이용되고 있으므로, 소스 전극(406), 드레인 전극(407)과 산화물 반도체막(404)과의 사이에서의 접촉 저항이 저감된다. 그러므로, TFT의 온 전류 및 전계 효과 이동도를 높일 수 있다.
이어서, 도 10(E)에 나타낸 바와 같이, 소스 전극(406), 드레인 전극(407)을 형성한 후에는, 산화물 반도체막(404), 소스 전극(406), 드레인 전극(407)을 덮도록 절연막(409)을 형성한다. 절연막(409)에 이용되는 재료의 종류, 구조, 그 막 두께의 범위에 대해서는, 실시형태 1에 기재된 절연막(109)과 동일한 것으로 한다. 본 실시형태에서는, 스퍼터법으로 형성된 막 두께 200㎚의 산화 규소막 위에, 스퍼터법으로 형성된 막 두께 100㎚의 질화 규소막을 적층시킨 구조를 갖는 절연막(409)을 형성한다. 성막시의 기판 온도는 실온 이상 300℃ 이하일 수 있으며, 본 실시형태에서는 100℃로 한다.
절연막(409)을 형성한 후에, 가열 처리를 실시할 수도 있다. 상기 가열 처리의 조건에 대해서는, 실시형태 1에 있어서 절연막(109)을 형성한 후에 수행되는 가열 처리의 조건을 참조하면 된다.
도 11에, 도 10(E)에 나타내는 반도체 장치의 상면도를 나타낸다. 도 10(E)는 도 11의 파선 B1-B2에 있어서의 단면도에 상당한다.
상기 제작 방법에 따라 형성된 박막 트랜지스터(410)는, 게이트 전극(401)과, 게이트 전극(401) 상의 게이트 절연막(402)과, 게이트 절연막(402) 상의 소스 전극(406) 및 드레인 전극(407)과, 게이트 절연막(402), 소스 전극(406) 및 드레인 전극(407) 상의 산화물 반도체막(404)과, 산화물 반도체막(404), 소스 전극(406) 및 드레인 전극(407) 상의 절연막(409)을 갖는다.
이어서, 절연막(409) 위에 도전막을 형성한 후, 그 도전막을 패터닝함으로써, 산화물 반도체막(404)과 중첩되는 위치에 백게이트 전극을 형성할 수도 있다. 백게이트 전극에 이용되는 재료의 종류, 구조, 그 막 두께의 범위에 대해서는, 실시형태 1에 기재된 백게이트 전극(111)과 동일하므로, 여기서는 설명을 생략한다.
백게이트 전극을 형성한 경우, 백게이트 전극을 덮도록 절연막을 형성한다. 상기 절연막에 이용되는 재료의 종류, 구조, 그 막 두께의 범위에 대해서는, 실시형태 1에 기재된 절연막(112)과 동일하므로, 여기서는 설명을 생략한다.
본 실시형태는 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 양태에 따른 반도체 표시장치의 제작 방법에 대해서, 도 12(A) 내지 도 12(C), 도 13(A) 및 도 13(B), 도 14(A) 및 도 14(B), 도 15, 도 16, 도 17을 이용하여 설명한다.
아울러, 본 명세서 내에서 연속 성막이란, 스퍼터법으로 수행하는 제 1 성막 공정부터 스퍼터법으로 수행하는 제 2 성막 공정까지의 일련의 프로세스 중, 피 처리기판이 놓여져 있는 분위기가 대기 등의 오염 분위기에 접촉하지 않고, 항상 진공중 또는 불활성 가스 분위기(질소 분위기 또는 희가스 분위기)로 제어되어 있는 것을 말한다. 연속 성막을 수행함으로써, 청정화된 피 처리기판의 수분 등의 재부착을 회피하여 성막을 수행할 수 있다.
동일 챔버 내에서 제 1 성막 공정부터 제 2 성막 공정까지의 일련의 프로세스를 수행하는 것은 본 명세서에 있어서의 연속 성막의 범위에 있는 것으로 한다.
또한, 서로 다른 챔버에서 제 1 성막 공정부터 제 2 성막 공정까지의 일련의 프로세스를 수행하는 경우, 제 1 성막 공정을 끝낸 후, 대기에 접촉하지 않고 챔버 사이를 기판 반송하여 제 2 성막을 실시하는 것도 본 명세서에 있어서의 연속 성막의 범위에 있는 것으로 한다.
아울러, 제 1 성막 공정과 제 2 성막 공정의 사이에, 기판 반송 공정, 얼라인먼트 공정, 서냉 공정, 또는 제 2 공정에 필요한 온도로 하기 위해 기판을 가열 또는 냉각하는 공정 등을 가져도, 본 명세서에 있어서의 연속 성막의 범위에 있는 것으로 한다.
단, 세정 공정, 웨트 에칭, 레지스트 형성이라는 액체를 이용하는 공정이 제 1 성막 공정과 제 2 성막 공정의 사이에 있는 경우, 본 명세서에서 말하는 연속 성막의 범위에는 해당되지 않는 것으로 한다.
도 12(A)에 있어서, 투광성을 갖는 기판(800)에는, 퓨전법이나 플로트법으로 제작되는 유리 기판 외에, 스테인레스 합금 등의 금속 기판의 표면에 절연막을 마련한 기판을 적용할 수도 있다. 또한, 플라스틱 등의 가요성을 갖는 합성수지로 이루어지는 기판은 내열 온도가 일반적으로 낮은 경향이 있지만, 이후의 제작 공정에 있어서의 처리 온도에 견딜 수 있는 것이라면, 기판(800)으로서 이용하는 것이 가능하다. 플라스틱 기판으로서 폴리에틸렌테레프탈레이트(PET)로 대표되는 폴리에스테르, 폴리에테르술폰(PES), 폴리에틸렌나프탈레이트(PEN), 폴리카보네이트(PC), 폴리에테르에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴 부타디엔 스티렌 수지, 폴리염화비닐, 폴리프로필렌, 폴리초산비닐, 아크릴 수지 등을 들 수 있다.
아울러, 유리 기판으로서는, 이후의 가열 처리의 온도가 높은 경우에는, 왜곡점이 730℃ 이상인 것을 이용할 수 있다. 또한, 유리 기판에는, 예를 들어, 알루미노실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리 등의 유리 재료가 이용되고 있다. 붕산과 비교하여 산화바륨(BaO)을 많이 포함시킴으로써, 보다 실용적인 내열유리가 얻어진다.
아울러, 상기의 유리 기판 대신에, 세라믹 기판, 석영 기판, 사파이어 기판 등의 절연체로 이루어지는 기판을 이용할 수도 있다. 그 외에도, 결정화 유리 등을 이용할 수 있다.
이어서, 도전막을 기판(800) 전면에 형성한 후, 제 1 포토리소그래피 공정을 수행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 배선 및 전극(게이트 전극(801)을 포함하는 게이트 배선, 용량 배선(822) 및 제 1 단자(821))을 형성한다. 이때 적어도 게이트 전극(801)의 단부에 테이퍼 형상이 형성되도록 에칭한다.
상기 도전막의 재료로서, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속재료, 이들 금속재료를 주성분으로 하는 합금 재료, 혹은 이들 금속의 질화물을 단층으로 또는 적층으로 이용할 수 있다. 또한, 이후의 공정에서 수행되는 가열 처리의 온도에 견딜 수 있는 것이라면, 상기 금속재료로서 알루미늄, 구리를 이용할 수도 있다.
예를 들어, 2층의 적층 구조를 갖는 도전막으로서, 알루미늄 위에 몰리브덴이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴을 적층한 2층 구조, 또는 구리 위에 질화 티타늄 혹은 질화 탄탈을 적층한 2층 구조, 질화 티타늄과 몰리브덴을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조로서는, 알루미늄, 알루미늄과 실리콘의 합금, 알루미늄과 티타늄의 합금 또는 알루미늄과 네오디뮴의 합금을 중간층으로 하고, 텅스텐, 질화 텅스텐, 질화 티타늄 또는 티타늄을 상하층으로서 적층한 구조로 하는 것이 바람직하다.
또한, 일부의 전극이나 배선에 투광성을 갖는 산화물 도전막을 이용하여 개구율을 향상시킬 수도 있다. 예를 들어, 산화물 도전막에는 산화 인듐, 산화인듐 산화주석 합금, 산화인듐 산화아연 합금, 산화 아연, 산화 아연 알루미늄, 산질화 아연 알루미늄, 또는 산화 아연 갈륨 등을 이용할 수 있다.
게이트 전극(801), 용량 배선(822) 및 제 1 단자(821)의 막 두께는 10㎚~400㎚, 바람직하게는 100㎚~200㎚로 한다. 본 실시형태에서는, 텅스텐 타겟을 이용한 스퍼터법에 의해 100㎚의 게이트 전극용의 도전막을 형성한 후, 그 도전막을 에칭에 의해 원하는 형상으로 가공(패터닝)함으로써, 게이트 전극(801), 용량 배선(822) 및 제 1 단자(821)를 형성한다.
아울러, 하지막이 되는 절연막을 기판(800)과, 게이트 전극(801), 용량 배선(822) 및 제 1 단자(821)의 사이에 설치할 수도 있다. 하지막으로서, 예를 들어, 산화 규소막, 산화질화 규소막, 질화 규소막, 질화산화 규소막, 질화 알루미늄막, 또는 질화산화 알루미늄막 중 어느 하나를 단층으로, 혹은 복수를 적층시켜 이용할 수 있다. 특히, 하지막에, 배리어성이 높은 절연막, 예를 들어 질화 규소막, 질화산화 규소막, 질화 알루미늄막, 또는 질화산화 알루미늄막 등을 이용함으로써, 수분 또는 수소 등의 분위기 내의 불순물, 혹은 기판(800) 내에 포함되는 알칼리 금속, 중금속 등의 불순물이 산화물 반도체막 내, 게이트 절연막 내, 혹은 산화물 반도체막과 다른 절연막의 계면과 그 근방에 들어가는 것을 방지할 수 있다.
이어서, 도 12(B)에 나타낸 바와 같이, 게이트 전극(801), 용량 배선(822), 제 1 단자(821) 위에 게이트 절연막(802)을 형성한다. 게이트 절연막(802)은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화 규소막, 질화 규소막, 산화질화 규소막, 질화산화 규소막, 산화 알루미늄 또는 산화 탄탈을 단층으로 또는 적층시켜 형성할 수 있다. 게이트 절연막(802)은 수분이나 수소 등의 불순물을 가능한 한 포함하지 않는 것이 바람직하다. 배리어성이 높은 재료를 이용한 절연막과, 포함되는 질소의 비율이 낮은 산화 규소막, 산화질화 규소막 등의 절연막을 적층시킨 구조를 갖는 게이트 절연막(802)을 형성할 수도 있다. 이 경우, 산화 규소막, 산화질화 규소막 등의 절연막은 배리어성을 갖는 절연막과 산화물 반도체막의 사이에 형성한다. 배리어성이 높은 절연막으로서, 예를 들어 질화 규소막, 질화산화 규소막, 질화 알루미늄막, 또는 질화산화 알루미늄막 등을 들 수 있다. 배리어성을 갖는 절연막을 이용함으로써, 수분 또는 수소 등의 분위기 내 불순물, 혹은 기판 내에 포함되는 알칼리 금속, 중금속 등의 불순물이 산화물 반도체막 내, 게이트 절연막(802) 내, 혹은 산화물 반도체막과 다른 절연막의 계면과 그 근방에 들어가는 것을 방지할 수 있다. 또한, 산화물 반도체막에 접하도록 질소의 비율이 낮은 산화 규소막, 산화질화 규소막 등의 절연막을 형성함으로써, 배리어성이 높은 재료를 이용한 절연막이 직접 산화물 반도체막에 접하는 것을 방지할 수 있다.
본 실시형태에서는, 스퍼터법으로 형성된 막 두께 50㎚의 질화 규소막 위에, 스퍼터법으로 형성된 막 두께 100㎚의 산화 규소막을 적층시킨 구조를 갖는 게이트 절연막(802)을 형성한다.
이어서, 게이트 절연막(802) 위에 산화물 반도체막을 형성한 후, 에칭 등에 의해 원하는 형상으로 상기 산화물 반도체막을 가공함으로써, 섬 형상의 산화물 반도체막(803)을 형성한다. 산화물 반도체막은 산화물 반도체를 타겟으로서 이용하여, 스퍼터법에 의해 성막한다. 또한, 산화물 반도체막은 희가스(예를 들어 아르곤) 분위기하, 산소 분위기하, 또는 희가스(예를 들어 아르곤) 및 산소 분위기하에서 스퍼터법에 의해 형성할 수 있다.
아울러, 산화물 반도체막을 스퍼터법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 수행하여, 게이트 절연막(802)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역스퍼터란, 타겟측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판측에 RF 전원을 이용해 전압을 인가하여 기판에 플라즈마를 형성해 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 이용할 수도 있다. 또한, 아르곤 분위기에 산소, 수소, 아산화질소 등을 부가한 분위기로 수행할 수도 있다. 또한, 아르곤 분위기에 염소, 4 불화탄소 등을 부가한 분위기로 수행할 수도 있다.
채널 형성 영역을 형성하기 위한 산화물 반도체막에는, 상술한 바와 같은 반도체 특성을 갖는 산화물 재료를 이용할 수 있다.
산화물 반도체막의 막 두께는 10㎚~300㎚, 바람직하게는 20㎚~100㎚로 한다. 본 실시형태에서는, 여기서는, In, Ga, 및 Zn을 포함하는 산화물 반도체 타겟(몰수비가 In2O3:Ga2O3:ZnO=1:1:1, In2O3:Ga2O3:ZnO=1:1:2)을 이용하여, 기판과 타겟 사이의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소 유량 비율 100%) 분위기하에서 성막한다. 또한, 펄스 직류(DC) 전원을 이용하면, 먼지를 줄일 수 있고, 막 두께 분포도 균일해지므로 바람직하다. 본 실시형태에서는, 산화물 반도체막으로서, In-Ga-Zn-O계 산화물 반도체 타겟을 이용하고, 스퍼터 장치에 의해 막 두께 30㎚의 In-Ga-Zn-O계 비단결정막을 성막한다.
아울러, 플라즈마 처리 후, 대기에 노출시키지 않고 산화물 반도체막을 형성함으로써, 게이트 절연막(802)과 산화물 반도체막의 계면에 먼지나 수분이 부착되는 것을 방지할 수 있다. 또한, 펄스 직류(DC) 전원을 이용하면, 먼지를 줄일 수 있고, 막 두께 분포도 균일해지므로 바람직하다.
또한, 산화물 반도체 타겟의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99.9% 이상으로 하는 것이 바람직하다. 상대 밀도가 높은 타겟을 이용하면, 형성되는 산화물 반도체막 내의 불순물 농도를 저감할 수 있고, 전기 특성 또는 신뢰성이 높은 박막 트랜지스터를 얻을 수 있다.
또한, 재료가 다른 타겟을 복수 설치할 수 있는 다원 스퍼터 장치도 있다. 다원 스퍼터 장치는, 동일 챔버에서 서로 다른 재료막을 적층 성막할 수도 있고, 동일 챔버에서 복수 종류의 재료를 동시에 방전시켜 성막할 수도 있다.
또한, 챔버 내부에 자석기구를 구비한 마그네트론 스퍼터법을 이용하는 스퍼터 장치나, 글로방전을 사용하지 않고 마이크로파를 사용하여 발생시킨 플라즈마를 이용하는 ECR 스퍼터법을 이용하는 스퍼터 장치가 있다.
또한, 스퍼터법을 이용하는 성막 방법으로서, 성막 중에 타겟 물질과 스퍼터 가스 성분을 화학반응시켜 그들의 화합물 박막을 형성하는 리엑티브 스퍼터법이나, 성막 중에 기판으로도 전압을 가하는 바이어스 스퍼터법도 있다.
또한, 스퍼터법에 따른 성막 중에 광이나 히터에 의해 기판을 400℃ 이상 700℃ 이하로 가열할 수도 있다. 성막 중에 가열함으로써, 성막과 동시에 스퍼터에 의한 손상을 수복시킨다.
또한, 산화물 반도체막의 성막을 수행하기 전에, 스퍼터 장치 내벽이나, 타겟 표면이나 타겟 재료 속에 잔존하고 있는 수분 또는 수소를 제거하기 위해 프리히팅 처리를 수행하는 것이 좋다. 프리히팅 처리로서는 성막 챔버 내를 감압하에서 200℃~600℃로 가열하는 방법이나, 가열하면서 질소나 불활성 가스의 도입과 배기를 반복하는 방법 등이 있다. 프리히팅 처리를 끝내면 기판 또는 스퍼터 장치를 냉각한 후 대기에 접촉시키지 않고 산화물 반도체막의 성막을 수행한다. 이 경우의 타겟 냉각액은 물이 아니라 유지 등을 이용하면 좋다. 가열하지 않고 질소의 도입과 배기를 반복해도 일정한 효과를 얻을 수 있지만, 가열하면서 수행하면 더욱 좋다.
또한, 산화물 반도체막의 성막을 수행하기 전, 또는 성막 중, 또는 성막 후에, 스퍼터 장치 내를, 크라이오 펌프를 이용하여 내부에 잔존해 있는 수분 등을 제거하는 것이 바람직하다.
제 2 포토리소그래피 공정에 있어서, 예를 들어 인산과 질산과 초산을 혼합한 용액을 이용한 웨트 에칭에 의해, 산화물 반도체막을 원하는 형상으로 가공하여, 섬 형상의 산화물 반도체막(803)을 형성할 수 있다. 섬 형상의 산화물 반도체막(803)은 게이트 전극(801)과 중첩되도록 형성한다. 또한, 산화물 반도체막의 에칭에는, 구연산이나 옥살산 등의 유기산을 에칭으로서 이용할 수 있다. 본 실시형태에서는, ITO07N(칸토화학사 제품)을 이용한 웨트 에칭에 의해, 불필요한 부분을 제거하여 섬 형상의 산화물 반도체막(803)을 형성한다. 또한, 여기에서의 에칭은 웨트 에칭에 한정되지 않으며 드라이 에칭을 이용할 수도 있다.
드라이 에칭에 이용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들어 염소(Cl2), 염화붕소(BCl3), 염화규소(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다.
또한, 불소를 포함하는 가스(불소계 가스, 예를 들어 사불화탄소(CF4), 불화황(SF6), 불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
또한, 웨트 에칭 후의 에칭액은 에칭된 재료와 함께 세정에 의해 제거된다. 그 제거된 재료를 포함하는 에칭액의 폐액을 정제하여, 포함된 재료를 재이용할 수도 있다. 상기 에칭 후의 폐수로부터 산화물 반도체막에 포함되는 인듐 등의 재료를 회수하여 재이용함으로써, 자원을 유효 활용하여 저비용화가 가능하다.
원하는 형상으로 가공할 수 있도록, 재료에 맞추어 에칭 조건(에칭액, 에칭 시간, 온도 등)을 적절히 조절한다.
이어서, 도 12(C)에 나타낸 바와 같이, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 이용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기하에서, 산화물 반도체막(803)에 가열 처리를 실시할 수도 있다. 산화물 반도체막(803)에 가열 처리를 실시함으로써 산화물 반도체막(804)이 형성된다. 구체적으로는, 불활성 가스 분위기(질소, 또는 헬륨, 네온, 아르곤 등)하에서, 500℃ 이상 750℃ 이하(혹은 유리 기판의 왜곡점 이하의 온도)로 1분 이상 10분 이하 정도, 바람직하게는 650℃, 3분 이상 6분 이하 정도의 RTA(Rapid Thermal Anneal) 처리로 수행할 수 있다. RTA법을 이용하면, 단시간에 탈수화 또는 탈수소화를 수행할 수 있으므로, 유리 기판의 왜곡점을 넘는 온도에서도 처리할 수 있다. 아울러, 상기 가열 처리는 섬 형상의 산화물 반도체막(803) 형성 후의 타이밍에 한정하지 않으며, 에칭을 수행하기 전의 산화물 반도체막에 대해 수행할 수도 있다. 또한, 상기 가열 처리를 섬 형상의 산화물 반도체막(803) 형성 후에 여러 차례 수행할 수도 있다.
본 실시형태에서는, 질소 분위기하에서, 600℃, 기판 온도가 상기 설정 온도에 도달한 상태로 6분간, 가열 처리를 수행한다. 가열 처리는, 전기로를 이용한 가열 방법, 가열한 기체를 이용하는 GRTA(Gas Rapid Thermal Anneal)법 또는 램프 광을 이용하는 LRTA(Lamp Rapid Thermal Anneal)법 등의 순간 가열 방법 등을 이용할 수 있다. 예를 들어, 전기로를 이용하여 가열 처리를 수행하는 경우, 승온 특성을 0.1℃/min 이상 20℃/min 이하, 강온 특성을 0.1℃/min 이상 15℃/min 이하로 하는 것이 바람직하다.
아울러, 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 수분, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
아울러, 도 12(C)의 파선 D1-D2의 범위 내의 단면도와, 파선 E1-E2의 범위 내의 단면도는 도 15에 나타내는 평면도의 파선 D1-D2에 있어서의 단면도와 파선 E1-E2에 있어서의 단면도에 상당한다.
이어서, 도 13(A)에 나타낸 바와 같이, 산화물 반도체막(804) 위에, 소스 전극 또는 드레인 전극으로서 이용하는 도전막(806)을 스퍼터법이나 진공 증착법으로 형성한다. 본 실시형태에서는, 산화물 반도체막(804)과의 접촉 저항이 낮은 티타늄, 텅스텐 또는 몰리브덴 등의 금속재료를 이용한 도전막(806a) 위에 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용한 도전막(806b)이 적층된 도전막(806)을 이용한다.
전기음성도가 낮은 금속으로서, 알루미늄, 마그네슘을 이용할 수도 있다. 상기 금속 중 어느 하나 또는 복수를 포함하는 혼합물, 금속 화합물 또는 합금을 도전막(806b)으로서 이용할 수 있다. 또한, 알루미늄 등의 내열성이 낮은 재료를 이용하는 경우, 알루미늄에, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소, 또는 상기 원소를 하나 또는 복수 성분으로서 포함하는 합금, 또는 상기 원소를 성분으로서 포함하는 질화물 등의 내열성 도전성 재료를 조합함으로써, 도전막(806b)의 내열성을 높이도록 할 수도 있다.
도전막(806a)의 막 두께는 10㎚~200㎚, 바람직하게는 50㎚~150㎚로 하는 것이 바람직하다. 또한, 도전막(806b)의 막 두께는 100㎚~300㎚, 바람직하게는 150㎚~250㎚로 하는 것이 바람직하다. 본 실시형태에서는, 도전막(806a)으로서, 스퍼터법으로 형성된 막 두께 100㎚의 티타늄막을 이용하고, 도전막(806b)으로서 스퍼터법으로 형성된 막 두께 200㎚의 알루미늄막을 이용한다.
본 발명의 일 양태에서는, 도전막(806b)으로서 전기음성도가 낮은 금속, 금속 화합물 또는 합금을 이용하고 있으므로, 산화물 반도체막(804) 내, 게이트 절연막(802) 내, 혹은 산화물 반도체막(804)과 다른 절연막의 계면과 그 근방에 존재하는 수분 또는 수소 등의 불순물이, 도전막(806b)에 흡장 혹은 흡착된다. 그러므로, 수분, 수소 등의 불순물의 탈리에 의해, i형(진성 반도체) 또는 i형에 한없이 가까운 산화물 반도체막(804)을 얻을 수 있고, 상기 불순물에 의해 문턱값 전압이 시프트하는 등의 트랜지스터의 특성의 열화가 촉진되는 것을 방지하여, 오프 전류를 저감시킬 수 있다.
아울러, 상기 구성에 부가하여, 도전막(806b)이 노출된 상태로, 감압 분위기하, 질소 또는 희가스(아르곤, 헬륨 등)의 불활성 가스 분위기하에서 가열 처리를 수행하여, 도전막(806b)의 표면이나 내부에 흡착되어 있는 수분이나 산소 등을 제거하도록 할 수도 있다. 가열 처리의 온도 범위는 200℃ 내지 450℃로 한다. 상기 가열 처리를 수행함으로써, 산화물 반도체막(804) 내, 게이트 절연막(802) 내, 혹은 산화물 반도체막(804)과 다른 절연막의 계면과 그 근방에 존재하는 수분 또는 수소 등의 불순물이 도전막(806b)에 더욱 흡장 혹은 흡착되기 쉽게 할 수 있다.
이어서, 도 13(B)에 나타낸 바와 같이, 제 3 포토리소그래피 공정을 수행하여, 에칭 등에 의해 도전막(806a) 및 도전막(806b)을 원하는 형상으로 가공(패터닝)함으로써, 소스 전극(807), 드레인 전극(808)을 형성한다. 예를 들어, 도전막(806a)에 티타늄막, 도전막(806b)에 알루미늄막을 이용하는 경우, 인산을 포함하는 용액을 이용하여 도전막(806b)을 웨트 에칭한 후, 암모니아와 과산화수소수를 포함하는 용액(암모니아과수)을 이용하여, 도전막(806a)을 웨트 에칭할 수 있다. 구체적으로, 본 실시형태에서는, 인산을 포함하는 용액으로서, 와코순약공업 주식회사 제품의 혼산 알루미늄액(2.0중량%의 질산과, 9.8중량%의 초산과, 72.3중량%의 인산을 함유하는 수용액)을 이용한다. 또한, 암모니아과수는 구체적으로는 31중량%의 과산화수소수와 28중량%의 암모니아수와 물을 체적비 5:2:2로 혼합한 수용액을 이용한다. 혹은, 염소(Cl2), 염화붕소(BCl3) 등을 포함하는 가스를 이용하여, 도전막(806a)과 도전막(806b)을 드라이 에칭할 수도 있다.
상기 패터닝에 의해 소스 전극(807)과 드레인 전극(808)을 형성할 시에, 섬 형상의 산화물 반도체막(804)의 노출된 부분이 일부 에칭됨으로써 홈부(오목부)가 형성되는 경우도 있다. 본 실시형태에서는, 상기 에칭에 의해 홈부(오목부)를 갖는 섬 형상의 산화물 반도체막(805)이 형성되는 경우를 예시한다. 소스 전극(807), 드레인 전극(808)의 일부로서 이용되고 있는 도전막(806a)은 산화물 반도체막(805)과 접하고 있다. 그리고 또한 도전막(806a)에는 상술한 바와 같이 산화물 반도체막과의 접촉 저항이 낮은 금속재료가 이용되고 있으므로, 소스 전극(807), 드레인 전극(808)과 산화물 반도체막(805)과의 사이에서의 접촉 저항이 저감된다. 그러므로, TFT의 온 전류 및 전계 효과 이동도를 높일 수 있다.
또한, 이 제 3 포토리소그래피 공정에 있어서, 소스 전극(807) 또는 드레인 전극(808)과 동일한 재료인 제 2 단자(820)를 단자부에 남긴다. 아울러, 제 2 단자(820)는 소스 배선(소스 전극(807) 또는 드레인 전극(808)을 포함하는 소스 배선)과 전기적으로 접속되어 있다.
또한, 다계조 마스크에 의해 형성한 복수(예를 들어 2종류)의 두께 영역을 갖는 레지스트 마스크를 이용하면, 레지스트 마스크의 수를 줄일 수 있으므로, 공정의 간략화, 저비용화를 도모할 수 있다.
아울러, 도 13(B)의 파선 D1-D2의 범위 내의 단면도와, 파선 E1-E2의 범위 내의 단면도는 도 16에 나타내는 평면도의 파선 D1-D2에 있어서의 단면도와 파선 E1-E2에 있어서의 단면도에 상당한다.
아울러, 본 실시형태에서는, 소스 전극과 드레인 전극을 실시형태 1에 나타내는 제작 방법에 따라 형성하고 있는 예를 나타내고 있지만, 실시형태 2 내지 실시형태 4에 나타내는 제작 방법에 따라 형성할 수도 있다.
도 14(A)에 나타낸 바와 같이, 소스 전극(807), 드레인 전극(808)을 형성한 후에는, 소스 전극(807), 드레인 전극(808) 및 산화물 반도체막(805)을 덮도록 절연막(809)을 형성한다. 절연막(809)은 수분이나 수소 등의 불순물을 가능한 한 포함하지 않는 것이 바람직하고, 단층의 절연막일 수도 있고, 적층된 복수의 절연막으로 구성되어 있을 수도 있다. 상기 절연막(809)에는 배리어성이 높은 재료를 이용하는 것이 바람직하다. 예를 들어, 배리어성이 높은 절연막으로서, 질화 규소막, 질화산화 규소막, 질화 알루미늄막, 또는 질화산화 알루미늄막 등을 이용할 수 있다. 복수의 적층된 절연막을 이용하는 경우, 상기 배리어성이 높은 절연막보다, 질소의 비율이 낮은 산화 규소막, 산화질화 규소막 등의 절연막을 산화물 반도체막(805)에 가까운 측에 형성한다. 그리고 질소의 비율이 낮은 절연막을 사이에 두고, 소스 전극(807), 드레인 전극(808) 및 산화물 반도체막(805)과 중첩되도록 배리어성을 갖는 절연막을 형성한다. 배리어성을 갖는 절연막을 이용함으로써, 소스 전극(807), 드레인 전극(808)의 표면이나 내부에 수분이나 산소가 흡착하는 것을 방지할 수 있다. 또한, 산화물 반도체막(805) 내, 게이트 절연막(802) 내, 혹은 산화물 반도체막(805)과 다른 절연막의 계면과 그 근방에 수분 또는 수소 등의 불순물이 들어가는 것을 방지할 수 있다. 또한, 산화물 반도체막(805)에 접하도록 질소의 비율이 낮은 산화 규소막, 산화질화 규소막 등의 절연막을 형성함으로써, 배리어성이 높은 재료를 이용한 절연막이 직접 산화물 반도체막(805)에 접하는 것을 방지할 수 있다.
본 실시형태에서는, 스퍼터법으로 형성된 막 두께 200㎚의 산화 규소막 위에, 스퍼터법으로 형성된 막 두께 100㎚의 질화 규소막을 적층시킨 구조를 갖는 절연막(809)을 형성한다. 성막 시의 기판 온도는 실온 이상 300℃ 이하일 수 있고, 본 실시형태에서는 100℃로 한다.
소스 전극(807) 또는 드레인 전극(808)의 사이에 마련된 산화물 반도체막(805)의 노출 영역과 절연막(809)을 구성하는 산화 규소가 접하여 마련되어 있으므로, 절연막(809)과 접하는 산화물 반도체막(805)의 영역에 산소가 공여되어, 고저항화(캐리어 농도가 낮아지는, 바람직하게는 1×1018/㎤ 미만)되어, 고저항화된 채널 형성 영역을 갖는 산화물 반도체막(805)을 형성할 수 있다.
이어서, 절연막(809)을 형성한 후, 가열 처리를 수행할 수도 있다. 가열 처리는 감압 분위기하, 대기 분위기하, 또는 불활성 가스 분위기(질소, 또는 헬륨, 네온, 아르곤 등)하에서, 바람직하게는 200℃ 이상 400℃ 이하(예를 들어 250℃ 이상 350℃ 이하)로 수행한다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 제 2 가열 처리를 수행한다. 또는, 앞선 가열 처리와 마찬가지로 고온 단시간의 RTA 처리를 수행할 수도 있다. 그 가열 처리를 수행하면, 산화물 반도체막(805)이 절연막(809)을 구성하는 산화 규소에 접한 상태로 가열되게 되어, 더욱 산화물 반도체막(805)을 고저항화시켜 트랜지스터의 전기 특성의 향상 및, 전기 특성의 편차를 경감할 수 있다. 이 가열 처리는 절연막(809)의 형성 후인 경우라면 특별히 한정되지 않으며, 다른 공정, 예를 들어 수지막 형성 시의 가열 처리나, 투명 도전막을 저저항화시키기 위한 가열 처리와 겸함으로써, 공정수를 늘리지 않고 수행할 수 있다.
이상의 공정을 통해 박막 트랜지스터(813)를 제작할 수 있다.
이어서, 제 4 포토리소그래피 공정을 수행하여, 레지스트 마스크를 형성하고, 절연막(809) 및 게이트 절연막(802)의 에칭에 의해 콘택트홀을 형성함으로써, 드레인 전극(808)의 일부, 제 1 단자(821)의 일부, 제 2 단자(820)의 일부를 노출시킨다. 이어서, 레지스트 마스크를 제거한 후, 투명 도전막을 성막한다. 투명 도전막의 재료로서는, 산화 인듐(In2O3)이나 산화인듐 산화주석 합금(In2O3-SnO2, ITO로 약칭한다) 등을 스퍼터법이나 진공 증착법 등을 이용하여 형성한다. 이러한 재료의 에칭 처리는 염산계의 용액에 의해 수행한다. 그러나, 특히 ITO의 에칭은 잔사가 발생하기 쉽기 때문에, 에칭 가공성을 개선하기 위해서 산화인듐 산화아연 합금(In2O3-ZnO)을 이용할 수도 있다. 또한, 투명 도전막을 저저항화시키기 위한 가열 처리를 수행하는 경우, 산화물 반도체막(805)을 고저항화시켜 트랜지스터의 전기 특성의 향상 및 전기 특성의 편차를 경감하는 열처리와 겸할 수 있다.
이어서, 제 5 포토리소그래피 공정을 수행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 드레인 전극(808)에 접속된 화소 전극(814)과, 제 1 단자(821)에 접속된 투명 도전막(815)과, 제 2 단자(820)에 접속된 투명 도전막(816)을 형성한다.
투명 도전막(815), 투명 도전막(816)은 FPC와의 접속에 이용되는 전극 또는 배선이 된다. 제 1 단자(821) 위에 형성된 투명 도전막(815)은 게이트 배선의 입력단자로서 기능하는 접속용 단자 전극이 된다. 제 2 단자(820) 위에 형성된 투명 도전막(816)은 소스 배선의 입력단자로서 기능하는 접속용 단자 전극이다.
이 제 6 포토리소그래피 공정에 있어서, 게이트 절연막(802) 및 절연막(809)을 유전체로서 사용하여, 용량 배선(822)과 화소 전극(814)으로 유지용량(819)이 형성된다.
레지스트 마스크를 제거한 단계에서의 단면도를 도 14(B)에 나타낸다. 아울러, 도 14(B)의 파선 D1-D2의 범위 내의 단면도와, 파선 E1-E2의 범위 내의 단면도는 도 17에 나타내는 평면도의 파선 D1-D2에 있어서의 단면도와, 파선 E1-E2에 있어서의 단면도에 상당한다.
이와 같이 하여 6회의 포토리소그래피 공정에 의해, 6장의 포토마스크를 사용하여, 보텀 게이트형의 역스태거 구조의 박막 트랜지스터인 박막 트랜지스터(813)를 갖는 화소 박막 트랜지스터부, 유지용량(819)을 완성시킬 수 있다. 그리고 이들을 각각의 화소에 대응시켜 매트릭스형으로 배치하여 화소부를 구성함으로써 액티브 매트릭스형의 표시장치를 제작하기 위한 하나의 기판으로 할 수 있다. 본 명세서에서는 편의상 이러한 기판을 액티브 매트릭스 기판이라고 부른다.
액티브 매트릭스형 액정표시장치를 제작하는 경우에는, 액티브 매트릭스 기판과, 대향 전극이 마련된 대향 기판과의 사이에 액정층을 마련하여, 액티브 매트릭스 기판과 대향 기판을 고정한다.
또한, 용량 배선을 마련하지 않고, 화소 전극을 이웃하는 화소의 게이트 배선과 절연막 및 게이트 절연막을 사이에 두고 중첩하여 유지용량을 형성할 수도 있다.
액티브 매트릭스형 액정표시장치에 있어서는, 매트릭스형으로 배치된 화소 전극을 구동함으로써, 화면위에 표시 패턴이 형성된다. 상세하게는 선택된 화소 전극과 그 화소 전극에 대응하는 대향 전극과의 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극의 사이에 배치된 액정층의 광학 변조가 수행되고, 이 광학 변조가 표시 패턴으로서 관찰자에게 인식된다.
발광표시장치를 제작하는 경우는, 각 유기발광소자의 사이에 유기수지막을 이용한 격벽을 마련하는 경우가 있다. 그 경우에는, 유기수지막을 가열 처리하기 때문에, 산화물 반도체막(805)을 고저항화시켜 트랜지스터의 전기 특성의 향상 및 전기 특성의 편차를 경감하는 열처리와 겸할 수 있다.
산화물 반도체를 이용한 박막 트랜지스터로 형성함으로써, 제조 비용을 저감할 수 있다. 특히, 가열 처리에 의한 수분, 수소, OH 등의 불순물의 저감에 의해 산화물 반도체막의 순도를 높이기 때문에, 성막 챔버 내의 노점을 낮춘 특수한 스퍼터 장치나 초고순도의 산화물 반도체 타겟을 이용하지 않아도, 전기 특성이 양호하고 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 표시장치를 제작할 수 있다.
채널 형성 영역의 반도체막은 고저항화 영역이므로, 박막 트랜지스터의 전기 특성은 안정화되며, 오프 전류의 증가 등을 방지할 수 있다. 따라서, 전기 특성이 양호하고 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 표시장치로 하는 것이 가능해진다.
본 실시형태는 상기 실시형태와 조합하여 실시하는 것이 가능하다.
(실시형태 8)
본 실시형태에서는, 본 발명의 제작 방법을 이용하여 형성되는 반도체 표시장치의 하나인, 전자 페이퍼 혹은 디지털 페이퍼라 불리는 반도체 표시장치의 구성에 대해서 설명한다.
전자 페이퍼는 전압의 인가에 의해 계조를 제어할 수 있고, 또한 메모리성을 갖는 표시소자를 이용한다. 구체적으로, 전자 페이퍼에 이용되는 표시소자에는, 비수계 전기영동형 표시소자, 두 전극 간의 고분자 재료 내에 액정의 드롭렛(Droplet)을 분산시킨 PDLC(polymer dispersed liquid crystal) 방식의 표시소자, 두 전극 간에 카이럴 네마틱 액정 또는 콜레스테릭 액정을 갖는 표시소자, 두 전극 간에 대전된 미립자를 갖고, 그 미립자를 전계에 의해 분체 내에서 이동시키는 분체 이동 방식의 표시소자 등을 이용할 수 있다. 또한, 비수계 전기 영동형의 표시소자에는, 두 전극 간에 대전된 미립자를 분산시킨 분산액을 끼워 넣은 표시소자, 대전된 미립자를 분산시킨 분산액을 절연막을 사이에 둔 두 개의 전극 위에 갖는 표시소자, 각각 다른 전하로 대전되는 2색의 반구를 갖는 트위스팅 볼을 두 전극 사이에 있어서 용매 내에 분산시킨 표시소자, 용액 내에 대전된 미립자가 복수 분산되어 있는 마이크로 캡슐을 두 전극 사이에 갖는 표시소자 등이 포함된다.
도 18(A)에 전자 페이퍼의 화소부(700)와, 신호선 구동회로(701)와, 주사선 구동회로(702)의 상면도를 나타낸다.
화소부(700)는 복수의 화소(703)를 갖고 있다. 또한, 신호선 구동회로(701)로부터 복수의 신호선(707)이 화소부(700) 안까지 들어와 있다. 주사선 구동회로(702)로부터 복수의 주사선(708)이 화소부(700) 안까지 들어와 있다.
각 화소(703)는 트랜지스터(704)와, 표시소자(705)와, 유지용량(706)을 갖고 있다. 트랜지스터(704)의 게이트 전극은 주사선(708) 중 하나에 접속되어 있다. 또한 트랜지스터(704)의 소스 전극과 드레인 전극은 한쪽이 신호선(707) 중 하나에, 다른 한쪽이 표시소자(705)의 화소 전극에 접속되어 있다.
아울러, 도 18(A)에서는, 표시소자(705)의 화소 전극과 대향 전극의 사이에 인가된 전압을 유지하기 위해서, 표시소자(705)와 병렬로 유지용량(706)이 접속되어 있으나, 표시소자(705)의 메모리성의 높이가 표시를 유지하는데 충분한 정도로 높은 것이라면, 유지용량(706)을 반드시 마련할 필요는 없다.
아울러, 도 18(A)에서는, 각 화소에 스위칭 소자로서 기능하는 트랜지스터를 한 개 마련한 액티브 매트릭스형 화소부의 구성에 대해서 설명했지만, 본 발명의 일 양태에 따른 전자 페이퍼는 이 구성에 한정되지 않는다. 화소에 마련하는 트랜지스터의 수는 복수일 수도 있고, 트랜지스터 이외에 용량, 저항, 코일 등의 소자가 접속되어 있을 수도 있다.
도 18(B)에, 마이크로 캡슐을 갖는 전기영동형 전자 페이퍼를 예로 들어, 각 화소(703)에 마련된 표시소자(705)의 단면도를 나타낸다.
표시소자(705)는 화소 전극(710)과, 대향 전극(711)과, 화소 전극(710) 및 대향 전극(711)에 의해 전압이 인가되는 마이크로 캡슐(712)을 갖는다. 트랜지스터(704)의 소스 전극 또는 드레인 전극(713) 중 한쪽은 화소 전극(710)에 접속되어 있다.
마이크로 캡슐(712) 내에는, 산화 티타늄 등의 플러스로 대전된 백색안료와 카본블랙 등의 마이너스로 대전된 흑색안료가 오일 등의 분산매와 함께 봉입되어 있다. 화소 전극(710)에 인가되는 비디오 신호의 전압에 따라, 화소 전극과 대향 전극의 사이에 전압을 인가하여, 양의 전극 측으로 흑색안료를, 음의 전극 측으로 백색안료를 끌어 당김으로써, 계조의 표시를 수행할 수 있다.
또한, 도 18(B)에서는, 마이크로 캡슐(712)이 화소 전극(710)과 대향 전극(711)의 사이에서 투광성을 갖는 수지(714)에 의해 고정되어 있다. 그러나, 본 발명은 이 구성에 한정되지 않으며, 마이크로 캡슐(712), 화소 전극(710), 대향 전극(711)에 의해 형성되는 공간에는 공기, 불활성 가스 등의 기체가 충전되어 있을 수도 있다. 단, 이 경우, 마이크로 캡슐(712)은 접착제 등에 의해 화소 전극(710)과 대향 전극(711)의 양쪽 모두에 혹은 어느 한쪽에 고정해 두는 것이 바람직하다.
또한, 표시소자(705)가 갖는 마이크로 캡슐(712)의 수는, 도 18(B)에 나타낸 바와 같이 반드시 복수라고는 할 수 없다. 하나의 표시소자(705)가 복수의 마이크로 캡슐(712)을 갖고 있을 수도 있고, 복수의 표시소자(705)가 하나의 마이크로 캡슐(712)을 갖고 있을 수도 있다. 예를 들어 두 개의 표시소자(705)가 하나의 마이크로 캡슐(712)을 공유하고, 한쪽의 표시소자(705)가 갖는 화소 전극(710)에 플러스의 전압이, 다른 한쪽의 표시소자(705)가 갖는 화소 전극(710)에 마이너스의 전압이 인가되어 있다고 가정한다. 이 경우, 플러스의 전압이 인가된 화소 전극(710)과 중첩되는 영역에 있어서, 마이크로 캡슐(712) 내에서는 흑색안료가 화소 전극(710) 측으로 끌어당겨지고, 백색안료가 대향 전극(711) 측으로 끌어당겨진다. 반대로, 마이너스의 전압이 인가된 화소 전극(710)과 중첩되는 영역에 있어서, 마이크로 캡슐(712) 내에서는 백색안료가 화소 전극(710) 측으로 끌어당겨지고, 흑색안료가 대향 전극(711) 측으로 끌어당겨진다.
이어서, 전자 페이퍼의 구체적인 구동 방법에 대해서, 상술한 전기영동형 전자 페이퍼를 예로 들어 설명한다.
전자 페이퍼의 동작은, 초기화 기간, 기입 기간, 유지 기간으로 나누어 설명할 수 있다.
표시하는 화상을 전환하기 전에, 우선 초기화 기간에 화소부 내의 각 화소의 계조를 일단 통일함으로써 표시소자를 초기화한다. 표시소자를 초기화함으로써 잔상이 남는 것을 방지할 수 있다. 구체적으로, 전기영동형에서는 각 화소의 표시가 백색 또는 흑색이 되도록, 표시소자(705)가 갖는 마이크로 캡슐(712)에 의해 표시되는 계조를 조정한다.
본 실시형태에서는, 흑색을 표시하는 초기화용 비디오 신호를 화소에 입력한 후, 백색을 표시하는 초기화용 비디오 신호를 화소에 입력하는 경우의 초기화 동작에 대해서 설명한다. 예를 들어, 화상의 표시를 대향 전극(711) 측을 향해 수행하는 전기영동형 전자 페이퍼의 경우, 우선, 마이크로 캡슐(712) 내의 흑색안료가 대향 전극(711) 측을 향하고, 백색안료가 화소 전극(710) 측을 향하도록 표시소자(705)에 전압을 인가한다. 이어서, 마이크로 캡슐(712) 내의 백색안료가 대향 전극(711) 측을 향하고, 흑색안료가 화소 전극(710) 측을 향하도록 표시소자(705)에 전압을 인가한다.
또한, 화소에의 초기화용 비디오 신호의 입력이 1회뿐이라면, 초기화 기간 이전에 표시되어 있었던 계조에 따라서는, 마이크로 캡슐(712) 내의 백색안료와 흑색안료의 이동이 어중간하게 끝나버려, 초기화 기간이 종료된 후에도 화소간에 표시되는 계조에 차가 발생할 가능성도 있다. 그렇기 때문에, 공통전압(Vcom)에 대해 마이너스의 전압(-Vp)을 여러 차례 화소 전극(710)에 인가함으로써 흑색을 표시하고, 공통전압(Vcom)에 대해 플러스의 전압(Vp)을 여러 차례 화소 전극(710)에 인가함으로써 백색을 표시하는 것이 바람직하다.
아울러, 초기화 기간 전에 각 화소의 표시소자에 의해 표시되어 있었던 계조가 다르면, 초기화용 비디오 신호를 입력하는 필요 최저한의 횟수도 달라진다. 따라서, 초기화 기간 전에 표시되어 있었던 계조에 맞추어, 화소간에서 초기화용 비디오 신호를 입력하는 횟수를 다르게 할 수도 있다. 이 경우, 초기화용 비디오 신호를 입력할 필요가 없어진 화소에는 공통전압(Vcom)을 입력해 두면 된다.
아울러, 화소 전극(710)에 초기화용 비디오 신호의 전압(Vp) 또는 전압(-Vp)을 여러 차례 인가하기 위해서는, 선택 신호의 펄스가 각 주사선에 주어져 있는 기간에 있어, 그 주사선을 갖는 라인의 화소에 초기화용 비디오 신호를 입력한다고 하는 일련의 동작을 여러 차례 수행한다. 초기화용 비디오 신호의 전압(Vp) 또는 전압(-Vp)을 화소 전극(710)에 여러 차례 인가함으로써, 마이크로 캡슐(712) 내에 있어서의 백색안료와 흑색안료의 이동을 수속시켜 화소간에 계조의 차가 발생하는 것을 방지하여, 화소부의 화소를 초기화할 수 있다.
아울러, 초기화 기간에는, 각 화소에 있어 흑색을 표시한 후에 백색을 표시하는 것이 아니라, 백색을 표시한 후에 흑색을 표시하도록 할 수도 있다. 혹은, 초기화 기간에는, 각 화소에 있어 백색을 표시한 후에 흑색을 표시하고, 그 후에, 백색을 표시하도록 할 수도 있다.
또한, 초기화 기간이 개시되는 타이밍은 화소부 내의 모든 화소에서 동일할 필요는 없다. 예를 들어, 화소마다, 혹은 같은 라인에 속하는 화소마다 라는 식으로 초기화 기간이 개시되는 타이밍을 다르게 할 수도 있다.
이어서, 기입 기간에는 화소에 화상 정보를 갖는 비디오 신호를 입력한다.
화소부 전체에서 화상의 표시를 수행하는 경우는, 1 프레임 기간에 있어, 모든 주사선에 차례로 전압의 펄스가 시프트되어 있는 선택 신호가 입력된다. 그리고 선택 신호에 펄스가 출현한 1 라인 기간 내에 있어, 모든 신호선에 화상 정보를 갖는 비디오 신호가 입력된다.
화소 전극(710)에 인가되는 비디오 신호의 전압에 따라, 마이크로 캡슐(712) 내의 백색안료와 흑색안료가 화소 전극(710) 측 또는 대향 전극(711) 측으로 이동함으로서 표시소자(705)는 계조를 표시한다.
아울러, 기입 기간이라도, 초기화 기간과 마찬가지로 화소 전극(710)에 비디오 신호의 전압을 여러 차례 인가하는 것이 바람직하다. 따라서, 선택 신호의 펄스가 각 주사선에 주어져 있는 기간에 있어, 그 주사선을 갖는 라인의 화소에 비디오 신호를 입력한다고 하는 일련의 동작을 여러 차례 수행한다.
이어서, 유지 기간에는, 모든 화소에 신호선을 통해 공통전압(Vcom)을 입력한 후, 주사선에의 선택 신호의 입력 또는 신호선에의 비디오 신호의 입력은 수행하지 않는다. 따라서, 표시소자(705)가 갖는 마이크로 캡슐(712) 내의 백색안료와 흑색안료는, 화소 전극(710)과 대향 전극(711)의 사이에 플러스 또는 마이너스의 전압이 인가되지 않는 한 그 배치는 유지되므로, 표시소자(705)가 표시하는 계조는 유지된다. 따라서, 기입 기간에 기입된 화상은 유지 기간에서도 표시가 유지된다.
아울러, 전자 페이퍼에 이용되는 표시소자는 계조를 변화시키는데 필요한 전압이,액정표시장치에 이용되는 액정소자나, 발광장치에 이용되는 유기발광소자 등의 발광소자에 비해 높은 경향이 있다. 그렇기 때문에, 스위칭 소자로서 이용되는 화소의 트랜지스터(704)는 기입 기간에 있어, 그 소스 전극과 드레인 전극간의 전위차가 커지기 때문에, 오프 전류가 높아지고, 그 때문에 화소 전극(710)의 전위가 변동하여 표시에 왜곡이 발생하기 쉽다. 트랜지스터(704)의 오프 전류에 의해 화소 전극(710)의 전위가 변동하는 것을 방지하기 위해서는, 유지용량(706)의 용량을 크게 하는 것이 유효하다. 또한, 화소 전극(710)과 대향 전극(711) 사이의 전압뿐만 아니라, 신호선(707)과 대향 전극(711)의 사이에 발생하는 전압이 마이크로 캡슐(712)에 인가됨으로써, 표시소자(705)의 표시에 노이즈가 발생할 수 있다. 이 노이즈의 발생을 방지하기 위해서는, 화소 전극(710)의 면적을 넓게 확보하고, 신호선(707)과 대향 전극(711)의 사이에 발생하는 전압이 마이크로 캡슐(712)에 인가되는 것을 방지하는 것이 유효하다. 그러나, 상술한 바와 같이, 화소 전극(710)의 전위가 변동하는 것을 방지하기 위해서 유지용량(706)의 용량을 크게 하거나, 또는 표시에 노이즈가 발생하는 것을 방지하기 위해서 화소 전극(710)의 면적을 넓게 하면, 기입 기간에 있어 화소에 공급해야 하는 전류값이 높아지게 되어, 비디오 신호의 입력에 시간이 걸리게 된다. 본 발명의 일 양위에 따른 전자 페이퍼에서는, 스위칭 소자로서 화소에 이용되고 있는 트랜지스터(704)가 높은 전계 효과 이동도를 갖고 있으므로, 높은 온 전류를 얻을 수 있다. 따라서, 유지용량(706)의 용량을 크게 해도, 또는 화소 전극(710)의 면적을 넓게 해도, 화소에의 비디오 신호의 입력을 신속히 수행할 수 있다. 따라서, 기입 기간의 길이를 억제할 수 있고, 표시할 화상으로 전환을 원활하게 수행할 수 있다. 또한, 스위칭 소자로서 이용되는 화소의 트랜지스터(704)는 기입 기간에 있어, 그 소스 전극과 드레인 전극간의 전위차가 커지기 때문에, 열화되기 쉽다. 그러나, 본 발명의 일 양태에서는, 트랜지스터(704)의 경시 열화에 따른 문턱값 전압의 편차를 작게 억제할 수 있으므로, 전자 페이퍼의 신뢰성을 높일 수 있다.
본 실시형태는 상기 실시형태와 조합하여 실시하는 것이 가능하다.
(실시형태 9)
액티브 매트릭스형 반도체 표시장치의 블럭도의 일례를 도 19(A)에 나타낸다. 표시장치의 기판(5300) 위에는 화소부(5301), 제 1 주사선 구동회로(5302), 제 2 주사선 구동회로(5303), 신호선 구동회로(5304)를 갖는다. 화소부(5301)에는 복수의 신호선이 신호선 구동회로(5304)로부터 연장되어 배치되고, 복수의 주사선이 제 1 주사선 구동회로(5302) 및 제 2 주사선 구동회로(5303)로부터 연장되어 배치되어 있다. 아울러 주사선과 신호선과의 교차 영역에는 각각, 표시소자를 갖는 화소가 매트릭스형으로 배치되어 있다. 또한, 표시장치의 기판(5300)은 FPC(Flexible Printed Circuit) 등의 접속부를 통해 타이밍 제어 회로(5305)(컨트롤러, 제어 IC라고도 함)에 접속되어 있다.
도 19(A)에서는, 제 1 주사선 구동회로(5302), 제 2 주사선 구동회로(5303), 신호선 구동회로(5304)는 화소부(5301)와 함께 하나의 기판(5300) 위에 형성된다. 따라서, 외부에 마련하는 구동회로 등의 부품의 수가 감소되므로, 표시장치의 소형화뿐만 아니라, 조립공정이나 검사공정의 삭감에 의한 비용 절감을 도모할 수 있다. 또한, 기판(5300) 외부에 구동회로를 마련한 경우의 배선을 연장시킴에 따른 접속부에서의 접속수를 줄일 수 있다. 따라서, 구동회로와 화소부의 접속 불량에 기인하는 수율 저하를 방지하고, 접속 부분에 있어서의 기계적 강도가 낮음으로 인해 신뢰성이 저하되는 것을 방지할 수 있다.
아울러, 타이밍 제어 회로(5305)는 제 1 주사선 구동회로(5302)에 대해, 일례로서 제 1 주사선 구동회로용 스타트 신호(GSP1), 주사선 구동회로용 클록 신호(GCK1)를 공급한다. 또한, 타이밍 제어 회로(5305)는 제 2 주사선 구동회로(5303)에 대해, 일례로서 제 2 주사선 구동회로용 스타트 신호(GSP2)(스타트 펄스라고도 함), 주사선 구동회로용 클록 신호(GCK2)를 공급한다. 신호선 구동회로(5304)에, 신호선 구동회로용 스타트 신호(SSP), 신호선 구동회로용 클록 신호(SCK), 비디오 신호용 데이터(DATA)(단순히 비디오 신호라고도 함), 래치 신호(LAT)를 공급하는 것으로 한다. 또한, 제 1 주사선 구동회로(5302)와 제 2 주사선 구동회로(5303) 중 어느 한쪽을 생략하는 것이 가능하다.
도 19(B)에서는, 구동 주파수가 낮은 회로(예를 들어, 제 1 주사선 구동회로(5302), 제 2 주사선 구동회로(5303))를 화소부(5301)와 함께 하나의 기판(5300) 위에 형성하고, 신호선 구동회로(5304)를 화소부(5301)와는 다른 기판위에 형성하는 구성에 대해 나타내고 있다. 또한, 신호선 구동회로(5304) 중, 샘플링 회로에 이용되고 있는 아날로그 스위치 등의 구동 주파수가 낮은 회로를 부분적으로 화소부(5301)와 함께 하나의 기판(5300) 위에 형성하는 것도 가능하다. 이와 같이, 부분적으로 시스템 온 패널을 채용함으로써, 상술한 접속 불량에 기인하는 수율 저하, 접속 부분에 있어서의 기계적 강도의 낮음 등을 회피할 수 있고, 조립공정이나 검사공정의 삭감에 의한 비용 절감이라고 하는 시스템 온 패널의 장점을 어느 정도 누릴 수 있다. 나아가, 화소부(5301), 주사선 구동회로(5302), 주사선 구동회로(5303) 및 신호선 구동회로(5304)를 모두 하나의 기판 위에 형성하는 시스템 온 패널에 비해, 구동 주파수가 높은 회로의 성능을 보다 높일 수 있고, 게다가, 단결정 반도체를 이용한 경우에는 실현하기 어려운 면적이 넓은 화소부를 형성할 수 있다.
이어서, n채널형 트랜지스터를 이용한 신호선 구동회로의 구성에 대해서 설명한다.
도 20(A)에 나타내는 신호선 구동회로는, 시프트 레지스터(5601) 및 샘플링 회로(5602)를 갖는다. 샘플링 회로(5602)는 복수의 스위칭 회로(5602_1~5602_N)(N은 자연수)를 갖는다. 스위칭 회로(5602_1~5602_N)는 각각, 복수의 n채널형 트랜지스터(5603_1~5603_k)(k는 자연수)를 갖는다.
신호선 구동회로의 접속 관계에 대해서, 스위칭 회로(5602_1)를 예로 들어 설명한다. 아울러, 트랜지스터가 갖는 소스 전극과 드레인 전극 중 어느 한쪽을 제 1 단자, 다른 한쪽을 제 2 단자로 하여 이하, 기술한다.
트랜지스터(5603_1~5603_k)의 제 1 단자는 각각, 배선(5604_1~5604_k)과 접속되어 있다. 배선(5604_1~5604_k)에는 각각 비디오 신호가 입력된다. 트랜지스터(5603_1~5603_k)의 제 2 단자는 각각 신호선(S1~Sk)과 접속되어 있다. 트랜지스터(5603_1~5603_k)의 게이트 전극은 시프트 레지스터(5601)와 접속된다.
시프트 레지스터(5601)는 배선(5605_1~5605_N)의 순으로 높은 레벨의 전압(H레벨)을 갖는 타이밍 신호를 출력하여, 스위칭 회로(5602_1~5602_N)를 순서대로 선택하는 기능을 갖는다.
스위칭 회로(5602_1)는 트랜지스터(5603_1~5603_k)의 스위칭에 의해, 배선(5604_1~5604_k)과 신호선(S1~Sk)의 도통 상태(제 1 단자와 제 2 단자간의 도통)를 제어하는 기능, 즉 배선(5604_1~5604_k)의 전위를 신호선(S1~Sk)에 공급할지 여부를 제어하는 기능을 갖는다.
이어서, 도 20(A)의 신호선 구동회로의 동작에 대해서, 도 20(B)의 타이밍 차트를 참조하여 설명한다. 도 20(B)에는 시프트 레지스터(5601)로부터 배선(5605_1~5605_N)에 각각 입력되는 타이밍 신호(Sout_1~Sout_N)와, 배선(5604_1~5604_k)에 각각 입력되는 비디오 신호(Vdata_1~Vdata_k)의 타이밍 차트를 일례로서 나타낸다.
아울러, 신호선 구동회로의 1 동작 기간은 표시장치에서의 1 라인 기간에 상당한다. 도 20(B)에서는 1 라인 기간을 기간(T1)~기간(TN)으로 분할하는 경우를 예시하고 있다. 기간(T1~TN)은 각각, 선택된 행에 속하는 일 화소로 비디오 신호를 기입하기 위한 기간이다.
기간(T1)~기간(TN)에 있어서, 시프트 레지스터(5601)는 H레벨의 타이밍 신호를 배선(5605_1~5605_N)으로 차례로 출력한다. 예를 들어, 기간(T1)에서, 시프트 레지스터(5601)는 H레벨의 신호를 배선(5605_1)으로 출력한다. 그러면, 스위칭 회로(5602_1)가 갖는 트랜지스터(5603_1~5603_k)는 온이 되므로, 배선(5604_1~5604_k)과 신호선(S1~Sk)이 도통 상태가 된다. 이때, 배선(5604_1~5604_k)으로는 Data(S1)~Data(Sk)가 입력된다. Data(S1)~Data(Sk)는 각각 트랜지스터(5603_1~5603_k)를 통해 선택되는 행에 속하는 화소 중 1열째~k열째의 화소에 기입된다. 이렇게 하여, 기간(T1~TN)에 있어, 선택된 행에 속하는 화소에 k열씩 차례로 비디오 신호가 기입된다.
이상과 같이, 비디오 신호가 복수의 열씩 화소에 기입됨으로써, 비디오 신호의 수 또는 배선의 수를 줄일 수 있다. 따라서, 컨트롤러 등의 외부 회로와의 접속수를 줄일 수 있다. 또한, 비디오 신호가 복수의 열씩 화소에 기입됨으로써, 기입 시간을 길게 할 수 있고, 비디오 신호의 기입 부족을 방지할 수 있다.
이어서, 신호선 구동회로 또는 주사선 구동회로에 이용하는 시프트 레지스터의 일 형태에 대해서 도 21 및 도 22를 이용하여 설명한다.
시프트 레지스터는, 제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)(N은 3 이상의 자연수)를 갖고 있다(도 21(A) 참조). 제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)로는, 제 1 배선(11)으로부터 제 1 클록 신호(CK1), 제 2 배선(12)으로부터 제 2 클록 신호(CK2), 제 3 배선(13)으로부터 제 3 클록 신호(CK3), 제 4 배선(14)으로부터 제 4 클록 신호(CK4)가 공급된다. 또한 제 1 펄스 출력 회로(10_1)에서는, 제 5 배선(15)으로부터의 스타트 펄스(SP1)(제 1 스타트 펄스)가 입력된다. 또한 2단째 이후의 제 n 펄스 출력 회로(10_n)(n은 2 이상 N 이하의 자연수)에서는, 1단 전단의 펄스 출력 회로(10_n-1)로부터의 신호(전단 신호 OUT(n-1)이라고 함)가 입력된다. 또한 제 1 펄스 출력 회로(10_1)에서는, 2단 후단의 제 3 펄스 출력 회로(10_3)로부터의 신호가 입력된다. 마찬가지로, 2단째 이후의 제 n 펄스 출력 회로(10_n)에서는, 2단 후단의 제 (n＋2) 펄스 출력 회로(10_(n＋2))로부터의 신호(후단 신호 OUT(n＋2)라고 함)가 입력된다. 따라서, 각 단의 펄스 출력 회로로부터는, 후단 및 2 전단의 펄스 출력 회로로 입력하기 위한 제 1 출력 신호 (OUT(1)(SR)~OUT(N)(SR)) 및 다른 회로 등에 입력되는 제 2 출력 신호(OUT(1)~OUT(N))가 출력된다. 아울러, 도 21(A)에 나타낸 바와 같이, 시프트 레지스터의 마지막 두 단에는, 후단 신호(OUT(n＋2))가 입력되지 않으므로 일례로서는, 별도로 제 2 스타트 펄스(SP2), 제 3 스타트 펄스(SP3)를 각각 입력하는 구성으로 할 수 있다.
아울러, 클록 신호(CK)는 일정한 간격으로 H레벨과 L레벨(낮은 레벨의 전압)을 반복하는 신호이다. 여기서, 제 1 클록 신호(CK1)~제 4 클록 신호(CK4)는 차례로 1/4 주기만큼 지연되어 있다. 본 실시형태에서는, 제 1 클록 신호(CK1)~제 4 클록 신호(CK4)를 이용하여, 펄스 출력 회로의 구동의 제어 등을 수행한다. 아울러, 클록 신호는 입력되는 구동회로에 따라 GCK, SCK라 부를 수도 있지만, 여기서는 CK로서 설명한다.
제 1 입력단자(21), 제 2 입력단자(22) 및 제 3 입력단자(23)는 제 1 배선(11)~제 4 배선(14) 중 어느 하나와 전기적으로 접속되어 있다. 예를 들어, 도 21(A)에서, 제 1 펄스 출력 회로(10_1)는 제 1 입력단자(21)가 제 1 배선(11)과 전기적으로 접속되고, 제 2 입력단자(22)가 제 2 배선(12)과 전기적으로 접속되고, 제 3 입력단자(23)가 제 3 배선(13)과 전기적으로 접속되어 있다. 또한, 제 2 펄스 출력 회로(10_2)는 제 1 입력단자(21)가 제 2 배선(12)과 전기적으로 접속되고, 제 2 입력단자(22)가 제 3 배선(13)과 전기적으로 접속되고, 제 3 입력단자(23)가 제 4 배선(14)과 전기적으로 접속되어 있다.
제 1 펄스 출력 회로(10_1)~제 N 펄스 출력 회로(10_N)의 각각은 제 1 입력단자(21), 제 2 입력단자(22), 제 3 입력단자(23), 제 4 입력단자(24), 제 5 입력단자(25), 제 1 출력단자(26), 제 2 출력단자(27)를 갖고 있는 것으로 한다(도 21(B) 참조). 제 1 펄스 출력 회로(10_1)에 있어서, 제 1 입력단자(21)에 제 1 클록 신호(CK1)가 입력되고, 제 2 입력단자(22)에 제 2 클록 신호(CK2)가 입력되고, 제 3 입력단자(23)에 제 3 클록 신호(CK3)가 입력되고, 제 4 입력단자(24)에 스타트 펄스가 입력되고, 제 5 입력단자(25)에 후단 신호(OUT(3))가 입력되고, 제 1 출력단자(26)로부터 제 1 출력 신호(OUT(1)(SR))가 출력되고, 제 2 출력단자(27)로부터 제 2 출력 신호(OUT(1))가 출력되게 된다.
이어서, 펄스 출력 회로의 구체적인 회로 구성의 일례를 도 22(A)에 나타낸다.
각 펄스 출력 회로는, 제 1 트랜지스터(31)~제 13 트랜지스터(43)를 갖고 있다(도 22(A) 참조). 또한, 상술한 제 1 입력단자(21)~제 5 입력단자(25) 및 제 1 출력단자(26), 제 2 출력단자(27)에 부가하여, 제 1 고전원 전위(VDD)가 공급되는 전원선(51), 제 2 고전원 전위(VCC)가 공급되는 전원선(52), 저전원 전위(VSS)가 공급되는 전원선(53)으로부터 제 1 트랜지스터(31)~제 13 트랜지스터(43)에 신호 또는 전원 전위가 공급된다. 여기서 도 22(A)의 각 전원선의 전원 전위의 높이의 관계는, 제 1 전원 전위(VDD)는 제 2 전원 전위(VCC) 이상의 전위로 하고, 제 2 전원 전위(VCC)는 제 3 전원 전위(VSS)보다 높은 전위로 한다. 아울러, 제 1 클록 신호(CK1)~제 4 클록 신호(CK4)는 일정한 간격으로 H레벨과 L레벨을 반복하는 신호인데, H레벨인 때 VDD, L레벨인 때 VSS인 것으로 한다. 아울러 전원선(51)의 전위(VDD)를 전원선(52)의 전위(VCC)보다 높게 함으로써, 동작에 영향을 주지 않고 트랜지스터의 게이트 전극에 인가되는 전위를 낮게 억제할 수 있고, 트랜지스터의 문턱값 전압의 시프트를 저감하고, 열화를 억제할 수 있다.
도 22(A)에 있어서 제 1 트랜지스터(31)는, 제 1 단자가 전원선(51)에 전기적으로 접속되고, 제 2 단자가 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되고, 게이트 전극이 제 4 입력단자(24)에 전기적으로 접속되어 있다. 제 2 트랜지스터(32)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되고, 게이트 전극이 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다. 제 3 트랜지스터(33)는, 제 1 단자가 제 1 입력단자(21)에 전기적으로 접속되고, 제 2 단자가 제 1 출력단자(26)에 전기적으로 접속되어 있다. 제 4 트랜지스터(34)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 1 출력단자(26)에 전기적으로 접속되어 있다. 제 5 트랜지스터(35)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 4 입력단자(24)에 전기적으로 접속되어 있다. 제 6 트랜지스터(36)는, 제 1 단자가 전원선(52)에 전기적으로 접속되고, 제 2 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 5 입력단자(25)에 전기적으로 접속되어 있다. 제 7 트랜지스터(37)는, 제 1 단자가 전원선(52)에 전기적으로 접속되고, 제 2 단자가 제 8 트랜지스터(38)의 제 2 단자에 전기적으로 접속되고, 게이트 전극이 제 3 입력단자(23)에 전기적으로 접속되어 있다. 제 8 트랜지스터(38)는, 제 1 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 2 입력단자(22)에 전기적으로 접속되어 있다. 제 9 트랜지스터(39)는, 제 1 단자가 제 1 트랜지스터(31)의 제 2 단자 및 제 2 트랜지스터(32)의 제 2 단자에 전기적으로 접속되고, 제 2 단자가 제 3 트랜지스터(33)의 게이트 전극 및 제 10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 전원선(52)에 전기적으로 접속되어 있다. 제 10 트랜지스터(40)는, 제 1 단자가 제 1 입력단자(21)에 전기적으로 접속되고, 제 2 단자가 제 2 출력단자(27)에 전기적으로 접속되고, 게이트 전극이 제 9 트랜지스터(39)의 제 2 단자에 전기적으로 접속되어 있다. 제 11 트랜지스터(41)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 출력단자(27)에 전기적으로 접속되고, 게이트 전극이 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다. 제 12 트랜지스터(42)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 출력단자(27)에 전기적으로 접속되고, 게이트 전극이 제 7 트랜지스터(37)의 게이트 전극에 전기적으로 접속되어 있다. 제 13 트랜지스터(43)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 1 출력단자(26)에 전기적으로 접속되고, 게이트 전극이 제 7 트랜지스터(37)의 게이트 전극에 전기적으로 접속되어 있다.
도 22(A)에 있어서, 제 3 트랜지스터(33)의 게이트 전극, 제 10 트랜지스터(40)의 게이트 전극, 및 제 9 트랜지스터(39)의 제 2 단자의 접속 부분을 노드 A로 한다. 또한, 제 2 트랜지스터(32)의 게이트 전극, 제 4 트랜지스터(34)의 게이트 전극, 제 5 트랜지스터(35)의 제 2 단자, 제 6 트랜지스터(36)의 제 2 단자, 제 8 트랜지스터(38)의 제 1 단자, 및 제 11 트랜지스터(41)의 접속 부분을 노드 B로 한다(도 22(A) 참조).
도 22(A)에 나타낸 펄스 출력 회로를 복수 구비하는 시프트 레지스터의 타이밍 차트에 대해서, 도 22(B)에 나타낸다.
아울러, 도 22(A)에 나타낸 바와 같이, 게이트 전극에 제 2 전원 전위(VCC)가 인가되는 제 9 트랜지스터(39)를 마련해 둠으로써, 부트스트랩 동작의 전후에, 이하와 같은 이점이 있다.
게이트 전극에 제 2 전위(VCC)가 인가되는 제 9 트랜지스터(39)가 없는 경우, 부트스트랩 동작에 의해 노드 A의 전위가 상승하면, 제 1 트랜지스터(31)의 제 2 단자인 소스 전극의 전위가 상승하여, 제 1 전원 전위(VDD)보다 높아진다. 그리고 제 1 트랜지스터(31)의 소스 전극이 제 1 단자측, 즉 전원선(51) 측으로 전환된다. 그렇기 때문에, 제 1 트랜지스터(31)에 있어서는, 게이트 전극과 소스 전극의 사이, 게이트 전극과 드레인 전극의 사이 모두, 큰 바이어스 전압이 인가되므로 큰 스트레스가 가해져, 트랜지스터의 열화의 요인이 될 수 있다. 이에, 게이트 전극에 제 2 전원 전위(VCC)가 인가되는 제 9 트랜지스터(39)를 마련해 둠으로써, 부트스트랩 동작에 의해 노드 A의 전위는 상승하나, 제 1 트랜지스터(31)의 제 2 단자의 전위의 상승하지 않도록 할 수 있다. 즉, 제 9 트랜지스터(39)를 마련함으로써, 제 1 트랜지스터(31)의 게이트 전극과 소스 전극의 사이에 인가되는 음의 바이어스 전압의 값을 작게 할 수 있다. 따라서, 본 실시형태의 회로 구성으로 함으로써, 제 1 트랜지스터(31)의 게이트 전극과 소스 전극의 사이에 인가되는 음의 바이어스 전압도 작게 할 수 있으므로, 스트레스에 의한 제 1 트랜지스터(31)의 열화를 억제할 수 있다.
아울러, 제 9 트랜지스터(39)를 마련하는 부분에 대해서는, 제 1 트랜지스터(31)의 제 2 단자와 제 3 트랜지스터(33)의 게이트 전극의 사이에 제 1 단자와 제 2 단자를 통해 접속되도록 마련하는 구성일 수 있다. 아울러, 본 실시형태에서의 펄스 출력 회로를 복수 구비하는 시프트 레지스터의 경우, 주사선 구동회로보다 단수가 많은 신호선 구동회로에서는 제 9 트랜지스터(39)를 생략할 수도 있어, 트랜지스터 수를 삭감할 수 있는 이점이 있다.
아울러, 제 1 트랜지스터(31) 내지 제 13 트랜지스터(43)의 활성층으로서, 산화물 반도체를 이용함으로써, 트랜지스터의 오프 전류를 저감시킴과 아울러, 온 전류 및 전계 효과 이동도를 높일 수 있고, 나아가 열화의 정도를 저감시킬 수 있으므로, 회로 내의 오동작을 저감시킬 수 있다. 또한 산화물 반도체를 이용한 트랜지스터는, 아몰퍼스 실리콘을 이용한 트랜지스터에 비해, 게이트 전극에 고전위가 인가됨에 따른 트랜지스터의 열화의 정도가 작다. 그러므로, 제 2 전원 전위(VCC)를 공급하는 전원선에, 제 1 전원 전위(VDD)를 공급해도 동일한 동작을 얻을 수 있으며, 또한 회로간에 마련되는 전원선의 수를 저감시킬 수 있으므로, 회로의 소형화를 도모할 수 있다.
아울러, 제 7 트랜지스터(37)의 게이트 전극으로 제 3 입력단자(23)에 의해 공급되는 클록 신호, 제 8 트랜지스터(38)의 게이트 전극으로 제 2 입력단자(22)에 의해 공급되는 클록 신호는, 제 7 트랜지스터의 게이트 전극으로 제 2 입력단자(22)에 의해 공급되는 클록 신호, 제 8 게이트 전극으로 제 3 입력단자(23)에 의해 공급되는 클록 신호가 되도록, 결선 관계를 바꾸어도 동일한 작용을 나타낸다. 이때, 도 22(A)에 나타내는 시프트 레지스터에 있어서, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38)가 모두 온 상태에서, 제 7 트랜지스터(37)가 오프, 제 8 트랜지스터(38)가 온 상태, 이어서 제 7 트랜지스터(37)가 오프, 제 8 트랜지스터(38)가 오프 상태가 되도록 함으로써, 제 2 입력단자(22) 및 제 3 입력단자(23)의 전위가 저하됨으로써 발생하는 노드 B의 전위의 저하가 제 7 트랜지스터(37)의 게이트 전극의 전위의 저하, 및 제 8 트랜지스터(38)의 게이트 전극의 전위의 저하에 기인하여 2 회 발생하게 된다. 한편, 도 22(A)에 나타내는 시프트 레지스터를 도 22(B)의 기간과 같이, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38)가 모두 온 상태에서, 제 7 트랜지스터(37)가 온, 제 8 트랜지스터(38)가 오프 상태, 이어서, 제 7 트랜지스터(37)가 오프, 제 8 트랜지스터(38)가 오프 상태가 되도록 함으로써, 제 2 입력단자(22) 및 제 3 입력단자(23)의 전위가 저하함에 따라 발생하는 노드 B의 전위의 저하를 제 8 트랜지스터(38)의 게이트 전극의 전위의 저하에 의한 1회로 저감할 수 있다. 그러므로, 제 7 트랜지스터(37)의 게이트 전극(아래쪽 게이트 전극 및 위쪽 게이트 전극)으로 제 3 입력단자(23)로부터 클록 신호가 공급되고, 제 8 트랜지스터(38)의 게이트 전극(아래쪽 게이트 전극 및 위쪽 게이트 전극)으로 제 2 입력단자(22)로부터 클록 신호가 공급되는 결선 관계로 하는 것이 바람직하다. 왜냐하면, 노드 B의 전위의 변동 횟수가 줄이고, 또한 노이즈를 줄일 수 있기 때문이다.
이와 같이, 제 1 출력단자(26) 및 제 2 출력단자(27)의 전위를 L레벨로 유지하는 기간에, 노드 B에 정기적으로 H레벨의 신호가 공급되는 구성으로 함으로써, 펄스 출력 회로의 오동작을 억제할 수 있다.
*본 실시형태는 상기 실시형태와 조합하여 실시하는 것이 가능하다.
(실시형태 10)
본 발명의 일 양태에 따른 액정표시장치는 이동도 및 온 전류가 높고, 또한 신뢰성이 높은 박막 트랜지스터를 이용하고 있으므로, 콘트라스트 및 시인성이 높다. 본 실시형태에서는, 본 발명의 일 양태에 따른 액정표시장치의 구성에 대해서 설명한다.
도 23에, 본 발명의 일 양태에 따른 액정표시장치의 화소의 단면도를 일례로서 나타낸다. 도 23에 나타내는 박막 트랜지스터(1401)는 절연 표면 위에 형성된 게이트 전극(1402)과, 게이트 전극 상의 게이트 절연막(1403)과, 게이트 절연막(1403) 위에서 게이트 전극(1402)과 중첩되어 있는 산화물 반도체막(1404)과, 산화물 반도체막(1404) 위에 차례로 적층하도록 형성되고, 소스 전극 또는 드레인 전극으로서 기능하는 한 쌍의 도전막(1406a) 및 도전막(1406b)을 갖는다. 나아가, 박막 트랜지스터(1401)는 산화물 반도체막(1404) 위에 형성된 절연막(1407)을 그 구성요소에 포함할 수도 있다. 절연막(1407)은 게이트 전극(1402), 게이트 절연막(1403), 산화물 반도체막(1404), 도전막(1406a) 및 도전막(1406b)을 덮도록 형성되어 있다.
아울러, 본 실시형태에서는, 실시형태 1에 나타내는 제작 방법에 따라 형성된 소스 전극과 드레인 전극을 예로 들고 있지만, 실시형태 2 내지 실시형태 4에 나타내는 제작 방법에 따라 형성된 소스 전극과 드레인 전극을 이용할 수도 있다.
절연막(1407) 위에는 절연막(1408)이 형성되어 있다. 절연막(1407), 절연막(1408)의 일부에는 개구부가 마련되어 있고, 그 개구부에서 도전막(1406b) 중 하나와 접하도록, 화소 전극(1410)이 형성되어 있다.
또한, 절연막(1408) 위에는, 액정소자의 셀 갭을 제어하기 위한 스페이서(1417)가 형성되어 있다. 스페이서(1417)는 절연막을 원하는 형상으로 에칭함으로써 형성하는 것이 가능하지만, 필러를 절연막(1408) 위에 분산시킴으로써 셀 갭을 제어하도록 할 수도 있다.
그리고 화소 전극(1410) 위에는, 배향막(1411)이 형성되어 있다. 또한 화소 전극(1410)과 대치하는 위치에는, 대향 전극(1413)이 마련되어 있고, 대향 전극(1413)의 화소 전극(1410)에 가까운 측에는 배향막(1414)이 형성되어 있다. 배향막(1411), 배향막(1414)은 폴리이미드, 폴리비닐 알코올 등의 유기수지를 이용하여 형성할 수 있고, 그 표면에는, 러빙 등의 액정 분자를 일정 방향으로 배열시키기 위한 배향 처리가 실시되어 있다. 러빙은, 배향막에 압력을 가하면서 나일론 등의 천을 감은 롤러를 회전시켜, 상기 배향막의 표면을 일정 방향으로 문지름으로써 수행할 수 있다. 아울러, 산화 규소 등의 무기재료를 이용하여, 배향 처리를 실시하지 않고, 증착법으로 배향 특성을 갖는 배향막(1411), 배향막(1414)을 직접 형성하는 것도 가능하다.
그리고 화소 전극(1410)과 대향 전극(1413)의 사이에 시일재(1416)에 둘러싸인 영역에는 액정(1415)이 마련되어 있다. 액정(1415)의 주입은 디스펜서식(적하식)을 이용할 수도 있고, 디핑식(펌핑식)을 이용할 수도 있다. 아울러, 시일재(1416)에는 필러가 혼입되어 있을 수도 있다.
또한, 화소 전극(1410)과 대향 전극(1413)과 액정(1415)으로 형성되는 액정소자는 특정 파장 영역의 광을 통과할 수 있는 컬러필터와 중첩되어 있을 수도 있다. 컬러필터는 대향 전극(1413)이 형성되어 있는 기판(대향 기판)(1420) 위에 형성할 수 있다. 칼러필터는 안료를 분산시킨 아크릴계 수지 등의 유기수지를 기판(1420) 위에 도포한 후, 포토리소그래피를 이용하여 선택적으로 형성할 수 있다. 또한, 안료를 분산시킨 폴리이미드계 수지를 기판(1420) 위에 도포한 후, 에칭을 이용하여 선택적으로 형성할 수도 있다. 혹은, 잉크젯 등의 액적 토출법을 이용함으로써 선택적으로 컬러필터를 형성할 수도 있다.
또한, 화소간에서의 액정(1415)의 배향의 흐트러짐에 기인하는 디스클리네이션이 시인되는 것을 방지하기 위해, 화소 사이에 광을 차폐할 수 있는 차폐막을 형성할 수도 있다. 차폐막으로는, 카본블랙, 저차 산화 티타늄 등의 흑색안료를 포함하는 유기수지를 이용할 수 있다. 또는, 크롬을 이용한 막으로, 차폐막을 형성하는 것도 가능하다.
화소 전극(1410)과 대향 전극(1413)은, 예를 들어 산화 인듐 주석(ITSO), 산화 인듐 주석(ITO), 산화 아연(ZnO), 산화 인듐 아연(IZO), 갈륨을 첨가한 산화 아연(GZO) 등의 투명 도전재료를 이용할 수 있다. 아울러, 본 실시형태에서는, 화소 전극(1410) 및 대향 전극(1413)에 광을 투과하는 도전막을 이용하여, 투과형 액정소자를 제작하는 예를 나타냈으나, 본 발명은 이 구성에 한정되지 않는다. 본 발명의 일 양태에 따른 액정표시장치는 반투과형 또는 반사형일 수도 있다.
아울러, 본 실시형태에서는 액정표시장치로서, TN(Twisted Nematic)형을 나타냈으나, VA(Virtical Alig㎚ent)형, OCB(optically compensated Birefringence)형, IPS(In-Plane Switching)형 등의, 그 외의 액정표시장치에도 본 발명의 박막 트랜지스터를 이용할 수 있다.
또한, 배향막을 이용하지 않는 블루상을 나타내는 액정을 이용할 수도 있다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서 밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위해서 5중량% 이상의 카이럴제를 혼합시킨 액정 조성물을 사용하여 액정(1415)에 이용한다. 블루상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은 응답 속도가 10μsec. 이상 100μsec. 이하로 짧고, 광학적 등방성이기 때문에 배향 처리가 필요하지 않으며, 시야각 의존성이 작다.
도 24는, 본 발명의 액정표시장치의 구조를 나타내는 사시도의 일례이다. 도 24에 나타내는 액정표시장치는, 한 쌍의 기판 간에 액정소자가 형성된 액정패널(1601), 제 1 확산판(1602), 프리즘 시트(1603), 제 2 확산판(1604), 도광판(1605), 반사판(1606), 광원(1607), 회로기판(1608)을 갖고 있다.
액정패널(1601), 제 1 확산판(1602), 프리즘 시트(1603), 제 2 확산판(1604), 도광판(1605), 반사판(1606)은 차례로 적층되어 있다. 광원(1607)은 도광판(1605)의 단부에 마련되어 있고, 도광판(1605) 내부로 확산된 광원(1607)으로부터의 광은 제 1 확산판(1602), 프리즘 시트(1603) 및 제 2 확산판(1604)에 의해 균일하게 액정패널(1601)에 조사된다.
아울러, 본 실시형태에서는, 제 1 확산판(1602)과 제 2 확산판(1604)을 이용하고 있지만, 확산판의 수는 이에 한정되지 않으며, 단수여도 3 이상이어도 좋다. 그리고 확산판은 도광판(1605)과 액정패널(1601)의 사이에 마련되어 있을 수 있다. 따라서, 프리즘 시트(1603)보다 액정패널(1601)에 가까운 측에만 확산판이 마련되어 있을 수도 있고, 프리즘 시트(1603)보다 도광판(1605)에 가까운 측에만 확산판이 마련되어 있을 수도 있다.
*또한 프리즘 시트(1603)는, 도 24에 나타낸 단면이 톱니상인 형위에 한정되지 않으며, 도광판(1605)으로부터의 광을 액정패널(1601) 측에 집광할 수 있는 형상을 갖고 있으면 된다.
회로기판(1608)에는, 액정패널(1601)에 입력되는 각종 신호를 생성하는 회로, 또는 이들 신호에 처리를 실시하는 회로 등이 마련되어 있다. 그리고 도 24에서는, 회로기판(1608)과 액정패널(1601)이 FPC(Flexible Printed Circuit)(1609)를 통해 접속되어 있다. 아울러, 상기 회로는 COG(Chip ON Glass)법을 이용하여 액정패널(1601)에 접속되어 있을 수도 있고, 상기 회로의 일부가 FPC(1609)에 COF(Chip On Film)법을 이용하여 접속되어 있을 수도 있다.
도 24에서는, 광원(1607)의 구동을 제어하는 제어계의 회로가 회로기판(1608)에 마련되어 있고, 그 제어계의 회로와 광원(1607)이 FPC(1610)를 통해 접속되어 있는 예를 나타내고 있다. 단, 상기 제어계의 회로는 액정패널(1601)에 형성되어 있을 수도 있고, 이 경우는 액정패널(1601)과 광원(1607)이 FPC 등에 의해 접속되도록 한다.
아울러, 도 24는, 액정패널(1601)의 단부에 광원(1607)을 배치하는 엣지 라이트형 광원을 예시하고 있지만, 본 발명의 액정표시장치는 광원(1607)이 액정패널(1601)의 바로 아래에 배치되는 직하형일 수도 있다.
본 실시형태는 상기 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 11)
본 실시형태에서는, 본 발명의 일 양태에 따른 박막 트랜지스터를 화소에 이용한 발광장치의 구성에 대해서 설명한다. 본 실시형태에서는, 발광소자를 구동시키기 위한 트랜지스터가 n형인 경우에 있어서의 화소의 단면 구조에 대해서 도 25를 이용하여 설명한다. 아울러 도 25에서는, 제 1 전극이 음극, 제 2 전극이 양극인 경우에 대해서 설명하고 있으나, 제 1 전극이 양극, 제 2 전극이 음극일 수도 있다.
도 25(A)에, 트랜지스터(6031)가 n형이고, 발광소자(6033)로부터 나온 광을 제 1 전극(6034) 측으로부터 추출하는 경우의 화소의 단면도를 나타낸다. 트랜지스터(6031)는 절연막(6037)으로 덮여 있으며, 절연막(6037) 위에는 개구부를 갖는 격벽(6038)이 형성되어 있다. 격벽(6038)의 개구부에 있어서 제 1 전극(6034)이 일부 노출되어 있고, 그 개구부에 있어서 제 1 전극(6034), 전계 발광층(6035), 제 2 전극(6036)이 차례로 적층되어 있다.
제 1 전극(6034)은 광을 투과하는 재료 또는 막 두께로 형성하고, 또한 일함수가 작은 금속, 합금, 전기 전도성 화합물, 및 이들의 혼합물 등으로 형성할 수 있다. 구체적으로는, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 이들을 포함하는 합금(Mg:Ag, Al:Li, Mg:In 등), 및 이들의 화합물(불화칼슘, 질화칼슘) 외에, Yb나 Er 등의 희토류 금속을 이용할 수 있다. 또한 전자 주입층을 마련하는 경우, 알루미늄 등의 다른 도전층을 이용하는 것도 가능하다. 그리고 제 1 전극(6034)을 광이 투과할 정도의 막 두께(바람직하게는, 5㎚~30㎚ 정도)로 형성한다. 나아가, 광이 투과할 정도의 막 두께를 갖는 상기 도전층의 위 또는 아래에 접하도록, 투광성 산화물 도전재료를 이용하여 투광성을 갖는 도전층을 형성하고, 제 1 전극(6034)의 시트 저항을 억제하도록 할 수도 있다. 아울러, 인듐 주석 산화물(ITO), 산화 아연(ZnO), 산화 인듐 아연(IZO), 갈륨을 첨가한 산화 아연(GZO) 등 그 외의 투광성 산화물 도전재료를 이용한 도전층만을 이용하는 것도 가능하다. 또한 ITO 및 산화 규소를 포함하는 인듐 주석 산화물(이하, ITSO라 함)이나, 산화 규소를 포함하는 산화 인듐에, 추가로 2~20%의 산화아연(ZnO)을 혼합한 것을 이용할 수도 있다. 투광성 산화물 도전재료를 이용하는 경우, 전계 발광층(6035)에 전자 주입층을 마련하는 것이 바람직하다.
또한 제 2 전극(6036)은, 광을 반사 혹은 차폐하는 재료 및 막 두께로 형성하고, 또한 양극으로서 이용하는데 적합한 재료로 형성한다. 예를 들어, 질화 티타늄, 질화 지르코늄, 티타늄, 텅스텐, 니켈, 백금, 크롬, 은, 알루미늄 중 하나 또는 복수로 이루어지는 단층막 외에, 질화 티타늄과 알루미늄을 주성분으로 하는 막과의 적층, 질화 티타늄막과 알루미늄을 주성분으로 하는 막과 질화 티타늄막과의 3층 구조 등을 제 2 전극(6036)에 이용할 수 있다.
전계 발광층(6035)은 단수 또는 복수의 층으로 구성되어 있다. 복수의 층으로 구성되어 있는 경우, 이들 층은 캐리어 수송 특성의 관점에서 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층 등으로 분류할 수 있다. 전계 발광층(6035)이 발광층 외에, 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 중 어느 하나를 갖고 있는 경우, 제 1 전극(6034)으로부터, 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층의 순서로 적층한다. 아울러 각 층의 경계선은 반드시 명확할 필요는 없으며, 서로의 층을 구성하고 있는 재료가 일부 혼합되어, 계면이 불명료하게 되어 있는 경우도 있다. 각 층에는 유기계 재료, 무기계 재료를 이용하는 것이 가능하다. 유기계 재료로서, 고분자계, 중분자계, 저분자계 중 어느 재료도 이용이 가능하다. 또한 중분자계 재료란, 구조 단위의 반복의 수(중합도)가 2에서 20 정도의 저집합체에 상당한다. 정공 주입층과 정공 수송층과의 구별은 반드시 엄밀한 것은 아니며, 이들은 정공 수송성(정공 이동도)이 특히 중요한 특성인 의미에서 동일하다. 편의상 정공 주입층은 양극에 접하는 측의 층이며, 정공 주입층에 접하는 층을 정공 수송층이라고 불러 구별한다. 전자 수송층, 전자 주입층에 대해서도 마찬가지이며, 음극에 접하는 층을 전자 주입층이라 부르고, 전자 주입층에 접하는 층을 전자 수송층이라 부르고 있다. 발광층은 전자 수송층을 겸하는 경우도 있어, 발광성 전자 수송층이라고도 불린다.
도 25(A)에 나타낸 화소의 경우, 발광소자(6033)로부터 나온 광을 흰색 화살표로 나타낸 바와 같이 제 1 전극(6034) 측으로부터 추출할 수 있다.
이어서 도 25(B)에, 트랜지스터(6041)가 n형이고, 발광소자(6043)로부터 나온 광을 제 2 전극(6046) 측으로부터 추출하는 경우의 화소의 단면도를 나타낸다. 트랜지스터(6041)는 절연막(6047)으로 덮여 있고, 절연막(6047) 위에는 개구부를 갖는 격벽(6048)이 형성되어 있다. 격벽(6048)의 개구부에 있어서 제 1 전극(6044)이 일부 노출되어 있고, 그 개구부에 있어서 제 1 전극(6044), 전계 발광층(6045), 제 2 전극(6046)이 차례로 적층되어 있다.
제 1 전극(6044)은 광을 반사 혹은 차폐하는 재료 및 막 두께로 형성하고, 또한 일함수가 작은 금속, 합금, 전기 전도성 화합물, 및 이들의 혼합물 등으로 형성할 수 있다. 구체적으로는, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 이들을 포함하는 합금(Mg:Ag, Al:Li, Mg:In 등), 및 이들의 화합물(불화칼슘, 질화칼슘) 외에, Yb나 Er 등의 희토류 금속을 이용할 수 있다. 또한 전자 주입층을 마련하는 경우, 알루미늄 등의 다른 도전층을 이용하는 것도 가능하다.
또한 제 2 전극(6046)은 광을 투과하는 재료 또는 막 두께로 형성하고, 또한 양극으로서 이용하는데 적합한 재료로 형성한다. 예를 들어, 인듐 주석 산화물(ITO), 산화 아연(ZnO), 산화 인듐 아연(IZO), 갈륨을 첨가한 산화 아연(GZO) 등 그 외의 투광성 산화물 도전재료를 제 2 전극(6046)에 이용하는 것이 가능하다. 또한 ITO 및 산화 규소를 포함하는 인듐 주석 산화물(이하, ITSO라 함)이나, 산화 규소를 포함하는 산화인듐에 추가로 2~20%의 산화 아연(ZnO)을 혼합한 것을 제 2 전극(6046)에 이용할 수도 있다. 또한 상기 투광성 산화물 도전재료 외에, 예를 들어 질화 티타늄, 질화 지르코늄, 티타늄, 텅스텐, 니켈, 백금, 크롬, 은, 알루미늄 중 하나 또는 복수로 이루어지는 단층막 외에, 질화 티타늄과 알루미늄을 주성분으로 하는 막과의 적층, 질화 티타늄막과 알루미늄을 주성분으로 하는 막과 질화 티타늄막과의 3층 구조 등을 제 2 전극(6046)에 이용할 수도 있다. 단, 투광성 산화물 도전재료 이외의 재료를 이용하는 경우, 광이 투과 할 정도의 막 두께(바람직하게는, 5㎚~30㎚ 정도)로 제 2 전극(6046)을 형성한다.
전계 발광층(6045)은 도 25(A)의 전계 발광층(6035)과 동일하게 형성할 수 있다.
도 25(B)에 나타낸 화소의 경우, 발광소자(6043)로부터 나온 광을 흰색 화살표로 나타낸 바와 같이 제 2 전극(6046) 측으로부터 추출할 수 있다.
이어서 도 25(C)에, 트랜지스터(6051)가 n형이고, 발광소자(6053)로부터 나온 광을 제 1 전극(6054) 측 및 제 2 전극(6056) 측으로부터 추출하는 경우의 화소의 단면도를 나타낸다. 트랜지스터(6051)는 절연막(6057)으로 덮여 있고, 절연막(6057) 위에는 개구부를 갖는 격벽(6058)이 형성되어 있다. 격벽(6058)의 개구부에 있어서 제 1 전극(6054)이 일부 노출되어 있고, 그 개구부에 있어서 제 1 전극(6054), 전계 발광층(6055), 제 2 전극(6056)이 차례로 적층되어 있다.
제 1 전극(6054)은 도 25(A)의 제 1 전극(6034)과 동일하게 형성할 수 있다. 또한 제 2 전극(6056)은 도 25(B)의 제 2 전극(6046)과 동일하게 형성할 수 있다. 전계 발광층(6055)은 도 25(A)의 전계 발광층(6035)과 동일하게 형성할 수 있다.
도 25(C)에 나타낸 화소의 경우, 발광소자(6053)로부터 나온 광을 흰색 화살표로 나타낸 바와 같이 제 1 전극(6054) 측 및 제 2 전극(6056) 측으로부터 추출할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
본 발명의 일 양태에 따른 반도체 장치를 이용함으로써 신뢰성이 높고 고속 구동의 전자기기를 제공하는 것이 가능하다. 또한, 본 발명의 일 양태에 따른 반도체 표시장치를 이용함으로써 신뢰성이 높고 콘트라스트 및 시인성이 높은 표시가 가능한 전자기기를 제공하는 것이 가능하다.
또한, 본 발명의 반도체 장치에서는, 제작 공정에서의 가열 처리의 온도를 억제할 수 있으므로, 유리보다 내열성이 떨어지는 플라스틱 등의 가요성을 갖는 합성수지로 이루어지는 기판위에서도, 특성이 뛰어나고 신뢰성이 높은 박막 트랜지스터를 제작하는 것이 가능하다. 따라서, 본 발명의 일 양태에 따른 제작 방법을 이용함으로써, 신뢰성이 높고 경량이면서 또한 플렉시블한 반도체 장치를 제공하는 것이 가능하다. 플라스틱 기판으로서, 폴리에틸렌테레프탈레이트(PET)로 대표되는 폴리에스테르, 폴리에테르술폰(PES), 폴리에틸렌나프탈레이트(PEN), 폴리카보네이트(PC), 폴리에테르에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴 부타디엔 스티렌 수지, 폴리염화비닐, 폴리프로필렌, 폴리초산비닐, 아크릴 수지 등을 들 수 있다.
본 발명의 일 양태에 따른 반도체 장치는 표시장치, 노트북형 퍼스널 컴퓨터, 기록매체를 구비한 화상재생장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 이용할 수 있다. 그 외에, 본 발명의 일 양태에 따른 반도체 장치를 이용할 수 있는 전자기기로서, 휴대전화, 휴대형 게임기, 휴대 정보 단말, 전자서적, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드마운트 디스플레이), 내비게이션 시스템, 음향재생장치(카오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자기기의 구체적인 예를 도 26에 나타낸다.
도 26(A)는 전자서적이며, 하우징(7001), 표시부(7002) 등을 갖는다. 본 발명의 일 양태에 따른 반도체 표시장치는 표시부(7002)에 이용할 수 있다. 표시부(7002)에 본 발명의 일 양태에 따른 반도체 표시장치를 이용함으로써, 신뢰성이 높고, 콘트라스트 및 시인성이 높은 표시가 가능한 전자서적을 제공할 수 있다. 또한, 본 발명의 일 양태에 따른 반도체 장치는 전자서적의 구동을 제어하기 위한 집적회로에 이용할 수 있다. 전자서적의 구동을 제어하기 위한 집적회로에 본 발명의 일 양태에 따른 반도체 장치를 이용함으로써, 신뢰성이 높고 고속 구동이 가능한 전자서적을 제공할 수 있다. 또한, 가요성을 갖는 기판을 이용함으로써, 반도체 장치, 반도체 표시장치에 가요성을 갖게 할 수 있으므로, 플렉시블하면서 가벼워 사용하기에 편리한 전자서적을 제공할 수 있다.
도 26(B)는 표시장치이며, 하우징(7011), 표시부(7012), 지지대(7013) 등을 갖는다. 본 발명의 일 양태에 따른 반도체 표시장치는 표시부(7012)에 이용할 수 있다. 표시부(7012)에 본 발명의 일 양태에 따른 반도체 표시장치를 이용함으로써, 신뢰성이 높고, 콘트라스트 및 시인성이 높은 표시가 가능한 표시장치를 제공할 수 있다. 또한, 본 발명의 일 양태에 따른 반도체 장치는 표시장치의 구동을 제어하기 위한 집적회로에 이용할 수 있다. 표시장치의 구동을 제어하기 위한 집적회로에 본 발명의 일 양태에 따른 반도체 장치를 이용함으로써, 신뢰성이 높고 고속 구동이 가능한 표시장치를 제공할 수 있다. 또한 표시장치에는 퍼스널 컴퓨터용, TV 방송 수신용, 광고 표시용 등의 모든 정보 표시용 표시장치가 포함된다.
도 26(C)는 표시장치이며, 하우징(7021), 표시부(7022) 등을 갖는다. 본 발명의 일 양태에 따른 반도체 표시장치는 표시부(7022)에 이용할 수 있다. 표시부(7022)에 본 발명의 일 양태에 따른 반도체 표시장치를 이용함으로써, 신뢰성이 높고, 콘트라스트 및 시인성이 높은 표시가 가능한 표시장치를 제공할 수 있다. 또한, 본 발명의 일 양태에 따른 반도체 장치는 표시장치의 구동을 제어하기 위한 집적회로에 이용할 수 있다. 표시장치의 구동을 제어하기 위한 집적회로에 본 발명의 일 양태에 따른 반도체 장치를 이용함으로써, 신뢰성이 높고 고속 구동이 가능한 표시장치를 제공할 수 있다. 또한, 가요성을 갖는 기판을 이용함으로써, 반도체 장치, 반도체 표시장치에 가요성을 갖게 할 수 있으므로, 플렉시블하면서 가벼워 사용하기에 편리한 표시장치를 제공할 수 있다. 따라서, 도 26(C)에 나타낸 바와 같이, 직물 등에 고정시켜 표시장치를 사용할 수 있어 표시장치의 응용의 폭이 현격하게 넓어진다.
도 26(D)는 휴대형 게임기이며, 하우징(7031), 하우징(7032), 표시부(7033), 표시부(7034), 마이크로폰(7035), 스피커(7036), 조작 키(7037), 스타일러스(7038) 등을 갖는다. 본 발명의 일 양태에 따른 반도체 표시장치는 표시부(7033), 표시부(7034)에 이용할 수 있다. 표시부(7033), 표시부(7034)에 본 발명의 일 양태에 따른 반도체 표시장치를 이용함으로써, 신뢰성이 높고, 콘트라스트 및 시인성이 높은 표시가 가능한 휴대형 게임기를 제공할 수 있다. 또한, 본 발명의 일 양태에 따른 반도체 장치는 휴대형 게임기의 구동을 제어하기 위한 집적회로에 이용할 수 있다. 휴대형 게임기의 구동을 제어하기 위한 집적회로에 본 발명의 일 양태에 따른 반도체 장치를 이용함으로써, 신뢰성이 높고 고속 구동이 가능한 휴대형 게임기를 제공할 수 있다. 아울러, 도 26(D)에 나타낸 휴대형 게임기는 2개의 표시부(7033)와 표시부(7034)를 갖고 있지만, 휴대형 게임기가 갖는 표시부의 수는, 이에 한정되지 않는다.
도 26(E)는 휴대전화이며, 하우징(7041), 표시부(7042), 음성 입력부(7043), 음성 출력부(7044), 조작 키(7045), 수광부(7046) 등을 갖는다. 수광부(7046)에서 수신한 광을 전기신호로 변환함으로써, 외부의 화상을 도입할 수 있다. 본 발명의 일 양태에 따른 반도체 표시장치는 표시부(7042)에 이용할 수 있다. 표시부(7042)에 본 발명의 일 양태에 따른 반도체 표시장치를 이용함으로써, 신뢰성이 높고, 콘트라스트 및 시인성이 높은 표시가 가능한 휴대전화를 제공할 수 있다. 또한, 본 발명의 일 양태에 따른 반도체 장치는 휴대전화의 구동을 제어하기 위한 집적회로에 이용할 수 있다. 휴대전화의 구동을 제어하기 위한 집적회로에 본 발명의 일 양태에 따른 반도체 장치를 이용함으로써, 신뢰성이 높고 고속 구동이 가능한 휴대전화를 제공할 수 있다.
본 실시예는 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
10 : 펄스 출력 회로 11 : 배선
12 : 배선 13 : 배선
14 : 배선 15 : 배선
21 : 입력단자 22 : 입력단자
23 : 입력단자 24 : 입력단자
25 : 입력단자 26 : 출력단자
27 : 출력단자 31 : 트랜지스터
32 : 트랜지스터 33 : 트랜지스터
34 : 트랜지스터 35 : 트랜지스터
36 : 트랜지스터 37 : 트랜지스터
38 : 트랜지스터 39 : 트랜지스터
40 : 트랜지스터 41 : 트랜지스터
42 : 트랜지스터 43 : 트랜지스터
51 : 전원선 52 : 전원선
53 : 전원선 100 : 기판
101 : 게이트 전극 102 : 게이트 절연막
103 : 산화물 반도체막 104 : 산화물 반도체막
105a : 도전막 105b : 도전막
105c : 도전막 105d : 도전막
105e : 도전막 106 : 소스 전극
107 : 드레인 전극 108 : 산화물 반도체막
109 : 절연막 110 : 트랜지스터
111 : 백게이트 전극 112 : 절연막
120 : 박막 트랜지스터 126 : 소스 전극
127 : 드레인 전극 128 : 산화물 반도체막
129 : 절연막 130 : 박막 트랜지스터
136 : 소스 전극 137 : 드레인 전극
138 : 산화물 반도체막 139 : 절연막
140 : 박막 트랜지스터 146 : 소스 전극
147 : 드레인 전극 148 : 산화물 반도체막
149 : 절연막 300 : 기판
301 : 게이트 전극 302 : 게이트 절연막
303 : 산화물 반도체막 304 : 산화물 반도체막
305a : 도전막 305b : 도전막
306 : 소스 전극 307 : 드레인 전극
309 : 절연막 310 : 박막 트랜지스터
311 : 채널 보호막 312 : 백게이트 전극
313 : 절연막 400 : 기판
401 : 게이트 전극 402 : 게이트 절연막
403 : 산화물 반도체막 404 : 산화물 반도체막
405a : 도전막 405b : 도전막
406 : 소스 전극 407 : 드레인 전극
409 : 절연막 410 : 박막 트랜지스터
700 : 화소부 701 : 신호선 구동회로
702 : 주사선 구동회로 703 : 화소
704 : 트랜지스터 705 : 표시소자
706 : 유지용량 707 : 신호선
708 : 주사선 710 : 화소 전극
711 : 대향 전극 712 : 마이크로 캡슐
713 : 드레인 전극 714 : 수지
800 : 기판 801 : 게이트 전극
802 : 게이트 절연막 803 : 산화물 반도체막
804 : 산화물 반도체막 805 : 산화물 반도체막
806 : 도전막 806a : 도전막
806b : 도전막 807 : 소스 전극
808 : 드레인 전극 809 : 절연막
813 : 박막 트랜지스터 814 : 화소 전극
815 : 투명 도전막 816 : 투명 도전막
819 : 유지용량 820 : 단자
821 : 단자 822 : 용량 배선
1401 : 박막 트랜지스터 1402 : 게이트 전극
1403 : 게이트 절연막 1404 : 산화물 반도체막
1406a : 도전막 1406b : 도전막
1407 : 절연막 1408 : 절연막
1410 : 화소 전극 1411 : 배향막
1413 : 대향 전극 1414 : 배향막
1415 : 액정 1416 : 시일재
1417 : 스페이서 1420 : 기판
1601 : 액정패널 1602 : 확산판
1603 : 프리즘 시트 1604 : 확산판
1605 : 도광판 1606 : 반사판
1607 : 광원 1608 : 회로기판
1609 : FPC 1610 : FPC
5300 : 기판 5301 : 화소부
5302 : 주사선 구동회로 5303 : 주사선 구동회로
5304 : 신호선 구동회로 5305 : 타이밍 제어 회로
5601 : 시프트 레지스터 5602 : 샘플링 회로
5603 : 트랜지스터 5604 : 배선
5605 : 배선 6031 : 트랜지스터
6033 : 발광소자 6034 : 전극
6035 : 전계 발광층 6036 : 전극
6037 : 절연막 6038 : 격벽
6041 : 트랜지스터 6043 : 발광소자
6044 : 전극 6045 : 전계 발광층
6046 : 전극 6047 : 절연막
6048 : 격벽 6051 : 트랜지스터
6053 : 발광소자 6054 : 전극
6055 : 전계 발광층 6056 : 전극
6057 : 절연막 6058 : 격벽
7001 : 하우징 7002 : 표시부
7011 : 하우징 7012 : 표시부
7013 : 지지대 7021 : 하우징
7022 : 표시부 7031 : 하우징
7032 : 하우징 7033 : 표시부
7034 : 표시부 7035 : 마이크로폰
7036 : 스피커 7037 : 조작 키
7038 : 스타일러스 7041 : 하우징
7042 : 표시부 7043 : 음성 입력부
7044 : 음성 출력부 7045 : 조작 키
7046 : 수광부
12 : 배선 13 : 배선
14 : 배선 15 : 배선
21 : 입력단자 22 : 입력단자
23 : 입력단자 24 : 입력단자
25 : 입력단자 26 : 출력단자
27 : 출력단자 31 : 트랜지스터
32 : 트랜지스터 33 : 트랜지스터
34 : 트랜지스터 35 : 트랜지스터
36 : 트랜지스터 37 : 트랜지스터
38 : 트랜지스터 39 : 트랜지스터
40 : 트랜지스터 41 : 트랜지스터
42 : 트랜지스터 43 : 트랜지스터
51 : 전원선 52 : 전원선
53 : 전원선 100 : 기판
101 : 게이트 전극 102 : 게이트 절연막
103 : 산화물 반도체막 104 : 산화물 반도체막
105a : 도전막 105b : 도전막
105c : 도전막 105d : 도전막
105e : 도전막 106 : 소스 전극
107 : 드레인 전극 108 : 산화물 반도체막
109 : 절연막 110 : 트랜지스터
111 : 백게이트 전극 112 : 절연막
120 : 박막 트랜지스터 126 : 소스 전극
127 : 드레인 전극 128 : 산화물 반도체막
129 : 절연막 130 : 박막 트랜지스터
136 : 소스 전극 137 : 드레인 전극
138 : 산화물 반도체막 139 : 절연막
140 : 박막 트랜지스터 146 : 소스 전극
147 : 드레인 전극 148 : 산화물 반도체막
149 : 절연막 300 : 기판
301 : 게이트 전극 302 : 게이트 절연막
303 : 산화물 반도체막 304 : 산화물 반도체막
305a : 도전막 305b : 도전막
306 : 소스 전극 307 : 드레인 전극
309 : 절연막 310 : 박막 트랜지스터
311 : 채널 보호막 312 : 백게이트 전극
313 : 절연막 400 : 기판
401 : 게이트 전극 402 : 게이트 절연막
403 : 산화물 반도체막 404 : 산화물 반도체막
405a : 도전막 405b : 도전막
406 : 소스 전극 407 : 드레인 전극
409 : 절연막 410 : 박막 트랜지스터
700 : 화소부 701 : 신호선 구동회로
702 : 주사선 구동회로 703 : 화소
704 : 트랜지스터 705 : 표시소자
706 : 유지용량 707 : 신호선
708 : 주사선 710 : 화소 전극
711 : 대향 전극 712 : 마이크로 캡슐
713 : 드레인 전극 714 : 수지
800 : 기판 801 : 게이트 전극
802 : 게이트 절연막 803 : 산화물 반도체막
804 : 산화물 반도체막 805 : 산화물 반도체막
806 : 도전막 806a : 도전막
806b : 도전막 807 : 소스 전극
808 : 드레인 전극 809 : 절연막
813 : 박막 트랜지스터 814 : 화소 전극
815 : 투명 도전막 816 : 투명 도전막
819 : 유지용량 820 : 단자
821 : 단자 822 : 용량 배선
1401 : 박막 트랜지스터 1402 : 게이트 전극
1403 : 게이트 절연막 1404 : 산화물 반도체막
1406a : 도전막 1406b : 도전막
1407 : 절연막 1408 : 절연막
1410 : 화소 전극 1411 : 배향막
1413 : 대향 전극 1414 : 배향막
1415 : 액정 1416 : 시일재
1417 : 스페이서 1420 : 기판
1601 : 액정패널 1602 : 확산판
1603 : 프리즘 시트 1604 : 확산판
1605 : 도광판 1606 : 반사판
1607 : 광원 1608 : 회로기판
1609 : FPC 1610 : FPC
5300 : 기판 5301 : 화소부
5302 : 주사선 구동회로 5303 : 주사선 구동회로
5304 : 신호선 구동회로 5305 : 타이밍 제어 회로
5601 : 시프트 레지스터 5602 : 샘플링 회로
5603 : 트랜지스터 5604 : 배선
5605 : 배선 6031 : 트랜지스터
6033 : 발광소자 6034 : 전극
6035 : 전계 발광층 6036 : 전극
6037 : 절연막 6038 : 격벽
6041 : 트랜지스터 6043 : 발광소자
6044 : 전극 6045 : 전계 발광층
6046 : 전극 6047 : 절연막
6048 : 격벽 6051 : 트랜지스터
6053 : 발광소자 6054 : 전극
6055 : 전계 발광층 6056 : 전극
6057 : 절연막 6058 : 격벽
7001 : 하우징 7002 : 표시부
7011 : 하우징 7012 : 표시부
7013 : 지지대 7021 : 하우징
7022 : 표시부 7031 : 하우징
7032 : 하우징 7033 : 표시부
7034 : 표시부 7035 : 마이크로폰
7036 : 스피커 7037 : 조작 키
7038 : 스타일러스 7041 : 하우징
7042 : 표시부 7043 : 음성 입력부
7044 : 음성 출력부 7045 : 조작 키
7046 : 수광부
Claims (14)
- 반도체 장치에 있어서,
기판 위에 있고, 구리를 포함하는 게이트 전극;
상기 게이트 전극 위에 있고, 질화 실리콘을 포함하는 제 1 절연막;
상기 제 1 절연막 위에 있고, 산화 실리콘을 포함하는 제 2 절연막;
상기 제 2 절연막 위에 있고, 인듐과 산소를 포함하는 산화물 반도체막;
상기 산화물 반도체막과 전기적으로 접속된 소스 전극;
상기 산화물 반도체막과 전기적으로 접속된 드레인 전극;
상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위에 있고, 산화 실리콘을 포함하는 제 3 절연막;
상기 제 3 절연막 위에 있고, 질화 실리콘을 포함하는 제 4 절연막; 및
상기 제 4 절연막 위에 있고, 상기 소스 전극과 상기 드레인 전극 중 하나에 전기적으로 접속된 화소 전극을 포함하고,
상기 제 3 절연막은 상기 산화물 반도체막의 상부 표면과 접촉하고,
산화 실리콘을 포함하는 상기 제 2 절연막은 산화 실리콘을 포함하는 상기 제 3 절연막과 접촉하는, 반도체 장치. - 반도체 장치에 있어서,
기판 위에 있고, 구리를 포함하는 게이트 전극;
상기 게이트 전극 위에 있고, 질화 실리콘을 포함하는 제 1 절연막;
상기 제 1 절연막 위에 있고, 산질화 실리콘을 포함하는 제 2 절연막;
상기 제 2 절연막 위에 있고, 인듐과 산소를 포함하는 산화물 반도체막;
상기 산화물 반도체막과 전기적으로 접속된 소스 전극;
상기 산화물 반도체막과 전기적으로 접속된 드레인 전극;
상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위에 있고, 산질화 실리콘을 포함하는 제 3 절연막;
상기 제 3 절연막 위에 있고, 질화 실리콘을 포함하는 제 4 절연막; 및
상기 제 4 절연막 위에 있고, 상기 소스 전극과 상기 드레인 전극 중 하나에 전기적으로 접속된 화소 전극을 포함하고,
상기 제 3 절연막은 상기 산화물 반도체막의 상부 표면과 접촉하는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 산화물 반도체막은 In-Ga-Zn-O계 산화물 반도체를 포함하는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 산화물 반도체막은 In-Sn-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, In-Mg-O계 산화물 반도체, In-Ga-O계 산화물 반도체, 및 In-O계 산화물 반도체로 이루어지는 그룹에서 선택된 하나를 포함하는, 반도체 장치. - 제 2 항에 있어서,
산질화 실리콘을 포함하는 상기 제 2 절연막은 산질화 실리콘을 포함하는 상기 제 3 절연막과 접촉하는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 제 3 절연막은 상기 산화물 반도체막의 채널 길이 방향으로 제 2 위치를 경유하여 제 1 위치로부터 제 3 위치로 연장하여, 상기 제 3 절연막과 상기 제 2 절연막 사이에 상기 소스 전극과 상기 드레인 전극을 개재하고,
상기 제 3 절연막은 상기 제 1 위치와 상기 제 3 위치에서 상기 제 2 절연막과 접촉하고, 상기 제 3 절연막은 상기 제 2 위치에서 상기 산화물 반도체막과 접촉하는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 제 2 절연막에 포함된 질소의 비율은 상기 제 1 절연막에 포함된 질소의 비율보다 낮은, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 산화물 반도체막은 비-단결정(non-single crystal) 산화물 반도체막인, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 산화물 반도체막의 캐리어 농도는 1×1018/㎤ 미만인, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 화소 전극 위의 액정층;
상기 액정층 위의 제 2 기판; 및
상기 기판과 상기 제 2 기판 사이에 있고, 상기 게이트 전극과 중첩되는 스페이서(spacer)를 더 포함하는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 소스 전극과 상기 드레인 전극 각각은 제 1 도전막과, 상기 제 1 도전막 위에 있는 제 2 도전막을 포함하고,
상기 제 1 도전막은 티타늄, 몰리브덴, 및 텅스텐으로 이루어지는 그룹으로부터 선택된 하나를 포함하며,
상기 제 2 도전막은 수소보다 낮은 전기음성도를 가지는 금속을 포함하는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 기판에 접속된 FPC를 더 포함하는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 산화물 반도체막은 상기 소스 전극과 상기 드레인 전극 사이에, 오목부를 포함하고, 상기 오목부는 상기 게이트 전극과 중첩되는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 소스 전극은 상기 산화물 반도체막 위에 제공되고,
상기 드레인 전극은 상기 산화물 반도체막 위에 제공되는, 반도체 장치.
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