KR19990051002A - 적층형 패키지 및 그 제조방법 - Google Patents

Abstract

본 발명은 적층형 패키지 및 그 제조방법에 관한 것으로, 종래 기술은 단제품으로만 사용이 가능하고 적층형태는 불가능하므로 패키지의 고밀도화를 수행하기에는 한계가 발생하는 바, 이에 본 발명은 제 1반도체 칩 및 제 2반도체 칩과, 상기 제 1반도체 칩과 제 2반도체 칩 사이에 접착되는 탭 테이프와, 그 탭 테이프 사이에 설치되어 외부와의 전기적 연결을 이루는 리드와, 상기 각각의 반도체 칩과 리드사이에 형성되어 상기 각각의 반도체 칩을 통전시키는 범프로 구성되는 것을 특징으로 하는 적층형 패키지를 제공함으로써, 패키지를 적층 가능하도록 하여 고집적화시킬 수 있고, 칩사이즈 패키지를 구현할 수 있으며, 고열을 형성하는 반도체 칩의 노출을 극대화함으로써 열방출 효과를 향상시킬 수 있다.

Description

적층형 패키지 및 그 제조방법

본 발명은 반도체 패키지에 관한 것으로, 특히 적층 가능하도록 형성하여 패키지의 고집적화를 이룰 수 있는 적층형 패키지 및 그 제조방법에 관한 것이다.

최근들어 반도체 기술의 급격한 발전으로 주어진 면적내에 보다 많은 갯수의 칩(CHIP)을 내장하기 위한 노력을 기울이고 있는 바, 그 일예로서 범프를 이용하여 다수개의 반도체 칩을 적층하여 반도체 패키지를 고집적화하는 방법의 패키지가 소개되고 있다.

도 1은 종래 기술에 의한 반도체 패키지를 보인 단면도로서, 이에 도시된 바와 같이, 종래 반도체 패키지는 다수개의 인너리드(1a)의 상하면에 부착되어 조립이 완료된 상태의 탭 테이프(2)와, 그 탭 테이프(2)의 상면에 접착 고정되는 반도체 칩(3)과, 상기 인너리드(1)의 내측 단부에 형성되어 상기 반도체 칩(3)과 탭 테이프(2)를 전기적으로 연결시켜 주는 범프(4)와, 상기 인너리드(1a) 및 범프(4)를 보호하기 위한 일정 면적의 몰딩부(5)로 구성되어 있다.

상기와 같이 구성된 종래 기술에 의한 반도체 패키지의 제조방법을 설명하면 다음과 같다.

먼저, 폴리이미드(POLYIMIDE) 테이프(2) 위에 구리로 패턴(미도시)을 형성한 후, 그 테이프(2)에 인너리드(1)를 접착하고, 그 인너리드(1)가 형성된 부분의 테이프를 에칭하여 탭 테이프(2)를 제조한다.

그리고 반도체 칩(3)의 상면에 솔더(SOLDER) 또는 금(GOLD)를 이용하여 범프(4)를 형성한다.

그후, 상기 반도체 칩(3)의 범프(4)와 인너리드(1a)를 로드 언 칩(LOC;LEAD ON CHIP) 방식 또는 플립(FLIP) 방식으로 접착하여 전기적 연결을 수행한다.

그리고 에폭시 수지를 이용하여 몰딩을 하는 인캡슐레이션(ENCAPSULATION) 공정을 진행하여 상기 회로와 본드 부분을 보호하고, 다수개의 반도체 칩(3)이 연결된 아웃리드(1b)를 개별적으로 절단하는 트리밍공정(TRIMMING)을 진행하고, 절단된 아웃리드(1b)를 소정의 형태로 형성하는 포밍(FORMING)공정을 진행하여 패키지의 제조를 완성한다.

그러나, 상기와 같은 종래의 기술은 단제품으로만 사용이 가능하고 적층형태는 불가능하므로 패키지의 고밀도화를 수행하기에는 한계가 발생하는 문제점이 있었다.

따라서, 본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출된 것으로, 패키지를 적층 가능하도록 하여 고집적화시킬 수 있고, 열방출을 용이하게 할 수 있는 적층형 패키지를 제공하는데 그 목적이 있다.

도 1은 종래의 기술에 의한 반도체 패키지를 보인 단면도.

도 2a 내지 도 2d는 본 발명에 의한 적층형 패키지를 제조하는 공정을 순차적으로 보인 단면도.

<도면의 주요부분에 대한 부호의 설명>

10 : 탭 테이프 11a : 인너리드

11b : 아웃리드 13,13' : 범프

14 : 봉지부 C1,C2 : 반도체 칩

상기와 같은 본 발명의 목적을 달성하기 위하여, 제 1반도체 칩 및 제 2반도체 칩과, 상기 제 1반도체 칩과 제 2반도체 칩 사이에 접착되는 탭 테이프와, 그 탭 테이프 사이에 설치되어 외부와의 전기적 연결을 이루는 리드와, 상기 각각의 반도체 칩과 리드 사이에 형성되어 상기 각각의 반도체 칩을 통전시키는 범프로 구성되는 것을 특징으로 하는 적층형 패키지가 제공된다.

그리고 상기 적층형 패키지는, 수개의 반도체 칩의 일측면 중앙에 복수개의 범프를 형성하는 단계와, 그 범프가 접착된 제 1반도체 칩을 인너리드가 부착된 탭 테이프의 상면에 접착하는 단계와, 범프가 형성된 제 2반도체 칩을 리드 온 칩 방식이나 플립 방식으로 상기 탭 테이프의 저면에 부착하는 단계와, 상기 인너리드를 사이에 두고 제 1반도체 칩과 제 2반도체 칩이 부착된 소정의 공간에 몰딩부를 형성하는 언더필단계와, 다수개의 반도체 칩이 부착된 아웃리드를 개별적으로 절단하는 트리밍단계와, 절단된 아웃리드를 소정의 형태로 형성하는 포밍단계로 이루어지는 것을 특징으로 하는 적층형 패키지의 제조방법에 의해 제조된다.

이하, 본 발명에 의한 적층형 패키지의 실시예를 첨부된 도면에 의거하여 설명하면 다음과 같다.

도 2d는 본 발명에 의한 적층형 패키지를 보인 단면도로서, 이에 도시된 바와 같이, 본 발명의 적층형 패키지는 탭 테이프(10)에 접착된 인너리드(11a)를 사이에 두고 그 상하면에 각각 제 1반도체 칩(C1)과 제 2반도체 칩(C2)이 부착되고, 상기 인너리드(11a)에 평행선상으로 연장 형성되는 아웃리드(11b)의 단부는 포밍공정에 의해 소정 각도 절곡 형성한다.

그리고 상기 제 1및 제 2반도체 칩(C1)(C2)은 인너리드(11a)에 접촉된 각각의 범프(13)에 의해 서로 통전 가능하게 연결된다.

상기와 같이 구성된 본 발명에 의한 적층형 패키지의 제조방법을 도 2a 내지 도 2d를 참고하여 설명하면 다음과 같다.

먼저, 소정 길이로 다수개 형성된 각각의 인너리드(11a)의 일측면에 탭 테이프(10)를 접착하고, 상기 인너리드(11a)의 반대측면에도 동일한 방법으로 탭 테이프(10)를 접착한다.

그리고 반도체 칩(C1)의 일측면 중앙에 복수개의 범프(13)를 형성하고, 그 범프(13)가 접착된 반도체 칩(C1)을 상기 인너리드(11a)가 부착된 탭 테이프(10)의 상면에 접착하는데, 이때 상기 반도체 칩(C1)에 부착된 범프(13)는 상기 인너리드(11a)에 접촉하게 된다.

그후, 상기와 동일한 방식으로 범프(13')가 형성된 또다른 반도체 칩(C2)을 리드온 칩 방식이나, 플립 방식으로 상기 탭 테이프(10)의 저면에 부착하면 인너리드(11a)를 사이에 두고 상면과 저면에 부착된 반도체 칩(C1)(C2)은 범프(13)(13')에 의해 전기적으로 통전되는 상태가 된다.

그런 다음, 도 2c와 같이 인너리드(11a)를 사이에 두고 제 1반도체 칩(C1)과 제 2반도체 칩(C2)이 부착된 소정의 공간에 점도가 낮은 액상봉지제를 주입하여 일정시간이 경과한 후 경화되어 봉지부(14)가 형성되도록 함으로서 결과적으로 범프(13)(13')가 견고하게 부착되도록 하기 위한 언더필(UNDER FILL) 공정을 실시한다.

그리고 나서, 다수개의 반도체 칩(C1)(C2)이 부착된 아웃리드(11b)를 개별적으로 절단하는 트리밍(TRIMMING)공정을 실시하고, 절단된 아웃리드(11b)를 제 2반도체 칩(C2)의 저면과 평행선상에 위치시키는 절곡 형성하는 포밍(FORMING)공정을 진행함으로써 적층형 패키지가 완성된다.

이상에서 설명한 바와 같이, 본 발명에 의한 적층형 패키지는 패키지를 적층 가능하도록 하여 고집적화시킬 수 있고, 칩사이즈 패키지를 구현할 수 있으며, 고열을 형성하는 반도체 칩의 노출을 극대화함으로써 열방출 효과를 향상시킬 수 있다.

Claims (2)

1. 제 1반도체 칩 및 제 2반도체 칩과, 상기 제 1반도체 칩과 제 2반도체 칩 사이에 접착되는 탭 테이프와, 그 탭 테이프 사이에 설치되어 외부와의 전기적 연결을 이루를 리드와, 상기 각각의 반도체 칩과 리드 사이에 형성되어 상기 각각의 반도체 칩을 통전시키는 범프로 구성되는 것을 특징으로 하는 적층형 패키지.
2. 수개의 반도체 칩의 일측면 중앙에 복수개의 범프를 형성하는 단계와, 그 범프가 접착된 제 1반도체 칩을 인너리드가 부착된 탭 테이프의 상면에 접착하는 단계와, 범프가 형성된 제 2반도체 칩을 리드 온 칩 방식이나 플림 방식으로 상기 탭 테이프의 저면에 부착하는 단계와, 상기 인너리드를 사이에 두고 제 1반도체 칩과 제 2반도체 칩이 부착된 소정의 공간에 몰딩부를 형성하는 언더필단계와, 다수개의 반도체 칩이 부착된 아웃리드를 개별적으로 절단하는 트리밍단계와, 절단된 아웃리드를 소정의 형태로 형성하는 포밍단계로 이루어지는 것을 특징으로 하는 적층형 패키지의 제조방법.