KR19990054301A - 반도체장치에 있어서 이온주입을 통한 에스오지층형성방법 - Google Patents

반도체장치에 있어서 이온주입을 통한 에스오지층형성방법 Download PDF

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Abstract

본 발명은 반도체장치에 있어서 이온주입을 통한 에스오지(SOG)층 형성방법으로 에스오지(SOG)층의 형질을 개선하므로써 구조적 한계에 기인한 보이드 발생의 억제 및 후속열처리와 콘택홀 개방시 습식식각시 화학제에 대한 소자의 안전성 확보에 관한 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치에 있어서 이온주입을 통한 에스오지층 형성방법은 반도체기판 상에 에이치에스(HSQ) 계열의 에스오지(SOG)층을 형성하는 과정과, 에스오지층에 이온주입을 실시하는 단계와, 이온주입된 에스오층을 덴시피케이션(densification)하는 단계로 이루어진다.

Description

반도체장치에 있어서 이온주입을 통한 에스오지층 형성방법
본 발명은 반도체소자의 절연층 형성방법에 관한 것으로서 반도체소자가 형성되는 웨이퍼상에 실리콘 산화막으로 이루어지는 에스오지(SOG, silicon on glass) 절연층 형성시 에이치에스큐(HSQ, hydrogen silsesquioxane)를 이용하는 방법에 관한 것으로서, 기술개발에 따른 반도체소자의 집적도가 증가하면서 종래의 상압화학기상증착법 (atmosphere pressure chemical vapor deposition, APCVD)을 이용하여 웨이퍼상에 형성된 소자의 간격이 0.18㎛ 이하일 때 그 갭(gap)을 메우려고 할 경우 갭매립능력한계에 기인한 보이드(void)가 발생하여 이로인한 비트라인브릿지(bit line bridge)가 발생하는 것을 억제하기 위한 것이다. 이때 갭을 메우기 위한 재료로 에이치에스큐 에스오지를 이용하는데 이는 안정된 층간절연막(interlayer dielectrics)을 형성하기 위함이다.
특히 갭매립용 에스오지의 특성을 아르곤이온(Ar+)을 주입 처리하여 고밀도의 산화막으로 전환시키므로써 후속열처리 및 콘택홀 개방시 습식식각시 화학제에 대한 소자의 안전성 확보에 관한 것이다.
일반적으로 졀연재로 실리콘산화막을 이용하는데 이는 집적회로의 실리콘기판이나 폴리실리콘의 노출부를을 산화시켜 성장시키거나 화학기상증착법(CVD)으로 형성된다.
그러나 평탄화공정(planarization)과 같은 경우에는 실리콘산화막을 액상의 실리콘산화막형성을 위한 출발재료를 집적회로구조상에 흘려서 형성하는 것이 효과적이다. 이와 같은 경우 반도체 집적회로상에 형성된 실리콘산화막의 형성은 일반적으로 에이치에스큐와 같은 하이드리도실란(hydridosilane)류의 코팅재료를 출발재료로하여 이루어진다.
에이치에스큐는 계단형태의 표면을 포함하는 집적회로상에 잘 도포되어 높은 수득률을 갖는 실리콘산화막을 형성한다. 도포된 에이치에스큐는 용매를 제거하기 위한 일차 건조과정을 거친 후 바람직한 실리콘 산화막을 형성하기 위하여 약 200에서 1000도씨 사이에서 가열되는 큐어링(curing) 공정을 거치게 된다. 그러나 일차건조 후, 코팅재료인 에이치에스큐의 실리콘산화막으로의 불완전한 변환이 계단형태의 표면에서 발견되며, 특히 계단간의 간격이 좁은 곳 또는 트렌치(trench) 부근에서 완전한 큐어링이 일어나지 아니하며 계단간의 간격이 좁지 아니한 곳의 계단 하부의 모서리 부분의 근방에서도 불완전한 큐어링이 발견된다.
에이치에스큐 계열의 에이치 레진의 실리콘산화막으로의 변환 메카니즘은 다음과 같은 가역반응이다.
에이치에스큐 ↔ SiO2+H2↑
따라서 원하는 실리콘산화막을 형성하기 위한 완전반응은 위 방정식의 반응 방향을 우측으로 향하도록 수소분자가 코팅재료를 이탈하는 능력에 달려있다. 이러한 이탈능력은 기판상 트랜치의 깊은 곳, 간격이 좁은 표면의 계단 사이 또는 계단 인근의 하부 모서리 부분들이 감소된 확산각도(reduced diffusion angle)를 갖거나 또는 수소 기체가 지나갈 수 있는 감소된 부피 때문에 저하된다.
결과적으로 코팅재료의 불완전한 실리콘산화막으로의 전환은 이후 공정단계에서의 수소방출로 인한 바람직스럽지 못한 결과를 야기할 수 있으며, 또한 집적회로상에 완전히 큐어링된 실리콘산화막과 상이한 팽창계수를 갖는 물질 및 에칭 특성을 초래할 수 있다.
종래의 반도체장치에 있어서 이온주입을 통한 에스오지(SOG) 층 형성방법은 다음과 같다.
소자가 형성된반도체 기판상에 워드라인(word line) 형성을 위한 폴리실리콘을 증착한 다음 보호용(capping) 질화막을 데포지션한 후 사진식각공정을 통해 워드라인을 형성한다. 형성된 워드라인에 측벽(sidewall spacer) 형성을 위한 저압 질화막을 데포지션한 다음 버퍼용 산화막을 저압화학기상증착법으로 형성한 후 상압화학기상증착(APCVD)으로 BPSG나 USG를 데포지션하여 워드라인 사이의 간격을 매립하며, 이때 만약 SOG를 이용한 경우에는 열큐어링(thermal curing) 방식을 이용한다. 그다음 고온어닐링(high temperature annealing)을 통해 상기 상압화학기상증착법으로 형성된 박막을 덴시피케이션(densification)한 후 저압화학기상증착으로 형성된 실리콘산화막으로 보호층(capping layer)을 만든다. 경우에 따라서는 씨엠피(chemical mechanical polishing, CMP) 작업을 수행하여 상기 보호층의 평탄성을 확보한다.
도 1a 내지 도 1f는 종래의 기술에 의한 반도체장치에 있어서 웨이퍼 상의 계단형태의 소자 또는 배선 사이의 간격을 매립하기 위한 절연막 형성방법을 나타낸 단면도이다.
도 1a에 있어서, 실리콘기판(11)상에 폴리실리콘(12)을 증착한 다음 캡핑(capping)용 질화막(13)을 저압화학기상증착법으로 데포지션한 후 사진공정으로 워드라인 패턴을 형성하고, 그 다음 식각공정을 이용하여 워드라인을 형성한다.
도 1b에 있어서, 형성된 단면상 계단형태의 워드라인의 측벽형성을 위하여 워드라인의 측면, 워드라인 상부에 잔류한 질화막(13)의 측면 및 상면 그리고 노출된 실리콘 기판(11) 위에 저압화학기상증착법으로 질화막(14)을 데포지션한다.
도 1c에 있어서, 질화막(14)을 에치백(etch back)하여 워드라인 측벽(14)을 형성한다.
도 1d에 있어서, 저압기상증착법으로 버퍼용 산화막(15)을 노출된 기판(11) 표면, 워드라인 측벽상 그리고 잔류한 질화막(13)상에 저압기상증착법으로 데포지션하여 형성한다.
도 1e에 있어서, 도면으로 볼 때 계단형태의 간격을 매립하고 남을 충분한 두께로 상압화학기상증착법을 사용하여 BPSG나 USG를 데포지션하여 층(16)을 형성한다. 이때 SOG를 이용한 경우에는 열큐어링 방식을 사용하여 층(16) 내부의 잔여 솔벤트(solvent)를 제거한다. 이후 고온으로 후속 열처리(high temperatyre anneal)를 통하여 이미 형성된 BPSG나 USG 혹은 SOG 층(16)을 덴시피케이션(densification)화 한다.
도 1f에 있어서, 형성된 BPSG나 USG 혹은 SOG 층(16)상에 저압화학기상증착법으로 실리콘산화막을 형성하여 표면의 평탄화를 위한 캡핑층(capping layer, 17)을 형성한다. 평탄화를 위하여 경우에 따라서는 씨엠피(Chemical Mechanical Polishing) 작업을 수행하여 층간절연층공정(ILD process)을 확보하는 것이 일반적이다.
반도체장치에 있어서 종래의 방법으로 형성된 BPSG 또는 USG층에서 하부에 위치한 계단형태 사이의 간격이 0.25㎛ 이하인 경우에는 구조적 한계로 인한 보이드(void) 생성을 억제할 수 없다.
또한 스핀-온(spin-on) 방식의 간격매립(gap filling) 과정에 있어서도 단지 열큐어링에 의해서는 솔벤트의 완전한 제거가 이루어지지 아니하므로 콘택홀 전세과정에서의 습식화학제에 쉽게 식각되어 콘택브릿지(contact bridge)가 발생한다.
따라서 전술한 단점을 보완할 수 있는 산화막의 형질 개선이 요구된다.
따라서, 본 발명의 목적은 반도체장치에 있어서 이온주입을 통한 에스오지(SOG)층 형성방법에 있어서 상기 에스오지층의 형질을 개선하므로써 구조적 한계에 기인한 보이드 발생의 억제 및 후속열처리와 콘택홀 개방시 습식식각시 화학제에 대한 소자의 안전성 확보에 관한 것이다.
즉 본 발명은 갭매립재로 에이치에스 계열의 무기재료를 사용하여 갭사이 간격이 미소함에 따른 매립(filling)시의 보이드 발생으로 인한 크랙(crack)의 발생을 억제할 수 있으며, 종래의 기술에서의 계단형태 사이의 골(line to line)에 잔류하는 솔벤트를 완전하게 제거하여 형성될 SOG막의 두께에 관계없는 안정된 막질의 형성을 가능하게 하므로써 후속 전세과정에서의 습식식각제에 대한 저항성을 갖게하여 공정의 안정성을 제공하며, 또한 이온주입방법을 채용하므로 두께제어(depth control)가 용이한 잇점이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치에 있어서 이온주입을 통한 에스오지(SOG) 층 형성방법은 반도체기판 상에 에이치에스(HSQ) 계열의 에스오지(SOG)층을 형성하는 과정과, 에스오지층에 이온주입을 실시하는 단계와, 이온주입된 에스오지층을 덴시피케이션(densification)하는 단계로 이루어진다.
도 1a 내지 도 1f는 종래의 기술에 의한 반도체장치에 있어서 웨이퍼 상의 계단형태의 소자 또는 배선 사이의 간격을 매립하기 위한 절연막 형성방법을 나타낸 단면도이다.
도 2a 도 내지 도 2g 및 도 3a 내지 도 3c는 각각 에이치에스큐를 이용한 에스오지 절연층의 형성공정과 에스오지의 화학적 결합이 이온주입과 고온에서의 큐어링과정에서 변화하는 과정의 화학식을 나타낸다.
일반적으로 반도체장치 제조에 있어서 소자 또는 층사이의 절연재로 실리콘산화막을 이용하는데 이는 집적회로의 실리콘기판이나 폴리실리콘의 노출부를을 산화시켜 성장시키거나 화학기상증착법(CVD)으로 형성된다.
그러나 평탄화공정(planarization)과 같은 경우에는 실리콘산화막을 액상의 실리콘산화막형성을 위한 출발재료를 집적회로구조상에 흘려서 즉 도포하여 형성하는 것이 일반적이다.
반도체 집적회로상에 형성된 실리콘산화막의 형성은 일반적으로 에이치에스큐와 같은 하이드리도실란(hydridosilane)류의 코팅재료를 출발재료로하여 이루어진다.
전자소자에서의 보호막 또는 절연막으로서 박막 세라믹실리카의 사용은 종래의 기술로 널리 알려져 있다. 상기 막 하부에 위치한 기판을 주위로 부터보호하기 위하여 또는 효과적으로 전기적인 부도체로서 상기 코팅재료는 우수한 성질을 발휘한다.
그럼에도 불구하고 종래의 기술은 에이치에스큐의 산화와 농축(densification)을 위하여 고온과 장시간의 써말벋짇(thermal budget)을 요구하며, 기판의 손상 내지는 파괴 문제를 야기하므로 그러한 요구량은 대다수 온도에 대한 민감성이 요구되는 경우에 적당하지 아니하다.
에이치에스큐 수지를 이용한 전자소자를 포함한 다양한 기판상에 실리콘산화막형성방법에 관하여 미국특허 4,756,977에 나타나있다.
하이드리도실란 수지는 에이치에스큐 또는 에이치 레진(H resin)으로 불리우며 다음과 같은 화학식을 갖는다.
완전히 응축되거나 가수분해된 경우에는 (H/SiO3/2)n이때 n은 약 10에서 100이며, 불완전 응축 또는 가수분해된 경우에는 HSi(OH)x(OR)yOz/2이때 x=0-2, y=0-2, z=1-3, x+y+z=3 이며 고분자의 y의 평균값은0 보다 크다. 코팅재료로서의 에이치에스큐에 관하여는 미국특허 5,145,723(Ballance et al.)에 상세히 설명되어 있다.
본 발명과 관련된 선행기술로써 이온주입방법을 이용한 SOG 평탄화공정에 대하여 미국특허 5,429,990가 있으며, 실리콘산화막 형성을 위한 출발재료로 에이치에스큐(hydrogen silsesquioxane)를 사용한 경우의 큐어링 과정(curing process)에 관하여는 미국특허 5,456,952가 있다.
본 발명에 따른 반도체장치에 있어서 이온주입을 통한 에스오지(SOG) 층 형성방법은 다음의 공정들로 이루어진다.
먼저 소자가 형성된 반도체기판의 요철형태의 표면을 층간절연막으로서 에이치에스(HSQ) 계열의 에스오지(SOG)층으로 코팅하는 단계와, 에스오지층에 이온주입을 이온화가 가능한 원자의 이온을 사용하여 실시하는 단계와, 이온주입된 에스오지층을 챔버내에서 어닐링하여 덴시피케이션(densification)하는 단계와, 어닐링된 에스지오층에 평탄성 확보를 위한 캡핑층(capping layer)을 형성하는 단계로 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제 2a 도에서 제 2g 도 및 제 3a 도에서 제 3c 도는 각각 에이치에스큐를 이용한 에스오지 절연층의 형성공정과 에스오지의 화학적 결합이 이온주입과 고온에서의 큐어링과정에서 변화하는 과정을 화학식을 나타낸다.
제 2a 도에 있어서, 반도체 소자가 형성된 실리콘 기판(21) 상에 워드라인 형성을 위한 폴리실리콘(22)을 증착한 다음 그 위에 캡핑(capping)용 질화막(nitride, 33) 또는 실리콘산화막(33)을 저압화학기상증착법(LPCVD)으로 데포지션한 후 사진식각공정(photo and etch)을 실시하여 상기 폴리실리콘층(22)과 질화막(33)의 소정 부분을 제거하여 워드라인을 형성한다.
제 2b 도에 있어서, 형성된 워드라인의 상부 및 측면 그리고 노출된 실리콘 기판(21)의 표면에 층간 버퍼용(buffer) 실리콘산화막(24)을 증착하여 형성한다.
제 2c 도에 있어서, 버퍼용 실리콘산화막(24) 상부를 에이치에스큐 계열의 에스오지(25, SOG, spin on glass)로 코팅한다. 에스오지는 흐름성이 좋기 때문에 츠간절연막으로 사용하나 밀도가 낮아 흡습성 및 내충격성, 내마모성 등이 낮고 불순물의 차단이 용이하지 아니한 단점이 있다. 코팅된 에스오지(25)는 단면도에 표현된 바와 같이 계단형태의 워드라인 사이의 간격을 매립(gap filling)하며 계단형태를 충분히 포함할 수 있도록 노출된 반도체 기판(21)으로부터 0.05 - 5 ㎛의 두께로 형성된다.
제 3a 도는 제 2c 도에서 나타낸 공정에서의 에스오지의 화학적 결합을 표시항 것으로서, 버퍼용 실리콘산화막(24) 상에 코팅된 에이치에스큐 계열의 에스오지에서 실리콘 원자는 1 개의 산소 원자와 1 개의 수소원자와 공유결합하며 2 개의 산소원자를 이웃한 2 개의 실리콘 원자들과 공유하며 공유결합하고 있다. 이때 에스오지의 화학식은 [HSiO3/2]n으로 표시되며 에프티아이(FTIR)로 분석하면 실리콘-산소 결합 피크 좌측에 실리콘-수소 결합의 피크가 나타난다.
제 2d 도에 있어서, 코팅용 에스오지층(25)에 이온주입을 실시하여 에스오지층(26)의 분자간의 결합 상태를 여기상태(excited state)로 들뜨게 한다. 이때 주입이온은 이온화가 가능한 모든 원자를 사용할 수 있으며 에너지량은 100 eV 이상으로 하고 주사량(dose)은 1E01㎝-2농도로 이상으로 하고, 예를 들면주입 이온은 아르곤 이온(Ar+)을 사용하며 약 250 KeV의 에너지와 약 3E15 개의 농도로 실시된다.
제 3b 도는 제 2d 도에서 나타낸 아르곤 이온주입시의 에스오지의 화학적 변화과정을 화학식으로 나타낸 것으로서, 각각의 실리콘 원자들과 결합한 수소원자들은 이온주입으로 인하여 실리콘 원자와의 결합력이 약해지게 되어 수소원자들 사이에 결합하여 수소분자를 형성하려는 경향이 강해지고 수소원자를 잃게되는 실리콘 원자는 그림 우측에 표시된 바와 같이 댕글링(dangling)된 상태로 존재하게 된다. 이때의 상태를 에프티아이알로 분석하면 제 3a 도에서와 마찬가지로 실리콘-산소 결합 피크 좌측에 실리콘-수소 결합 피크가 나타나지만 그 피크의 세기는 상대적으로 작게 나타나기 때문에 실리콘과 수소의 결합이 깨어졌음을 알 수 있다.
제 2e 도에 있어서, 이온주입된 에스오지층의 밀도가 감소하였으므로 이를 강화시키기 위한 덴시피케이션(densification)을 위하여 고온의 어닐링(high temperature annealing)을 약 750 도씨 하에서 가열챔버에서 실시하여 밀도가 높아진 에스오지층(27)을 형성한다. 이때의 어닐링 분위기는 공기, 질소, 산소(O2) 또는 수증기(H2O)로 하며 그 양은 0.1 sccm - 900 sccm 으로 하고 챔버 내부의 압력은 0.01 - 1000 Torr로 한다.
제 3c 도는 제 2e 도에서의 에스오지층에 대한 고온 어닐링과정을 화학식으로 도시한 것으로서, 열큐어링(thermal curing) 과정을 통하여 여기된 상태의 수소원자들이 수소분자를 이루어 에스오지층을 이탈하고 여기에 산소원자들이 치환되어 순수한 실리콘산화막(SiO2)을 이루게 된다. 이때 에프티아이알 분석결과는 실리콘-수소의 결합 피크가 사라졌음을 나타낸다.
제 2f 도와 제 2g 도는 각각, 상기 공정을 통하여 얻어진 순수한 성분의 산화실리콘을 갖는 실리콘산화막(27)에 평탄성 확보를 위한 산화막(28)을 화학기상증착법으로 증착하여 캡핑층(capping layer, 28)을 형성하는 과정과 경우에 따라서 씨엠피(Chemical Mechanical Polishing) 작업을 실시하여 고평탄성을 확보하는 산화막(28)을 형성하는 과정을 나타낸다.
즉 본 발명은 반도체장치에 있어서 이온주입을 통한 에스오지(SOG) 층 형성방법으로 계단형태 사이의 갭매립재로 에이치에스 계열의 무기재료를 사용하여 갭사이 간격이 미소함에 따른 매립(filling)시의 보이드 발생으로 인한 크랙(crack)의 발생을 억제할 수 있으며, 종래의 기술에서의 계단형태 사이의 골(line to line)에 잔류하는 솔벤트를 완전하게 제거하여 형성될 SOG막의 두께에 관계없는 안정된 막질의 형성을 가능하게 하므로써 후속 전세과정에서의 습식식각제에 대한 저항성을 갖게하여 공정의 안정성을 제공하며, 또한 이온주입방법을 채용하므로 두께제어(depth control)가 용이한 잇점이 있다.

Claims (14)

  1. 반도체기판 상에 에이치에스(HSQ) 계열의 에스오지(SOG)층을 형성하는 과정과,
    상기 에스오지층에 이온주입을 실시하는 단계와,
    이온주입된 상기 에스오층을 덴시피케이션(densification)하는 단계로 이루어진
    반도체장치에 있어서 이온주입을 통한 에스오지(SOG) 층 형성방법.
  2. 청구항 1에 있어서 상기 에스오지층은 층간절연막으로 사용하는 것이 특징인 반도체장치에 있어서 이온주입을 통한 에스오지(SOG) 층 형성방법.
  3. 청구항 1에 있어서 상기 에스오지층의 두께는 0.05 - 5 ㎛ 로 형성하는 것이 특징인 반도체장치에 있어서 이온주입을 통한 에스오지(SOG) 층 형성방법.
  4. 청구항 1에 있어서 상기 이온주입은 이온화가 가능한 모든 원자의 이온을 사용하는 것이 특징인 반도체장치에 있어서 이온주입을 통한 에스오지(SOG) 층 형성방법.
  5. 청구항 1에 있어서 상기 이온주입은 100 eV 이상으로 하고 주사량은 1E01㎝-2이상으로하여 실시하는 것이 특징인 반도체 장치에 있어서 이온주입을 통한 에스오지층 형성방법.
  6. 청구항 1에 있어서 상기 덴시피케이션은 챔버내에서 이루어지는 것이 특징인 반도체 장치에 있어서 이온주입을 통한 에스오지층 형성방법.
  7. 청구항 6에 있어서 상기 챔버내의 압력은 0.01 - 1000 Torr로 하는 것이 특징인 반도체 장치에 있어서 이온주입을 통한 에스오지층 형성방법.
  8. 청구항 1에 있어서 상기 덴시피케이션은 400 - 1400 도씨에서 실시하는 것이 특징인 반도체장치에 있어서 이온주입을 통한 에스오지층 형성방법.
  9. 청구항 1에 있어서 상기 덴시피케이션은 공기, 질소, 산소 또는 수증기로 하며 그 량은 0.1 - 900 sccm 으로 하는 것이 특징인 반도체 장치에 있어서 이온주입을 통한 에스오지층 형성방법.
  10. 소자가 형성된 반도체기판의 요철형태의 표면을 층간절연막으로서 에이치에스(HSQ) 계열의 에스오지(SOG)층으로 코팅하는 단계와,
    상기 에스오지층에 이온주입을 이온화가 가능한 원자의 이온을 사용하여 실시하는 단계와,
    이온주입된 상기 에스오지층을 챔버내에서 어닐링하여 덴시피케이션(densification)하는 단계와,
    어닐링된 상기 에스지오층에 평탄성 확보를 위한 캡핑층(capping layer)를 형성하는 단계로 이루어진 반도체장치에 있어서 이온주입을 통한 에스오지(SOG)층 형성방법.
  11. 청구항 10에 있어서 상기 에스오지층의 두께는 0.05 - 5 ㎛ 로 형성하는 것이 특징인 반도체장치에 있어서 이온주입을 통한 에스오지(SOG) 층 형성방법.
  12. 청구항 10에 있어서 상기 이온주입은 아르곤 원자의 이온을 사용하는 것이 특징인 반도체장치에 있어서 이온주입을 통한 에스오지(SOG) 층 형성방법.
  13. 청구항 10에 있어서 상기 어닐링은 상기 챔버 내부의 온도를 400 - 1400 도씨와 0.01 - 1000 Torr.의 압력과 질소와 산소 또는 수증기의 분위기에서 실시하는 것이 특징인 반도체 장치에 있어서 이온주입을 통한 에스오지층 형성방법.
  14. 청구항 10에 있어서 상기 캡핑층은 화학기상증착법으로 실리콘산화막을 형성하는 것이 특징인 반도체장치에 있어서 이온주입을 통한 에스오지층 형성방법.
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