JPH0215356A - 信号バス分離構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号バスの不所望な負荷を低減するための信号
バス分離構造に関し、例えばシングルチップマイクロコ
ンピュータや周辺ＬＳＩに適用して有効な技術に関する
ものである。

〔従来技術〕

シングルチップマイクロコンピュータや周辺■。

ＳＨなどの内部バス構成は従来−船釣に単一バス方式と
され、中央処理装置やダイレクトメモリアクセスコント
ローラなどのバスマスタモシルニールと、メモリやタイ
マなどのバススレーブモジュールが１つの共通バスに接
続されている。単一バス構成を適用したシングルチップ
マイクロコンピュータについて記載された文献の例とし
ては昭和６０年３月株式会社日立製作所発行のｒＨＤ６
４１８０ユーザーズマニュアルＪＰ３〜Ｐ３８９がある
。

一方、ＬＳＩの論理が複雑化もしくは集積度が増大する
につれてＬＳＩの機能診断や選別のための回路構成を予
め備えた診断技術が採り入れられるようになってきてい
る。例えば１９８３年の工ｎｔｅｒｎａｔｉｏｎａｌ　
　Ｔｅ５ｔ　　ＣｏｎｆｅｒｅｎｃｅにおけるｒＴｈｅ
　　ＭＣ６８０４Ｐ２Ｂｕｉｉｔｉｎｓｅｌｆｔｅｓｔ
Ｊで論じられているように診断専用レジスタを予め所定
機能モジュールの内部バスに結合しておく。

〔発明が解決しようとする課題〕

しかしながら、ＱＬ−の信号バスを共有するバススレー
ブモジュールの数が増えると、これに比例して信号バス
が長くなる。同様に診断用レジスタなどの診断回路を予
め設けておくと、その分だけ機能モジュール内配線が長
くなる。機能モジュールを結合する信号バスや機能モジ
ュール内配線は抵抗成分や容量成分を持ち、それらの長
さが増えるに従って不所望な負荷が増大する。このよう
な負荷は信号伝播遅延によるアクセスタイムやサイクル
タイムの増大を招く上、そのような伝播遅延時間は機能
モジュールの数や機能モジュール内の診断用レジスタの
数によってまちまちとなり、ＬＳＩをアプリケ・−ジョ
ンスペシフィック方式で展開する場合のタイミング設計
も複雑になるという問題のあることが本発明者によって
明らかにされた。

本発明の目的は、信号バスの不所望な負荷を低減するこ
とができ、また、ＬＳＩをアプリケーションスペシフィ
ック方式などで展開する場合のタイミング設計も容易化
することができる信号バス分離構造を提供することにあ
る。

本発明の前記並びにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、夫々バススレーブモジュールを結合したペリ
フェラル信号バスを多重化し、バスマスタモジュールが
アクセス対象とするバススレーブモジュールの結合され
ているペリフェラル信号バスをバスマスタモジュールに
選択的に接続するマルチプレクサを設けたものである。

また、機能モジュール内などにおける同一系列の信号バ
スをその途中から選択的に接続分離可能なスイッチ回路
を設け、スイッチ回路によって分離され得る信号バス後
段には、テストモードのような特定動作モードでのみ利
用される診断用レジスタなどの回路を結合して、信号バ
スの一部を必要に応じて切り離し可能にするものである
。

〔作　用〕

上記した手段によれば、ペリフェラル信号バスを多重化
して選択可能とすることは、アクセスに際して駆動され
るべき信号バスの実効長さをその多重化数に応じて低減
するように働く。また、同一系列の信号バスを特定動作
モード以外途中から分離しておくことは、当該動作モー
ド以外のシステム動作で駆動されるべき信号バスの実効
長さを短くするように働く。これらにより、信号バスに
おける不所望な負荷の低減を達成し、さらには全体的に
要求されるシステム構成に対して１つのペリフェラル信
号バスを共有するバススレーブモジュールの数を規制す
ることができるようになって、ＬＳＩをアプリケーショ
ンスペシフィック方式などで展開する場合のタイミング
設計の容易化を達成する。

〔実施例〕

第１図には本発明の一実施例であるシングルチップマイ
クロコンピュータのブロック図が示される。同図に示さ
れるシングルチップマイクロコンピュータは、公知の半
導体集積回路製造技術によってシリコン基板のような１
個の半導体基板に形成される。

第１図に示されるシングルチップマイクロコンピュータ
は、特に制限されないが、パススレーブモジュールとし
てパラレル入出力回路２やシリアル入出力回路３などを
結合した第１ペリフェラル信号バス４と、バススレーブ
モジュールとしてタイマ５やＲＡＭ　（ランダム・アク
セス・メモリ）で成るようなメモリ６などを結合した第
２ペリフエラル信号バス７とを、２重化して持ち、バス
マスタモジュールとしてのＣＰＵ　（セントラル・プロ
セッシング・ユニット）１がアクセス対象とするバスス
レーブモジュールの結合されているペリフェラル信号バ
ス４又は７をＣＰＵＩに選択的に接続するマルチプレク
サ８を備えて構成される。

上記第１ペリフエラル信号バス４は、データバス１０、
アドレスバス１１、及びコントロールバス１２から成り
、第２ペリフエラル信号バス７は。

データバス１３．アドレスバス１４．及びコントロール
バス１５から成る。

上記マルチプレクサ８は、特に制限されないが、データ
、アドレス信号、及び制御信号のために夫々別的に設け
られたバススイッチ回路１６〜１８と、バススイッチ回
路６〜１８を制御するアドレスデコーダ１９を含む。

バススイッチ回路１６はＣＰＵＩのデータ人出力端子に
結合されるデータバス２０を上記データバス１０又はデ
ータバス１３に選択接続する。バススイッチ回路１７は
ＣＰＵＩのアドレス信号出力端子に結合されたアドレス
バス２１を上記アドレスバス１１又はアドレスバス１４
に選択接続する。バススイッチ回路１８はＣＰＵ１の制
御信号入出力端子に結合されたコントロールバス２２を
上記コントロールバス１２又はコントロールバス１５に
選択接続する。ＣＰＵＩが出力するアドレス信号の内の
１ビツトＡｉは、第１ペリフエラル信号バス４に結合さ
れたバススレーブモジュール又は第２ペリフエラル信号
バス７に結合されたバススレーブモジュールの何れを選
択するかを意味する信号とみなされる。アドレスデコー
ダ１９は、そのビットＡｉのレベルに従った制御信号φ
を生成してバススイッチ回路１６〜１８による第１ペリ
フエラル信号バス４側又は第２ペリフエラル信号バス７
側への選択接続を制御する。

例えば、ＣＰＵＩがパラレル入出力回路２をアクセスす
るとき、データバス２０、アドレスバス２１、及びコン
トロールバス２２は第１ペリフエラル信号バス４に接続
される。したがって、パラレル入出力回路２のアクセス
に際して第２ペリフエラル信号バス７は駆動されず、当
該アクセスに際して駆動されるべき信号バスの実効長さ
もしくは実効負荷は、ペリフェラル信号バスの多重化数
に応じて概ね全体の半分に減じられる。この関係はどの
バススレーブモジュールがアクセスされる場合にも同様
とされる。

第２図にはタイマ５の内部構成例がデータ系に着目して
示される。

データ人出力バッファ２５を介してデータバス１３に結
合された内部データバス２６は、スイッチ回路２７によ
ってその途中から選択的に接続分離可能になっている。

スイッチ回路２７は第３図に示されるようにｐチャンネ
ル型ＭＯ８ＦＥＴＱ１とｎチャンネル型ＭＯＳＦＥＴＱ
２とを並列接続して成るトランスファゲートを内部デー
タバス２６の各信号線毎に設けて構成したりすることが
できる。スイッチ回路２７によって分離され得る内部デ
ータバス２６の前段には、タイマを構成するためのカウ
ンタ２８やコンパレータ２９さらには各種コントロール
レジスタ３０やステータスレジスタ３１などの回路ブロ
ックが結合される。内部データバス２６の後段には、特
に制限されないが、テストモードでのみ利用される診断
用レジスタ３２．３３などの回路ブロックが結合されて
いる。スイッチ回路２７は、特に制限されないが、外部
から供給されるテストモード信号ＴＥＳＴがアサートさ
れることに呼応してオン状態を採り。

内部データバス２６の前段と後段とを導通に制御する。

したがって、テストモード以外のシステム動作では利用
されることのない診断用レジスタ３２．３３などの回路
ブロックが結合されている内部データバス２６の後段は
、テストモード以外では内部データバス２６の前段から
分離される。したがって、テストモード以外の動作モー
ドで駆動されるべき内部データバス２６の実効長さは短
くされる。

上記実施例によれば以下の作用効果を得るものである。

（１）第１ペリフエラル信号バス４及び第２ペリフエラ
ル信号バス７によりペリフェラル信号バスを２重化し、
ＣＰ　Ｕ　１がアクセス対象とするバススレーブモジュ
ールの結合されたペリフェラル信号バスをマルチプレク
サ８によってＣＰＵＩに選択的に接続することにより、
アクセスに際して駆動されるべき信号バスの実効負荷を
、ペリフェラル信号バスの多重化数に応じて概ね全体の
半分に減じることができる。

（２）上記作用効果より、論理規模の増大によってバス
スレーブモジュールの数が増えても、シングルチップマ
イクロコンピュータの動作サイクルさらにはアクセスサ
イクルを高速に維持することができる。

（３）上記作用効果（１）より、シングルチップマイク
ロコンピュータ全体的に要求されるシステム構成に対し
て１つのペリフェラル信号バスを共有するバススレーブ
モジュールの数を規制することができるようになる。し
たがって、当該ＬＳＩをアプリケーションスベシフイン
ク方式などで展開する場合の動作サイクルやアクセスサ
イクルを統一化することができ、これによって、アプリ
ケーションスペシフィック展開に際してのタイミング設
計を容易化することができる。

（４）テストモード以外のシステム動作では利用される
ことのない診断用レジスタ３２．３３などの回路ブロッ
クが結合されている内部データバス２６の後段は、テス
トモード以外の動作モードでは内部データバス２６の前
段からスイッチ回路２７により分離されるから、テスト
モード以外の動作モードで駆動されるべき内部データバ
ス２６の実効長さが短くなって、不所望な負荷が低減さ
れる。したがって、機能診断や選別などのテス１−での
み利用される回路ブロックのための信号配線負荷がシス
テム動作速度を低下させる要因になるという事態を防止
することができる。尚、機能診断や選別などのテスｌ−
では内部信号配線の負荷は相対的に増えることになるが
、そのようなテスト動作では本質的に高速動作を要し、
ないため、信号配線負荷によるアクセスタイムの増大は
実質的に問題にならない。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されずその要旨
を逸脱しない範囲において種々変更することができる。

上記実施例ではバスマスタモジュールをＣＰＵＬだけと
して説明したが、ダイレクト・メモリ・アクセス・コン
１−〇−ラなどその他のバスマスタモジュールを含むシ
ステム構成の場合には、当該その他のバスマスタモジュ
ールは上記データバス２０、アドレスバス２１、及びコ
ントロールバス２２に結合しておくことができる。

スイッチ回路は機能モジュール内部に設けておく場合に
限定されず、所定のペリフェラル信号バスの中間部に配
置し、その後段に診断用機能モジュールを結合するよう
にしてもよい。

また、ペリフェラル信号バスの多重化数は２に限定され
ず最大限バススレーブモジュールの数だけ多重化するこ
とができる。なお、バススレーブモジュールの種類や構
成は」二記実施例に限定されず種々変更することができ
る。

以」−の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるジングルチップマ
イクロコンピュ〜りに適用した場合について説明し、だ
が、本発明はそれに限定されず、その他の論理Ｌ　Ｓ　
Ｉやシステムボードなどに広く適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡噴に説明すれば下記の通りである。

すなわち、ペリフェラル信片バスを多重化し。

バスマスタモジュールがバススレーブモジュールをアク
セスするとき、これに対応するペリフェラル信号バスを
マルチプレクサがバスマスタモジュールに選択接続する
構成を有することにより、アクセスに際してｒ９Ａ動さ
れるべき信号バスの実効負荷をその多重化数に応じて低
減することができるという効果を得る。したがって、シ
ステム規模の増大によってバススレーブモジュールの数
が増えても、動作サイクルやアクセスサイクルを、高速
化することができる。

そして、要求されるシステム構成に対して１つのペリフ
ェラル信号バスを共有するバススレーブモジュールの数
を規制することができるから、当該システムをアプリケ
ーションスペシフィック方式などで展開する場合の動作
サイクルやアクセスサイクルを統一化することができる
ようになり、これによって、アプリケーションスペシフ
ィック展開に際してのタイミング設計の容易化を達成す
るものである。

また、同一系列の信号バスをその途中から選択的に接続
分離可能なスイッチ回路を設け、スイッチ回路によって
分離され得る信号バス後段には、テストモードのような
特定動作モードでのみ利用される診断用レジスタなどの
回路を結合して、信号バスの一部を必要に応じて切り離
し可能に構成することにより、同一系列の信号バスはテ
ストモードのような特定動作モード以外途中から分離さ
れることになり、当該動作モード以外のシステム動作で
駆動されるべき信号バスの実効長さが短くなって、信号
バスにおける不所望な負荷を低減することができるとい
う効果を得る。

【図面の簡単な説明】

第１図は本発明の一実施例であるシングルチップマイク
ロコンピュータのブロック図、第２図はスイッチ回路を
含む機能モジュルの内部構成例をデータ系に着目して示
すブロック図、第３図はスイッチ回路の一例を示す回路
図である。 １・・・ＣＰＵ、２・・・パラレル入出力回路、３・・
・シリアル入出力回路、４・・・第１ペリフエラル信号
バス、５・・・タイマ、６・・・メモリ、７・・・第２
ペリフエラル信号バス、８・・・マルチプレクサ、１０
，１３゜２０・・・データバス、１１，１４．２１・・
アドレスバス、１２．］、５．２２・・・コントロール
バス、１６〜１８・・・バススイッチ回路、１９由アド
レスデコーダ、２５・・データ人出カバソファ、２６・
・・内部データバス、２７・・・スイッチ回路、２８・
・・カウンタ、２９・・・コンパレータ、３０・・コン
トロールレジスタ、３１・・・ステータスレジスタ、３
２，３３・・・診断用レジスタ、ＴＥＳＴ・・・テスト
モード信号。

Claims (1)

1. 【特許請求の範囲】 １、夫々バススレーブモジュールを結合した複数個のペ
   リフェラル信号バスと、所望のバススレーブモジュール
   をアクセス制御するバスマスタモジュールと、バスマス
   タモジュールがアクセス対象とするバススレーブモジュ
   ールの結合されたペリフェラル信号バスをバスマスタモ
   ジュールに選択的に接続するマルチプレクサとを含んで
   成るものであることを特徴とする信号バス分離構造。 ２、同一系列の信号バスをその途中から選択的に接続分
   離可能なスイッチ回路を設け、スイッチ回路によって分
   離され得る信号バス後段には特定動作モードでのみ利用
   される回路が結合されて成るものであることを特徴とす
   る信号バス分離構造。 ３、上記信号バスは機能モジュール内に含まれ、上記ス
   イッチ回路によって分離され得る信号バス後段にはテス
   トモードでのみ利用される診断用回路が結合されて成る
   ものであることを特徴とする特許請求の範囲第２項記載
   の信号バス分離構造。