KR19990077697A - 감소된 전압 입출력 3상태 버퍼 및 그 제조 방법 - Google Patents

감소된 전압 입출력 3상태 버퍼 및 그 제조 방법 Download PDF

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Abstract

본 발명은 버퍼 입력 노드에서 입력 신호를 수신하고 버퍼 인에이블 신호에 응답하여 버퍼 출력 노드에서 출력 신호를 전송을 하기 위한 3상태 버퍼 회로에 관한 것이다. 상기 버퍼 회로는 버퍼 입력 노드에 결합된 입력단을 포함한다. 상기 입력단은 버퍼 인에이블 신호가 인에이블될 때 입력 신호를 수신하도록 구성된다. 상기 버퍼 회로는 상기 입력단에 결합된 레벨 시프터단을 더 포함한다. 상기 레벨 시프터단은 버퍼 인에이블 신호가 인에이블될 때 입력 신호에 응답하여 레벨 시프터단 제어 신호의 세트를 출력하도록 구성된다. 상기 레벨 시프터단 제어 신호 세트의 전압 범위는 입력 신호와 연관된 전압 범위보다 더 높다. 또한 상기 버퍼 회로는 레벨 시프터단에 결합된 출력단을 포함한다. 상기 출력단은 버퍼 인에이블 신호가 인에이블될 때 레벨 시프터단 제어 신호 세트에 응답하여 버퍼 출력 노드에서 출력 신호를 출력하도록 구성된다. 상기 출력 신호의 전압 범위는 레벨 시프터단 제어 신호 세트의 전압 범위보다 더 낮다. 상기 출력단은 버퍼 인에이블 신호가 디스에이블될 때 입력단과 레벨 시프터단으로부터 버퍼 출력 노드를 분리시킨다.

Description

감소된 전압 입출력 3상태 버퍼 및 그 제조 방법 {REDUCED VOLTAGE INPUT/REDUCED VOLTAGE OUTPUT TRI-STATE BUFFER AND METHODS THEREFOR}
본 발명은 버퍼 회로에 관한 것으로서, 특히 감소된 전압 입력 신호를 수신하고 감소된 전압 출력 신호를 갖는 출력을 구동할 수 있는 버퍼 회로에 관한 것이다.
일부 회로 또는 집적 회로에서, 버퍼 회로는 입력 신호와 소스를 수신하고 출력 컨덕터(예를 들면, 버스 컨덕터) 또는 신호 입력에 민감한 다른 회로의 입력 게이트를 구동하기 위해 충분한 전류를 흡수하는데 사용될 수 있다. 공지된 타입의 버퍼 회로에는 3상 버퍼 회로가 있다. 3상 버퍼 회로는 3상, 하이 또는 로우중 어떤 것이 되는 출력 단자를 가진다. 3상 버퍼 회로의 능력은 특히 다중 버퍼 회로가 동일한 부하에 결합될 때 유용한데, 이것은 버스 구동중에 동작하지 않는 버퍼 회로가 버스상에서의 신호 회선 쟁탈을 방지하기 위하여 그것으로부터 분리될 수 있기 때문이다.
논의를 용이하게 하기 위하여, 도 1은 직렬의 4개 트랜지스터(102, 104, 106 및 108)를 포함하는 간략화된 종래 반전 3상 버퍼 회로(100)를 도시한다. P형 전계 효과 트랜지스터(p-FET)(102)는 레일(VDD)에 결합되고 인에이블 신호가 하이일때만 도통된다. 본 명세서에 표시되지않는 한, 모든 트랜지스터는 전계 효과 트랜지스터(FET)이다. N형 트랜지스터(108)는 접지에 결합되고 이에이블 신호가 하이일때(예를 들면, 인에이블N 신호가 로우일때)만 도통된다. 인에이블 신호가 로우일때, 둘다의 트랜지스터(102와 108)는 오프되므로, 3상태 출력이 형성된다.
입력 신호가 하이이고 인에이블 신호가 또한 하이일 때, n-FET(106)와 n-FET(108)가 도통될 것이고 출력이 접지에 연결된다. 동시에, p-FET(104)는 VDD로부터 출력을 분리시킬 것이다. 거꾸로, 입력 신호가 로우이고 인에이블 신호가 하이일때, p-FET(102와 104)가 도통될 것이고 출력이 VDD에 연결된다. 동시에, n-FET(106)는 접지로부터 출력을 분리하도록 오프된다. 예측될 수 있는 바와 같이, 반전 3상태 버퍼 회로(100)의 출력은 그 입력값의 반전이다.
도 1의 버퍼 회로가 오랜동안 이용되어 왔더라도, 단점이 있다. 예를 들면, 3상태 버퍼 회로(100)는 그것의 입력을 반전시키기 때문에, 비반전 3상태 버퍼 회로를 얻기 위해서는 케스케이딩(cascading) 구성이 요구된다. 케스케이드하기 위하여, 반전 3상태 버퍼 회로(100)의 출력은 비반전 3상태 버퍼 회로를 얻기 위해 다른 반전 3상태 버퍼 회로(100)의 출력에 케스케이드될 수 있다.
더욱이, 출력 스테이지에서의 직렬의 4개 트랜지스터(예를 들면, 직렬의 트랜지스터 102, 104, 106 및 108)의 사용은 크기와 관련하여 과중한 부담을 강요한다. 이것은 풀업 또는 풀다운 경로에 있는 각각의 소자가 이런 경로내의 직렬 접속된 소자들에 충분한 전류를 통하도록 하기 위하여 꽤 커야 할 것이기 때문이다. 이것은 장치가 작다면 버퍼 회로에 의한 전류 출력의 양이 너무 적어 요구된 전압 레벨로 출력 부하를 구동할때 수용불가능한 지연을 초래하기 때문이다.
그러나, 큰 소자의 사용은 출력 컨덕터상의 용량성 부하를 증가시키고, 구동 버퍼 회로가 출력 컨덕터의 용량 뿐만아니라 부하에 접속된 다른 3상태 버퍼 회로의 용량 둘다를 참조하기 때문에 적절하게 출력 부하를 구동하기위해 구동 버퍼 회로의 일부에서 심지어 더 큰 전력량을 필요로 한다.
도 1에 도시된 구성의 다른 단점은 반전 3상태 버퍼(100)가 일반적으로 감소된 전압 입력/감소된 전압 출력 3상태 버퍼 회로로서 기능할 수 없다는 사실과 관련한다. 감소된 전압 입력은 칩에 공급된 전체 VDD보다 더 낮은 입력 전압으로 참조된다. 일부 경우에, 감소된 전압은 충분히 낮아져서(예를 들면, 1V) 트랜지스터의 임계 전압(전형적으로 0.7V 정도)에 가까울 수 있다. 마찬가지로, 감소된 전압 출력은 칩에 공급된 전체 VDD보다 더 낮아지는 출력 전압으로 참조된다. 감소된 전압 신호(예를 들면, 감소된 전압 범위내의 진폭을 가지는 신호)가 감소하는 회로 전력 소모에 유용하기 때문에, 감소된 전압 버퍼로서 기능하는 반전 3상태 버퍼(100)의 무능은 심각한 결점을 나타낸다.
감소된 전압 신호 버퍼링에서 만나는 문제점을 예측하기 위하여, 반전 3상태 버퍼(1000)의 입력이 논리적으로 하이이지만 감소된 전압 신호(예를 들어, 약 1V)에 의해 표현되는 상황을 고려하자. 이런 경우에, 예측된 바와 같이 n-FET(106)가 도통되고 또한 p-FET(104)가 자연스럽게 켜질 수 있고, p-FET(104)(p-FET 102를 통해 VDD로부터)를 통과하는 누설 전류를 발생시킨다. 누설 전류의 존재는 버퍼 회로의 출력상의 신호를 열화(전력 소모를 상당히 증가시킴)시킨다.
도 2는 비반전 형태로 이루어지는 종래의 다른 3상태 버퍼 회로를 도시한다. 그러나, 상기 비반전 3상태 버퍼 회로(150)는 감소된 전압 입력/감소된 전압 출력 버퍼 회로로서 기능할 수 없게 될 수 있다는 것이 발견된다. 비반전 3상태 버퍼 회로(150)의 동작과 이와 관련한 그것의 단점을 이해하기 위하여, 입력 신호가 최대 전압 범위(예를 들면, 접지로부터 VDD)를 가지는 상황을 고려하자. EN 신호가 라인(152)에서 로우일 때, p-FET(130)는 노드(154)를 VDD에 연결하기 위해 턴온되고 출력 p-FET(156)를 턴오프시킨다. 결국, 노드(158)는 인버터(160)의 동작에 의해 하이로 간다. 하이 노드(158)는 노드(164)를 로우로 연결하기 위해 n-FET(162)를 턴온시키고, 그결과 출력 n-FET(166)를 턴오프시킨다. 따라서, 출력(168)은 인에이블 신호(EN)가 로우로 갈때 버퍼 회로의 나머지로부터 분리된다. 알수 있는 바와 같이, 로우 EN 신호는 버퍼 회로(150)를 3상태화시킨다.
인에이블 신호(EN)가 하이로 가고 입력(170)이 하이(예를들어, VDD)로 갈때, 하이 입력(170)은 n-FET(172)를 도통시킨다. 따라서, 노드(164)는 접지로 풀다운되고, 그결과 출력 n-FET(166)를 턴오프시키고 접지로부터 출력(168)을 분리시킨다. 동시에, 하이 인에이블 신호(EN)는 n-FET(174)를 도통시킨다. 그러므로, 노드(154)는 로우가 된다. p-FET(176)는 입력이 하이일때 오프되어 VDD로부터 노드(154)를 분리시킨다는 점에 유의하라. 로우 노드(154)는 출력(168)이 VDD로 풀업될 수 있도록 출력 p-FET(156)를 턴온시킨다. 그러므로, 하이 입력(170)과 하이인에이블 신호(EN)는 출력(168)이 하이인 VDD로 가도록 한다.
반대로, 인에이블 신호(EN)가 하이이고 입력(170)이 로우(예를 들어, 접지)일때, 로우 입력(170)은 n-FET(172)가 턴오프되도록 하여 노드(164)를 접지로부터 분리시킨다. p-FET(176) 턴온으로, 노드(154)는 하이로 풀업되고 출력 p-FET(156)가 턴오프되고, 그결과 VDD로부터 출력(168)을 분리시킨다. n-FET(174)가 이미 턴온되었기 때문에(하이 인에이블 신호 EN에 기인하여), p-FET(176)가 도통될때 노드(164)는 하이로 풀업되고,그결과 출력(168)을 접지로 풀다운하도록 n-FET(166)를 턴온시킨다. 그러므로 로우 입력(170)과 하이 인에이블 신호(EN)는 출력(168)이 로우가 되도록 한다.
그러나, 비반전 3상태 버퍼 회로(150)가 감소된 전압 입력 신호를 그것의 출력에 전달할 것이 요구될때 기능을 다하지 못한다. 종래의 버퍼 회로의 이런 결점은 부분적으로 입력 신호가 하나 이상의 트랜지스터 게이트를 제어하는데 사용된다는 사실때문에 발생한다. 그렇게 사용될때, 입력 신호의 감소된 전압 범위는 신로가 논리적으로 하이일때에도 일부 p-FET가 살며시 턴온되도록 한다. 예를 들면, 하이 논리 상태가 감소된 전압 신호(즉, 1V 대 2.5V 또는 더 높은 최대 스윙 VDD)에 의해 표현될때, 하이 논리 입력은 입력(170)에서 1V의 감소된 전압을 가지는 것으로 표현된다.
입력(170)에서의 1V로, n-FET(172)는 턴온될 수 있지만, 또한 p-FET(176)가 소프트 온(soft on)에도 불구하고 턴온될 수 있다. 이것은 2.5볼트의 VDD가 p-FET(176)의 소스에 있고 p-FET(176)의 임계 전압이 0.7V인 경우에 p-FET(176) 게이트에서의 1V 존재가 아마 이런 트랜지스터들이 소프트 온되게 할 것이기 때문이다. 다시 말해서, p-FET(176)가 오프되어야 할때 p-FET(176) 통한 누설 전류가 생긴다. 이런 트랜지스터들이 둘다 도통될때, 노드(154와 164)에서의 전압은 불안정하거나 요구된 하이 논리값으로 출력(168)을 풀업하기 위해 p-FET(156)를 턴온하고 n-FET(166)를 턴오프하도록 충분히 잘 정의되지 않을 것이다.
본 발명의 목적은 감소된 전압 시그널링 응용에 사용될 수 있는, 요구된 3상태 버퍼 회로 및 그 제조 방법을 제공하는 것이다.
도 1은 논의를 용이하게 하기 위해 간략화된 종래의 반전 3상태 버퍼 회로도.
도 2는 감소된 전압 입력/감소된 전압 출력 버퍼 회로로서 사용하기 위해 적용불가능한 종래의 다른 3상태 버퍼 회로도.
도 3은 본 발명의 일실시예에 따른 감소된 전압 신호를 통과시킬 수 있는, 3상태 버퍼 회로를 나타내는 간략화된 3상태 버퍼 회로도.
도 4는 본 발명의 일실시예에 따른 감소된 전압 신호를 통과시킬 수 있는, 3상태 버퍼 회로를 나타내는 더욱 상세화된 3상태 버퍼 회로도.
도 5 내지 도 12는 본 발명의 여러 실시예에 따른 감소된 전압 입력/감소된 전압 출력 3상태 버퍼 회로의 여러 다른 구성도.
※ 도면의 주요 부분에 대한 부호의 설명 ※
200 : 3상태 버퍼 회로 202 : 입력단
204 : 레벨 시프팅단 206 : 출력단
일실시예에서, 본 발명은 버퍼 입력 노드에서의 입력 신호를 수신하고 버퍼 인에이블 신호에 응답하여 버퍼 출력 노드에서의 출력 신호를 전송하기 위한 3상태 버퍼 회로에 관련된다. 상기 버퍼 회로는 버퍼 입력 노드에 결합된 입력단을 포하한다. 상기 입력단은 버퍼 인에이블 신호가 인에이블될때 입력 신호를 수신하도록 구성된다. 상기 버퍼 회로는 입력단에 결합된 레벨 시프터단을 더 포함한다. 상기 레벨 시프터단은 버퍼 인에이블 신호가 인에이블될때 입력 신호에 응답하여 레벨 시프터단 제어 신호 세트를 출력하도록 구성된다. 레벨 시프터단 제어 신호 세트의 전압 범위는 입력 신호와 연관된 전압 범위보다 더 높다. 또한 버퍼 회로는 레벨 시프터단에 결합된 출력단을 포함한다. 상기 출력단은 버퍼 인에이블 신호가 인에이블될때 레벨 시프터단 제어 신호 세트에 응답하여 버퍼 출력 노드상에 출력 신호를 출력하도록 구성된다. 상기 출력단의 전압 범위는 레벨 시프터단 제어 신호 세트의 전압 범위보다 더 낮다. 상기 출력단은 버퍼 인에이블 신호가 디스에이블될때 입력단과 레벨 시프터단으로부터 버퍼 출력 노드를 분리시킨다.
다른 실시예에서, 본 발명은 입력 신호에 응답하여 출력 신호를 제공하기 위한 방법에 관련한다. 상기 방법은 버퍼 회로의 입력단을 사용하여 입력 신호를 수신하는 단계를 포함한다. 버퍼 회로의 레벨 시프터단을 사용하여, 입력 신호에 응답하여 제어 신호 세트를 형성하는 단계가 더 포함된다. 제어 신호의 전압 범위는 입력 신호와 연관된 전압 범위보다 더 높다. 더욱이, 버퍼 회로의 출력단을 사용하여, 제어 신호의 세트에 응답하여 출력 신호를 출력하는 단계가 포함된다. 출력 신호와 연관된 전압 범위는 제어 신호의 전압 범위보다 더 낮다.
본 발명의 바람직한 실시예들이 첨부된 도면을 참조로 보다 상세히 기술될 것이다.
일실시예에서, 본 발명은 감소된 전압 범위를 가지는 입력 신호에 응답하여 감소된 전압 범위를 가지는 출력 신호의 생성에 사용하기 위한 상당히 효율적인 감소된 전압 입출력 3상태 버퍼 회로에 관련된다. 일실시예에서, 새로운 감소된 전압 입출력 3상태 버퍼 회로는 감소된 전압 입력 신호를 수신하기 위한 입력단, 수신된 감소된 전압 입력 신호를 3상태 버퍼 회로의 출력단을 제어하기 위한 더 높은 전압 범위를 가지는 내부 레벨 시프터단 제어 신호로 변환하기 위한 레벨 시프터단을 포함한다.
3상태 회로가 버퍼 인에이블 신호를 디스에이블함으로써 3상태화될때, 본질적으로 그것은 부하로부터 분리된다. 3상태화가 되지않을때, 상기 출력단은 내부 레벨 시프터단 제어 신호에 응답하여 감소된 전압 범위의 논리적 하이 또는 논리적 로우 버퍼 출력 신호를 출력한다.
일부 경우에, 상기 버퍼 회로는 입력단의 트랜지스터 게이트를 제어하기 위하여 감소된 전압 범위를 가지는 입력 신호를 사용할 필요가 없도록 구성된다. 이것은 도 1과 도 2의 종래 상황과 대조적으로 입력 신호가 트랜지스터 게이트를 직접 제어하는데 사용된다. 출력단을 제어하기 위하여, 상기 입력 신호는 바람직하게 레벨 시프터단을 사용하여 더 높은 전압 레벨로 승압된다. 따라서, 입력 신호가 트랜지스터의 임계 전압보다 더 크지않은 전압 범위를 가질 수 있다는 사실은 버퍼 회로 성능을 저하시키지않는다.
본 발명의 특징과 장점들은 도면을 참조하여 더욱 많이 이해될 것이다. 도 3은 본 발명의 일실시예에 따른, 입력단(202), 레벨 시프팅단(204) 및 출력단(206)을 포함하는 간략화된 3상태 버퍼 회로(200)를 도시한다. 도시된 바와 같이, 버퍼 인에이블 신호는 단자(208)상의 감소된 전압 입력 신호를 레벨 시프팅단(204)에 전달하는 트랜지스터들을 제어하기 위하여 입력단(202)에 결합된다. 이후에 도시되는 바와 같이, 상기 버퍼 인에이블 신호는 또한 일부 실시예에서 레벨 시프터단(204) 및/또는 출력단(206)내의 신호의 통과를 제어하기 위해 사용된다.
레벨 시프팅단(204)에서, 트랜지스터들은 수신된 입력 신호를 출력단(206)내의 트랜지스터의 제어 게이트에 시프팅한다. 상기 더 높은 전압 제어 신호들은 출력단(206)내의 트랜지스터가 더 높은 과구동 전압으로 제어될 수 있도록 하고, 그결과 출력단(206)내의 트랜지스터가 상당한 양의 전류를 소스/싱크하도록 함으로써 요구된 감소 전압 레벨로 버퍼 출력에 결합된 부하를 더욱 쉽게 구동시킨다.
도 4는 본 발명의 일실시예에 따른 3상태 버퍼 회로(300)를 더욱 상세히 도시하는데, 감소된 전압 입력을 수용하고 감소된 전압 출력으로 부하를 구동할 수 있는 비반전 3상태 버퍼를 나타낸다. 버퍼 회로(300)는 입력단(302), 레벨 시프터단(304) 및 출력단(306)을 포함한다. 입력 시프터단(302)은 컨덕터(312)상의 버퍼 인에이블 신호(ENp)에 의해 제어되는 게이트를 가지는 2개의 전계 효과 트랜지스터(FET)를 포함한다. 상기 감소된 전압 입력 신호는 버퍼 입력 노드(314)에서 수신되고 버퍼 인에이블 신호가 인에이블될때(예를 들어, 신호 ENp가 하이일때) FET(308과 310)에 의해 노드(316과 318)에 전달된다.
FET(308과 310)가 낮은 임계값 n-FET로서 도면에 도시되었더라도(낮은 임계값 특성은 트랜지스터 심볼을 둘러싸는 원에 의해 표현된다), 입력 트랜지스터의 임계 전압이 입력 전압 범위보다 더 낮은한 어떤 요구도 없다는 것에 유의해야 한다. 그러나, 낮은 임계값 트랜지스터가 상기 트랜지스터를 위해 바람직하다(요구되지는 않지만). 일반적으로, 낮은 임계값 FET는 전형적인 FET의 임계 전압(약 0.6 - 0.7V가 될 수 있다)보다 더 낮은 임계 전압(예를 들어, 0.4V 내지 0.5V)을 가질 수 있다.
레벨 시프터단(304)은 입력단(302)으로부터 신호를 수신하여 출력단(306)내의 FET(320과 322)의 제어 게이트에 더 높은 전압 범위로 수신된 신호들을 시프팅한다. 입력 노드(314)상의 감소된 입력 신호의 값에 의존하여, 출력단(306)은 논리 로우(VSS) 또는 논리 하이(감소된 전압 범위의 하이값, 또는 V감소된) 중 하나를 출력한다. 따라서, 감소된 전압 입력/감소된 전압 출력 버퍼 회로가 형성된다.
트랜지스터(308과 310)와 같이, 출력 트랜지스터(320과 322)는 도면에서 낮은 임계값 n-FET(낮은 임계값 특성은 트랜지스터 심볼을 둘러싸는 원에 의해 표현된다)로서 도시된다. 낮은 임계값 트랜지스터가 최적 성능의 출력 트랜지스터를 위해 바람직하더라도, 더욱 전형적인 임계 전압 범위를 가질 수 있는 트랜지스터가 사용될 수 있다.
더욱 이해를 용이하게 하기 위하여, 이제 3상태 버퍼(300)의 동작이 상세히 기술될 것이다. 버퍼 인에이블 신호가 디스에이블되어 3상태 버퍼가 상태 모드로 진입하는 경우를 고려하자. 도 4의 회로에서, 상기 3상태 모드는 컨덕터(312)상의 신호가 로우일때 진입된다. 로우 신호(ENp)로, n-FET(308과 310)이 오프되고, 그결과 입력 노드(314)에서의 신호가 레벨 시프터단(304)으로 전달되지 못한다.
인버터(324)는 신호(ENc)(신호 ENp의 반전 신호가 되는)가 컨덕터(306)상에서 하이로 가도록 하고, 3상태 인버터(328)를 하이 임피던스 상태에 놓이게 하여 그것의 출력으로부터 3상태 인버터 출력을 분리시킨다. 또한 하이 신호(ENc)는 노드(332)를 로우로 풀다운하기 위해 n-FET(330)를 턴온시키고, 그결과 n-FET(320)를 턴오프시킨다. 그러므로, 버퍼 출력(334)은 전압 소스(V감소된)(336)로부터 분리된다.
컨덕터(312)상에서의 로우 신호(ENp)는 p-FET(338)를 턴온시키고, 그 결과 n-FET(340)를 턴온 시키기 위하여 노드(318)를 하이로 풀업시킨다. FET(340)가 도통될때, 노드(342)는 VSS로 풀다운되며, 그결과 레벨 시프터단(304)의 p-FET(344)를 턴온 시킨다. FET(344)가 도통될때, 노드(316)는 p-FET(348)를 턴오프시키기 위하여 VDD(VDD전압 소스에 의한)(346)으로 풀업되며, 그결과 VDD전압 소스(350)로부터 노드(342)를 분리시켜 그것의 레벨을 VSS레벨로 유지시킨다(FET 340가 도통된다는 사실 때문에).
노드(342)가 로우이기 때문에, 또한 FET(322)가 오프되며, 그결과 VSS로부터 버퍼 출력(334)을 분리시킨다. FET(320과 322)가 오프되어, 버퍼 출력(334)은 나머지 버퍼 회로, V감소된및 VSS로부터 분리된다. 다시 말해서, 버퍼 회로(300)는 3상태화되고 부하로부터 분리된다.
상기 버퍼 인에이블 신호가 인에이블될때(즉, 도 4의 신호 ENp가 하이일때), 버퍼 회로(300)는 3상태 모드가 된다. 따라서, 버퍼 출력(334)상의 전압값은 입력 노드(314)상의 전압값에 응답하여 범위 0-V감소된내에서 변화할 것이다.
신호(ENp)가 하이이고 VSS전압 레벨이 입력 노드(314)에서 나타나는 상황을 고려하자. 상기 하이 신호(ENp)는 FET(308과 310)가 턴온되도록 하여, VSS전압 레벨을 노드(318과 316)에 전달한다. FET(310)가 도통되기 때문에, 노드(316)는 FET(348)를 턴온시키기 위하여 로우로 가고, 그결과 노드(342)를 VDD(VDD전압 소스 305에 의한)로 풀업시킨다. ENp가 하이이고 그것의 반전된 ENc 신호가 로우이기 때문에, 3상태 인버터(328)는 노드(342)상의 값을 노드(332)에 전달하여, 노드(332)가 로우로 가게 한다(3상태 인버터(328)가 그것의 입력에 관련하여 그것의 출력을 반전시키기 때문에). 상기 로우 신호(ENc)가 FET(330)를 턴오프시키고, 그결과 VSS로부터 노드(332)를 분리한다. 노드(332)가 VSS에 있기 때문에, FET(320)는 V감소된전압 소스(336)로부터 버퍼 출력(334)을 분리하기 위해 턴오프된다.
상기 로우 노드(318)(p-FET 338는 노드 318가 로우에 머물도록 하이 ENp 신호에 의해 턴오프된다)는 VSS로부터 노드(342)를 분리하고 노드(342)가 VDD 레벨에 머물도록(FET 348가 도통되기 때문에) FET(340)를 턴오프시킨다. 하이 VDD 레벨에 있는 노드(342)로, 이런 최대 VDD 전압은 출력 FET(322)의 게이트에 인가시켜, FET(320)가 버퍼 출력(334)를 통해 부하에 전류를 소싱하고 버퍼 출력(334)을 VSS전압 레벨로 빠르게 풀다운하도록 한다. 그러므로, 레벨 시프터단(304)의 존재는 트랜지스터(320과 322)의 게이트가 VSS-VDD범위의 최대 전압 범위를 가지는 제어 신호에 의해 제어될 수 있도록 한다. 예측될 수 있는 바와 같이, 버퍼 회로(300)가 3상태화되지 않을때 입력 노드(314)상의 VSS입력 신호는 VSS출력 신호가 출력 노드(334)에 나타나도록 한다. 신호(ENp)가 하이이고(즉, 버퍼 회로 300가 3상태화되지 않는 경우), V 감소된 전압 레벨이 입력 노드(314)에 나타날 때의 상황을 고려하자. 상기 하이 신호(ENp)는 FET(308과 310)이 턴온되도록 하여, V감소된전압 레벨을 노드(318과 316)에 전달한다. FET(308)가 도통되기 때문에, V감소된전압 레벨은 노드(318)에 전달되고, 그결과 노드(342)를 VSS로 풀다운하기 위해 FET(340)를 턴온시킨다. 노드(342)가 VSS로 풀다운될때, p-FET(344)는 완전히 노드(316)를 VDD(VDD전압 소스 346에 의한)로 풀업시키도록 온된다. 그러므로 노드(316)는 FET(310)의 도통만이 V감소된를 입력 노드(314)로부터 노드(316)로 전달하도록 할수 있더라도 VDD에 있게 된다.
노드(316)가 VDD에 있기 때문에, 이런 최대 VDD전압은 FET(348)을 완전히 턴온하도록 p-FET(348)의 게이트에 인가되며, 그결과 VDD전압 소스(350)로부터 노드(342)를 분리하고 노드(342)가 VSS레벨에 머물도록 한다. 또한 레벨 시프터단(304)은 FET(332)가 VSS로부터 버퍼 출력(334)을 분리하기 위해 완전히 오프된 상태로 유지하도록 VSS값으로 노드(342)에서의 값을 안정화시키는 기능을 한다. 그렇지않으면, FET(348)은 V감소된이 FET(310)에 의해 노드(316)에 전달될때 소프트 온될 수 있어, 요구된 VSS값이상으로 노드(342)에서의 전압을 풀링하여 성능을 저하시키고 버퍼 회로가 과도한 양의 전력을 소모하도록 한다.
신호(ENp)가 하이이고 그것의 반전된 신호(ENc)가 로우일때, 노드(342)상의 VSS값은 노드(332)가 VD로 가도록 한다(3상태 인버터 328가 그것의 반전된 값을 출력하기 때문에). 또한 상기 로우 신호(ENc)는 VSS로부터 노드(332)를 분리하도록 FET(330)를 턴오프시킨다. 하이 VDD레벨에 있는 노드(332)로, 이런 최대 VDD전압이 출력 FET(320)의 게이트에 인가되어, FET(320)가 버퍼 출력(334)을 통해 부하에 전류를 소싱하고 버퍼 출력(334)을 V감소된전압 레벨(V감소된전압 소스 336에 의한)로 빠르게 풀다운시킨다. 그러므로, 레벨 시프터단(304)의 존재는 트랜지스터(320과 322)의 게이트가 VSS-VDD의 최대 전압 범위를 가지는 제어 신호에 의해 제어될 수 있도록 한다. 예측될 수 있는 바와 같이, 입력 노드(314)상의 V감소된입력 신호는 버퍼 회로(300)가 3상태화되지 않을때 V감소된출력 신호가 출력 노드(334)상에 나타나도록 한다.
버퍼 회로(300)가 비반전되는 3상태 버퍼 회로로서 구성되었더러도 어떤 필요조건은 아니라는 것에 유의하라. 따라서, 본 발명은 감소된 입력 전압/감소된 출력 전압 3상태 버퍼 회로의 반전(또는 비반전) 특성에 필수적으로 제한되지않는다.
출력 FET(320과 322)의 게이트를 제어하기 위해 최대 전압 스윙(VSS-VDD)을 가지는 제어 신호를 사용함으로써, 더 높은 과구동 전압이 이런 FET를 턴온하고 턴오프하기 위해 얻어진다. 감소된 전압(V감소된)이 출력 FET의 게이트를 제어하는데 사용되는 경우, 상기 FET는 동일한 시간동안 동일한 양의 전류를 소싱/싱크하기 위해 더 크게 될 필요가 있을 것이다. 본 발명은 출력 FET(320과 322)의 게이트를 제어하기 위해 최대 전압 스윙(VSS-VDD)을 가지는 제어 신호를 사용하기 때문에, 이런 FET는 더 작게 제조될 수 있어 칩상의 공간 사용량을 감소시킨다.
출력 FET의 크기 감소는 버퍼 회로가 결합되는 용량성 부하를 감소시킨다. 이것은 다중 버퍼 회로가 공통 버스 컨덕터상의 신호를 생성하는데 사용되고 다중 버퍼 회로 출력단이 동일한 공통 버스에 결합될 수 있는 경우의 응용에서 유리하다. 각각의 버퍼 회로에서의 출력단의 출력 FET와 연관된 크기와 용량을 감소시킴으로써, 적은 부하 용량이 실제 버스 컨덕터를 구동시키는 버퍼 회로에 존재하게 된다. 감소된 부하 용량으로, 지연 시간과 전력 소모는 유리하게 감소된다.
도 5 내지 도 12는 여러 다른 실시예를 도시하는데, 입력단, 레벨 시프터단, 및/또는 출력단이 구성될 수 있는 여러 바람직한 방법을 보여준다. 각각의 도면에서, 상기 레벨 시프터단은 출력단에서의 출력 트랜지스터를 제어하기 위해 더 큰 전압 범위를 가지는 제어 신호내의 감소된 전압 입력 신호를 승압하는데 사용된다. 상기 출력 트랜지스터는 이런 감소된 전압 범위내의 신호르 출력하도록 V감소된과 VSS사이에 직렬로 접속된다. 출력 트랜지스터가 레벨 시프터단으로부터의 더 높은 전압 제어 신호에 의해 턴온되고 턴오프되어, 이런 트랜지스터들은 유리하게 감소된 도달로 부하를 구동시키기 위해 상당한 양의 전류를 소싱 또는 싱크할 수 있다.
도 5에서, 상기 레벨 시프터단은 도 4의 경우에서의 3상태 인버터 대신에 NOR 게이트(392)에 의해 수행된다. 도 6에서, 전송 게이트(402)가 레벨 시프터단에 대신 사용된다. 전송 게이트(402)는 제어 신호(408과 410)에 응답하여 2개 노드 사이, 예를 들어 노드(404와 406) 사이에 전압을 전달하는 기능을 한다. 다시, 전송 게이트(402), 트랜지스터(412, 414 및 416)를 포함하는 상기 레벨 시프터단은 감소된 전압(예를 들어, 1V)을 가지는 논리 하이가 버퍼 입력에 나타날 때 노드(404)가 로우에 머물도록 한다. 도 6의 나머지 버퍼는 대략 도 4의 버퍼와 유사한 방식으로 기능하며, 도 6의 버퍼의 동작은 본 개시의 관점에서 당업자들에게 쉽게 이해될 것이다.
도 7에서, 인버터(502)는 출력 트랜지스터에 VSS와 VDD사이의 전압 범위를 가지는 제어 신호를 공급하기 위해 레벨 시프터단에 사용된다. 트랜지스터(504)를 적절히 제어하기 위해 충분한 전류를 소싱하기 위해 트랜지스터(504)의 게이트에 2개의 인버터가 결합된 것이 도시되어 있다. 그러나, 이들은 버퍼 인에이블 신호가 충분히 트랜지스터(504)를 제어할 수 있는 경우에 제거될 수 있다. 출력단에는 3개의 출력 트랜지스터가 있는데, 그중 트랜지스터(504)는 신호(ENp)가 로우일때 출력으로부터의 V감소된전압 소스를 빠르게 분리시키는 역할을 한다. 그러나, 각각의 출력 트랜지스터(504와 506)이 V감소된전압 소스와 출력 사이의 직렬 저항을 감소시키기 위해 더 커질 필요가 있을 것이다. 상기 더 큰 트랜지스터(506)는 특히 다중 3상태 버퍼가 동일한 출력에 결합될때 더 높은 용량성 부하에 기여할 수 잇다. 도 8에서, 신호(ENp)가 로우일때, VSS가 출력으로부터 빠르게 분리되도록 출력 트랜지스터(602)가 부가된다. 다시, 직렬 저항을 극복하기 위해 더 큰 트랜지스터(602와 604)를 초래한다. 도 7과 도 8의 나머지 버퍼들은 도 4의 버퍼와 거의 유사한 방식으로 기능하며, 이런 버퍼의 동작은 상기 개시의 관점에서 당업자들에게 쉽게 이해될 수 있을 것이다.
도 9에서, 3상태 인버터(702)가 레벨 시프터단에 사용된다. 3상태 인버터(702)는 도 4의 3상태 인버터(328)와 유사한 방식으로 동작한다. 도 10에서, 출력단내의 트랜지스터(802와 804)는 VSS와 V감소된로부터 출력의 빠른 분리를 용이하게 하기 위하여 신호(ENpx)(레벨 시프터단의 인버터 806과 808에 의해 발생된) 에 결합된다. 그러나, 출력단에서의 직렬의 4개 트랜지스터 존재는 직렬 저항을 극복하는데 사용될 더 큰 소자를 요구할 수 있다. 도 11에서, VSS로부터의 출력 분리는 도 4의 버퍼에서와 같이 동일한 방식으로 수행된다. 트랜지스터(902와 904)를 위해 사용될 수 있는 더 큰 소자의 요구에 대한 잠재적 비용에도 불구하고,로부터의 출력 분리는 트랜지스터(902)에 의해 달성된다. 도 12에서,로부터의 출력 분리는 도 4의 버퍼에서와 동일한 방식으로 수행된다. 트랜지스터(1002와 1004)를 위해 사용될 수 있는 더 큰 소자의 요구에 대한 잠재적 비용에도 불구하고, VSS로부터의 출력 분리는 트랜지스터(1002)에 의해 달성된다. 도 9 내지 도 12의 나머지 버퍼는 도 4의 버퍼와 유사한 방식으로 기능하며, 이런 버퍼의 동작은 상기 개시의 관점에서 당업자들에게 쉽게 이해될 수 있다.
본 발명은 감소된 전압 범위를 가지는 입력 신호에 응답하여 감소된 전압 범위를 가지는 출력 신호의 생성에 사용하기 위한 상당히 효율적인 감소된 전압 입출력 3상태 버퍼 회로를 제공한다.

Claims (23)

  1. 버퍼 입력 노드에서의 입력 신호를 수신하고 버퍼 인에이블 신호에 응답하여 버퍼 출력 노드에서의 출력 신호를 전송하기 위한 3상태 버퍼 회로에 있어서,
    상기 버퍼 입력 노드에 결합되고, 상기 버퍼 인에이블 신호가 인에이블될 때 상기 입력 신호를 수신하도록 구성되어 있는 입력단;
    상기 입력단에 결합되고, 상기 버퍼 인에이블 신호가 인에이블될 때 상기 입력 신호에 응답하여 상기 입력 신호와 연관된 전압 범위보다 더 높은 전압 범위의 레벨 시프트단 제어 신호 세트를 출력하도록 배치되는 레벨 시프터단; 및
    상기 레벨 시프터단에 결합되고, 상기 버퍼 인에이블 신호가 인에이블될 때 상기 레벨 시프터단 제어 신호 세트에 응답하여 상기 버퍼 출력 노드상에 상기 출력 신호를 출력하도록 구성되는 출력단을 포함하며, 상기 출력 신호의 전압 범위는 상기 레벨 시프터단 제어 신호 세트의 전압 범위보다 더 낮고, 상기 버퍼 인에이블 신호가 디스에이블될 때 상기 출력단은 상기 입력단과 레벨 시프터단으로부터 상기 버퍼 출력 노드를 분리시키는 것을 특징으로 하는 3상태 버퍼 회로.
  2. 제 1항에 있어서, 상기 출력단은 제1 전압 소스에 결합되고, 상기 레벨 시프터단은 상기 제1 전압 소스에 의해 공급되는 전압 레벨보다 더 높은 전압을 공급하는 제2 전압 소스에 결합되는 것을 특징으로 하는 3상태 버퍼 회로.
  3. 제 2항에 있어서, 상기 입력단은 제1 전계효과 트랜지스터와 제 2 전계효과 트랜지스터를 포함하고, 상기 제 1 및 제2 전계효과 트랜지스터의 게이트는 상기 버퍼 인에이블 신호에 의해 제어되며, 상기 제1 및 제2 전계효과 트랜지스터의 제1 단자는 상기 입력 신호를 수신하도록 구성되어 있는 것을 특징으로 하는 3상태 버퍼 회로.
  4. 제 3항에 있어서, 상기 제1 및 제2 전계효과 트랜지스터의 제2 단자는 상기 레벨 시프터단의 제1 및 제2 입력 노드에 결합되는 것을 특징으로 하는 3상태 버퍼 회로.
  5. 제 4항에 있어서, 상기 레벨 시프터단은 제3 전계효과 트랜지스터, 제4 전계효과 트랜지스터 및 제 5 전계효과 트랜지스터를 포함하고,
    상기 제3 전계효과 트랜지스터의 게이트는 상기 레벨 시프터단의 제1 입력 노드와 상기 제4 전계효과 트랜지스터의 제1 단자에 결합되고,
    상기 제4 전계효과 트랜지스터의 게이트는 상기 제3 전계효과 트랜지스터의 제1 단자에 결합되며,
    상기 제5 전계효과 트랜지스터의 게이트는 상기 입력 노드에 결합되고, 상기 제5 전계효과 트랜지스터의 제1 단자는 VSS에 결합되는 것을 특징으로 하는 3상태 버퍼 회로.
  6. 제 5항에 있어서, 상기 제3 및 제4 전계효과 트랜지스터는 p형 전계효과 트랜지스터를 나타내며, 상기 제5 전계효과 트랜지스터는 n형 전계효과 트랜지스터를 나타내는 것을 특징으로 하는 3상태 버퍼 회로.
  7. 제 5항에 있어서, 3상태 인버터 회로를 더 포함하는데,
    상기 3상태 인버터 회로의 제1 3상태 인버터 단자는 상기 제3 전계효과 트랜지스터의 제1 단자와 상기 제5 전계효과 트랜지스터의 제2 단자에 결합되고, 상기 3상태 인버터 회로의 제2 3상태 인버터 회로 단자는 상기 출력단의 입력 노드에 결합되며, 상기 3상태 인버터 회로의 제3 3상태 인버터 회로 단자는 상기 버퍼 인에이블 신호에 결합되는 것을 특징으로 하는 3상태 버퍼 회로.
  8. 제 7항에 있어서, 인버터 입력과 인버터 출력을 가지는 인버터를 더 포함하는데,
    상기 인버터 입력은 상기 버퍼 인에이블 신호에 결합되며, 상기 인버터 출력은 상기 3상태 인버터 회로의 제4 3상태 인버터 회로 단자에 결합되는 것을 특징으로 하는 3상태 버퍼 회로.
  9. 제 2항에 있어서, 상기 출력단은 상기 제1 전압 소스와 VSS사이에 직렬로 결합된 2개의 출력 전계효과 트랜지스터로 구성되는 것을 특징으로 하는 3상태 버퍼 회로.
  10. 제 9항에 있어서, 상기 2개의 출력 전계효과 트랜지스터는 n형 전계효과 트랜지스터인 것을 특징으로 하는 3상태 버퍼 회로.
  11. 제 2항에 있어서, 상기 출력단은 상기 제1 전압 소스와 VSS사이에 직렬로 결합된 다수의 출력 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 3상태 버퍼 회로.
  12. 입력 신호에 응답하여 출력 신호를 제공하기 위한 방법에 있어서,
    상기 입력 신호를 버퍼 회로의 입력단을 사용하여 수신하는 단계;
    상기 버퍼 회로의 레벨 시프터단을 사용하여, 상기 입력 신호에 응답하여 상기 입력 신호와 연관된 전압 범위보다 더 높은 전압 범위의 제어 신호 세트를 형성하는 단계; 및
    상기 버퍼 회로의 출력단을 사용하여, 상기 제어 신호 세트에 응답하여 상기 제어 신호의 전압 범위보다 더 낮은 출력 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제 12항에 있어서, 상기 출력 단계는,
    상기 출력단의 제1 및 제2 전계효과 트랜지스터의 게이트에 상기 제어 신호 세트를 제공하는 단계를 더 포함하는데, 상기 제1 및 제2 전계효과 트랜지스터는 제1 전압 소스와 접지 사이에 직렬로 결합괴며, 상기 제1 전압 소스와 접지는 상기 버퍼 회로의 출력에서의 출력 신호와 연관된 전압 범위를 제공하도록 구성되어 있는 것을 특징으로 하는 방법.
  14. 제 12항에 있어서, 상기 버퍼 인에이블 신호가 디스에이블될 때 상기 버퍼 회로에 결합되어 있는 부하로부터 상기 버퍼 회로를 3상태화하도록 구성된 버퍼 인에이블 신호를 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 버퍼 입력 노드에서의 입력 신호를 수신하고 버퍼 인에이블 신호에 응답하여 버퍼 출력 노드에서의 출력 신호를 전송하기 위한 3상태 버퍼 회로에 있어서,
    상기 버퍼 입력 노드에 결합되고, 상기 버퍼 인에이블 신호가 인에이블될 때 상기 입력 신호를 수신하기 위한 입력 수단;
    상기 입력 수단에 결합되고, 상기 버퍼 인에이블 신호가 인에이블될 때 상기 입력 신호에 응답하여 상기 입력 신호와 연관된 전압 범위보다 더 높은 전압 범위의 제어 신호 세트를 출력시키기 위한 레벨 시프터 수단; 및
    상기 레벨 시프터 수단에 결합되고, 상기 버퍼 인에이블 신호가 인에이블될 때 상기 제어 신호 세트에 응답하여 상기 버퍼 출력 노드상에 상기 출력 신호를 출력하도록 구성되는 출력 수단을 포함하며, 상기 출력 신호의 전압 범위는 상기 제어 신호 세트의 전압 범위보다 더 낮고, 상기 버퍼 인에이블 신호가 디스에이블될 때 상기 출력 수단은 상기 입력 수단과 레벨 시프터 수단으로부터 상기 버퍼 출력 노드를 분리시키는 것을 특징으로 하는 3상태 버퍼 회로.
  16. 제 15항에 있어서, 상기 출력 수단은 제1 전압 소스에 결합되고, 상기 레벨 시프터 수단은 상기 제1 전압 소스에 의해 공급되는 전압 레벨보다 더 높은 전압을 공급하는 제2 전압 소스에 결합되는 것을 특징으로 하는 3상태 버퍼 회로.
  17. 제 16항에 있어서, 상기 입력 수단은 제1 전계효과 트랜지스터와 제 2 전계효과 트랜지스터를 포함하고, 상기 제 1 및 제2 전계효과 트랜지스터의 게이트는 상기 버퍼 인에이블 신호에 의해 제어되며, 상기 제1 및 제2 전계효과 트랜지스터의 제1 단자는 상기 입력 신호를 수신하도록 구성되어 있는 것을 특징으로 하는 3상태 버퍼 회로.
  18. 제 17항에 있어서, 상기 제1 및 제2 전계효과 트랜지스터의 제2 단자는 상기 레벨 시프터 수단의 제1 및 제2 입력 노드에 결합되는 것을 특징으로 하는 3상태 버퍼 회로.
  19. 제 18항에 있어서, 상기 레벨 시프터 수단은 제3 전계효과 트랜지스터, 제4 전계효과 트랜지스터 및 제 5 전계효과 트랜지스터를 포함하고,
    상기 제3 전계효과 트랜지스터의 게이트는 상기 레벨 시프터 수단의 제1 입력 노드와 상기 제4 전계효과 트랜지스터의 제1 단자에 결합되고,
    상기 제4 전계효과 트랜지스터의 게이트는 상기 제3 전계효과 트랜지스터의 제1 단자에 결합되며,
    상기 제5 전계효과 트랜지스터의 게이트는 상기 입력 노드에 결합되고, 상기 제5 전계효과 트랜지스터의 제1 단자는 VSS에 결합되는 것을 특징으로 하는 3상태 버퍼 회로.
  20. 제 16항에 있어서, 상기 출력 수단은 상기 제1 전압 소스와 VSS사이의 2개의 출력 전계효과 트랜지스터로 이루어지는 직렬 접속부를 포함하는 것을 특징으로 하는 3상태 버퍼 회로.
  21. 제 16항에 있어서, 상기 출력 수단은 상기 제1 전압 소스와 VSS사이에 2개의 출력 전계효과 트랜지스터를 가지는 직렬 접속부를 포함하는 것을 특징으로 하는 3상태 버퍼 회로.
  22. 제 21항에 있어서, 상기 2개의 출력 전계효과 트랜지스터는 n형 전계효과 트랜지스터인 것을 특징으로 하는 3상태 버퍼 회로.
  23. 제 16항에 있어서, 상기 출력 수단은 상기 제1 전압 소스와 VSS사이에 직렬로 접속된 적어도 3개의 출력 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 3상태 버퍼 회로.
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