KR19990077765A - 비휘발성 반도체기억장치 - Google Patents

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Abstract

본 발명에 따른 비휘발성 반도체 기억장치는 : 제 1 전극 및 제 2 전극 사이에 삽입된 강유전체막을 가지며, 제 1 및 제 2 분극 상태중 하나를 취하여 상기 강유전체막에 반응하는 2진 정보를 보유할 수 있는 커패시터, 및 상기 커패시터의 제 1 전극에 접속되어 있는 소스, 드레인, 및 게이트를 가진 트랜지스터를 포함하는 메모리셀; 상기 트랜지스터의 게이트에 접속된 워드선; 상기 트랜지스터의 드레인에 접속된 비트선; 상기 커패시터의 제 2 전극에 접속된 플레이트선; 및 상기 비트선에 접속된 센스 앰플리파이어를 포함한다. 상기 메모리셀의 독출 동작을 실행할 때, 상기 강유전체막이 제 1 분극 상태인 경우 상기 비트선의 전압이 센스 앰플리파이어에 의해 전원 전압으로 증폭되며; 상기 강유전체막이 제 2 분극 상태인 경우 상기 비트선의 전압이 센스 앰플리파이어에 의해 부전압으로 증폭된다.

Description

비휘발성 반도체기억장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 정보를 기억 및 보유하는 비휘발성 반도체기억장치에 관한 것으로, 상기 비휘발성 반도체기억장치는 대향 전극들 사이에 삽입된 강유전체막을 포함하여, 그 강유전체막의 다른 분극 상태들을 이용함으로써 정보를 기억 및 보유할 수 있는 커패시터를 포함한다.
일반적으로, 강유전체 재료를 포함하는 반도체기억장치(이하, "강유전체 반도체기억장치"라 함)는 강유전체막의 분극 방향에 따라 데이터를 기억 및 보유하는 비휘발성 반도체기억장치이다. 이하, 종래의 비휘발성 반도체기억장치의 예들에 대해서 설명한다(예컨대, 일본국 공개 특허 공보 94-223583호, 미국 특허 제 4,873,664호등 참조).
도 4는 종래의 비휘발성 반도체기억장치의 회로도이다. 도 8은 도 4의 반도체기억장치에 사용된 센스 앰플리파이어(30)의 구성을 나타낸 회로도이다. 도 5는 도 4의 반도체기억장치의 동작 타이밍을 나타낸 타이밍도이다. 도 6은 종래의 반도체기억장치의 주메모리셀내의 커패시터(이하, "주메모리셀 커패시터"라 함)에 사용되는 강유전체막의 히스테리시스 특성을 나타낸 그래프이다. 도 7은 종래의 반도체기억장치의 더미메모리셀내의 커패시터(이하, "더미 메모리셀 커패시터"라 함)에 사용되는 강유전체막의 히스테리시스 특성을 나타낸 그래프이다.
도 4의 종래의 비휘발성 반도체기억장치의 회로 구성을 참조하면, 센스 앰플리파이어(30)에 비트선(BIT)(26) 및 비트선바(/BIT)(28)가 접속되어 있다. 비트선(BIT)(26) 및 비트선바(/BIT)(28)의 각각에는, 주메모리셀(20a,20b,20c) 및 더미 메모리셀(46), 및 주메모리셀(20d,20e) 및 더미 메모리셀(36)이 접속되어 있다.
주메모리셀(20a)은 MOS 트랜지스터(24)와 주메모리셀 커패시터(22)를 포함한다. 주메모리셀 커패시터(22)는 제 1 및 제 2 전극들 사이에 삽입된 강유전체막을 포함한다. M0S 트랜지스터(24)의 게이트는 워드선(32)에 접속되고, M0S 트랜지스터(24)의 드레인은 비트선(26)에 접속되며, M0S 트랜지스터(24)의 소스는 주메모리셀 커패시터(22)의 제 1 전극에 접속되어 있다. 주메모리셀 커패시터(22)의 제 2 전극은 셀플레이트선(34)에 접속되어 있다.
유사하게, 더미 메모리셀(36)은 MOS 트랜지스터(38)와 더미 메모리셀커패시터(40)를 포함한다. 더미 메모리셀커패시터(40)는 제 1 및 제 2 전극들 사이에 삽입된 강유전체막을 포함한다. 더미 메모리셀(36)의 MOS 트랜지스터(38)의 게이트는 더미 워드선(42)에 접속되고, MOS 트랜지스터(38)의 드레인은 비트선바(/BIT)(28)에 접속되고, MOS 트랜지스터(38)의 소스는 더미 메모리셀 커패시터(40)의 제 1 전극에 접속되어 있다. 더미 메모리셀 커패시터(40)의 제 2 전극은 더미 셀플레이트선(44)에 접속되어 있다.
도 8에 도시된 바와같이, 센스 앰플리파이어(30)는 p-MOS 트랜지스터(110,111,112); 및 n-MOS 트랜지스터(118,120)를 포함한다. 참조부호(114,116)는 각각 비트선(BIT)(26) 및 비트선바(/BIT)(28)이다.
이하, 상기 종래의 비휘발성 반도체기억장치의 동작에 대해서, 도 5의 동작 타이밍도, 도 6의 주메모리셀 커패시터의 강유전체막의 히스테리시스 특성을 나타낸 그래프 및 도 7의 더미 메모리셀 커패시터의 강유전체막의 히스테리시스 특성의 그래프를 참조하여 설명한다.
도 6 및 도 7의 히스테리시스 특성 그래프에서, 횡축은 메모리셀 커패시터에 인가되는 전계를, 종축은 그 때의 전하를 나타내고 있다. 도 6 및 도 7에 도시된 바와같이, 강유전체막을 포함하는 커패시터는 전계가 0일 때에도, (점 B, E, H, K로 표시된 바와같이) 잔류 분극이 존재하는 방식으로 작용한다. 비휘발성 반도체기억장치에서는, 상기 잔류 분극이 비휘발성 방식으로 데이터를 보유하도록 사용된다. 주메모리셀 커패시터는 메모리셀에 데이터 "1"이 기억된 경우에는, 도 6의 점 B의 상태이고, 메모리셀에 데이터 "O"이 기억된 경우에는, 도 6의 점 E의 상태이다. 또한, 더미 메모리셀커패시터의 초기 상태는 도 7의 점 K의 상태로 한다. 설명의 간략화를 위해, 주메모리셀의 데이터의 독출전의 초기 상태에서, 비트선(BIT)(26) 및 비트선바(/BIT)(28), 워드선(32), 더미 워드선(42), 셀플레이트선(34) 및 더미 셀플레이트선(44) 각각의 논리전압을 "L"(=접지 전압 "GND")로 하고, 그 후, 비트선(BIT)(26) 및 비트선바(/BIT)(28)를 플로팅 상태로 하며; 반전 센스 신호(/SE)는 논리 전압 "H"(=전원 전압 "Vcc")로 한다.
다음에, 도 5에 도시된 바와같이, 워드선(32), 더미 워드선(42), 셀플레이트선(34) 및 더미 셀플레이트선(44)을 모두 논리전압 "H"로 시프트한다. 여기서, 워드선(32)의 논리 전압"H"는 전원 전압(Vcc)을 승압하여 얻어진 고전압(Vpp)이고, 더미 워드선(42), 셀플레이트선(34), 및 더미 셀플레이트선(44)의 논리전압"H"은 전원 전압(Vcc)이다. 따라서, 주메모리셀(20a)의 MOS 트랜지스터(24) 및 더미 메모리셀(36)의 MOS 트랜지스터(38)가 온되어 주메모리셀 커패시터(22) 및 더미 메모리셀 커패시터(40)에는 전계가 인가된다. 이 때, 주메모리셀에 데이터 "1"이 기억되면, 도 6의 점 B의 상태로부터 점 D의 상태로 시프트되어 점 B의 상태와 점 D의 상태의 전하량의 차(Q1)가 비트선(BIT)(26)의 전압으로서 독출된다. 더미 메모리셀의 상태는 도 7의 점 K의 상태로부터 점 J의 상태로 시프트되어 점 K의 상태와 점 J의 상태의 전하량의 차(Qd)가 비트선바(/BIT)(28)의 전압으로서 독출된다. 다음, 반전 센스 신호(/SE)를 논리전압 "L"(즉, 접지전압)로 시프트함에 의해, 비트선(BIT)(26)에 독출된 주메모리셀로부터의 전압과 비트선바(/BIT)(28)에 독출된 더미 메모리셀로부터의 전압의 차를 센스 앰플리파이어(30)에 의해 증폭하여, 비트선(BIT)(26)을 전원 전압(Vcc) 레벨로 상승시키고, 비트선바(/BIT)(28)를 접지 전압(GND) 레벨로 하강시킨다. 따라서, 주메모리셀에서 데이터 "1"이 독출된다.
한편, 주메모리셀에 데이터 "0"이 기억되면, 주메모리셀의 상태가 도 6의 점 E의 상태로부터 점 D의 상태로 시프트되어, 점 E의 상태와 점 D의 상태의 전하량의 차(Q0)가 비트선(BIT)(26)의 전압으로서 독출된다. 더미 메모리셀의 상태는 도 7의 점 K의 상태로부터 점 J의 상태로 시프트되어, 점 K의 상태와 점 J의 상태의 전하량의 차(Qd)가 비트선바(/BIT)(28)의 전압으로서 독출된다. 다음에, 비트선(BIT)(26)에 독출된 주메모리셀로부터의 전압과 비트선바(/BIT)(28)에 독출된 더미 메모리셀로부터의 전압의 차를 센스 앰플리파이어(30)에 의해 증폭하여, 비트선(BIT)(26)을 접지전압(GND) 레벨로 하강시키고, 비트선바(/BIT)(28)를 전원전압(Vcc) 레벨로 상승시킨다. 따라서, 주메모리셀에서 데이터 "0"이 독출된다.
센스 앰플리파이어(30)에 의해 증폭된 결과, 주메모리셀에 데이터 "1"이 기억될 때, 비트선(BIT)(26)은 전원 전압(Vcc)으로 되고, 셀플레이트선(34)도 전원전압(Vcc) 레벨로 된다. 그 결과, 주메모리셀 커패시터(22)에는 전계가 인가되지 않게 된다(도 6의 점 E의 상태가 된다). 그 후, 주메모리셀 커패시터(22)에 기억된 데이터의 상태를 도 6의 점 B의 상태로 되돌리기 위해서, 셀플레이트선(34)의 전압을 접지 전압으로(도 6의 점 A의 상태) 한뒤, 워드선(32)의 논리 전압을 "L"로 한다. 그 결과, 주메모리셀 커패시터(22)에는 전계가 인가되지 않게 된다(도 6의 점 B의 상태로 되돌아간다). 따라서, 주메모리셀에 데이터 "1"이 재기입된다. 통상, 점 A에 대응하는 상태에서, 주메모리셀 커패시터(22)에 비트선(BIT)(26)의 논리 전압 "H"이 충분히 공급되도록 워드선(32)에 승압된 전압(Vpp)이 공급된다.
유사하게, 주메모리셀에 데이터 "0"이 기억된때, 비트선(BIT)(26)은 접지 전압이 되고, 셀플레이트선(34)은 전원 전압(Vcc)으로 된다. 따라서, 주메모리셀 커패시터(22)는 도 6에서 점 D의 상태이다. 그 후, 셀플레이트선(34)의 논리전압을 "L" 로 하면, 주메모리셀 커패시터(22)에는 전계가 인가되지 않는다(도 6의 점 E의 상태가 된다). 그 후, 워드선(32)의 논리전압을 "L" 로 하여도, 주메모리셀 커패시터(22)에는 여전히 전계가 인가되지 않게 되어, 주메모리셀은 도 6의 점 E의 상태로 유지된다. 따라서, 주메모리셀에 데이터 "0"이 재기입된다.
더미 메모리셀은, 주메모리셀에 데이터 "1"이 기억될때는, 비트선바(/BIT)(28)가 접지 전압(GND)이 되고, 더미 셀플레이트선(44)은 전원 전압(Vcc)으로 되어, 더미 메모리셀커패시터(40)는 도 7의 점 J의 상태가 된다. 그 후, 더미 워드선(42)을 접지 전압으로 하면, 더미 셀플레이트선(44)도 접지전압으로 된다. 그 결과, 더미 메모리셀 커패시터(40)에는 전계가 인가되지 않게 된다(도 7의 점 K의 상태로 되돌아간다).
유사하게, 주메모리셀에 데이터 "0"이 기억될때는, 비트선바(/BIT)(28)가 전원전압(Vcc)이 되고, 셀플레이트선(44)도 전원전압(Vcc)으로 되어, 더미 메모리셀 커패시터(40)는 도 7의 점 K의 상태가 된다. 그 후, 더미 워드선(42)을 접지전압으로 하면, 더미 셀플레이트선(44)도 접지전압으로 되지만, 더미 메모리셀커패시터(40)에는 여전히 전계가 인가되지 않은 상태로 되어, 더미 메모리셀은 도 7의 점 K의 상태로 유지된다. 따라서, 더미메모리셀에 데이터가 재기입된다.
그러나, 상기 종래의 비휘발성 반도체기억장치에는 다음의 문제점이 있다 :
상기 종래의 비휘발성 반도체기억장치에서는 센스 앰플리파이어에 의해 비트선의 저전압 레벨을 접지 전압까지만 센스 증폭하기 때문에, 메모리셀 커패시터에서 충분한 분극을 얻기가 어렵다. 그 결과, 주메모리셀에 데이터 "0"이 기억되는 경우에, 센스 동작중의 비트선들 사이에 큰 전압 마진을 제공할 수 없게 된다.
본 발명에 따른 비휘발성 반도체기억장치는 : 제 1 전극 및 제 2 전극 사이에 삽입된 강유전체막을 가지며, 제 1 및 제 2 분극 상태중 하나를 취하여 상기 강유전체막에 반응하는 2진 정보를 보유할 수 있는 커패시터; 및 상기 커패시터의 제 1 전극에 접속되어 있는 소스, 드레인, 및 게이트를 가진 트랜지스터를 포함하는 메모리셀; 상기 트랜지스터의 게이트에 접속된 워드선; 상기 트랜지스터의 드레인에 접속된 비트선; 상기 커패시터의 제 2 전극에 접속된 플레이트선; 및 상기 비트선에 접속된 센스 앰플리파이어를 포함하며, 상기 메모리셀의 독출 동작을 실행할 때, 상기 강유전체막이 제 1 분극 상태인 경우 상기 비트선의 전압이 센스 앰플리파이어에 의해 전원 전압으로 증폭되며; 상기 강유전체막이 제 2 분극 상태인 경우 상기 비트선의 전압이 센스 앰플리파이어에 의해 부전압으로 증폭된다.
본 발명의 일 실시예에서, 상기 비휘발성 반도체기억장치는 : 상기 워드선에 접속된 구동 회로; 및 전원 전압 및 상기 전원 전압보다 높은 전압중 하나를 선택적으로 상기 구동 회로에 공급하는 스위칭 수단을 더 포함한다.
본 발명의 다른 실시예에서, 상기 센스 앰플리파이어는 : 부전압을 받는 소스 및 센스 신호를 수신하는 게이트를 가진 n-MOS 트랜지스터; 및 전원 전압을 받는 소스 및 센스 신호를 반전시켜 얻어진 신호를 수신하는 게이트를 가진 p-MOS 트랜지스터를 포함한다.
본 발명의 또 다른 실시예에서, 상기 비휘발성 반도체기억장치는 센스 앰플리파이어에 접속된 더미셀을 더 포함한다.
본 발명의 또 다른 실시예에서, 상기 비휘발성 반도체기억장치는 복수의 상기 메모리셀들이 행 및 열의 매트릭스로 배열된다.
따라서, 본 발명에서는 주메모리셀에 데이터 "0"이 기억된 경우의 센스 동작중에 비트선들 사이에 증대된 전압 마진을 제공하는 비휘발성 반도체기억장치를 실현할 수 있다.
본 발명의 이들 및 다른 장점들은 첨부 도면들을 참조하여 상세하게 후술되는 설명을 이해함으로써 당업자들에게 더욱 명백하게 될 것이다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 반도체기억장치를 나타낸 회로도,
도 2는 도 1에 도시된 반도체 기억장치의 동작 타이밍을 나타낸 타이밍도,
도 3은 도 1에 도시된 반도체 기억장치의 센스 앰플리파이어(30)를 나타낸 회로도,
도 4는 종래의 비휘발성 반도체기억장치를 나타낸 회로도,
도 5는 도 4에 도시된 반도체 기억장치의 동작타이밍을 나타낸 타이밍도,
도 6은 종래의 반도체기억장치의 주메모리셀 커패시터에 사용되는 강유전체막의 히스테리시스 특성을 나타낸 그래프,
도 7은 종래의 반도체기억장치의 더미 메모리셀 커패시터에 사용되는 강유전체막의 히스테리시스 특성을 나타낸 그래프, 및
도 8은 도 4에 도시된 반도체 기억장치의 센스 앰플리파이어(30)를 나타낸 회로도이다.
이하, 본 발명의 실시예에 대해서 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 비휘발성 반도체기억장치의 일 실시예의 회로도이다. 도 1에서, 종래의 비휘발성 반도체기억장치의 회로구성을 나타낸 도 4와 동일한 부분에는 동일한 참조부호를 부여하고, 설명을 생략한다. 도 1의 본 발명의 비휘발성 반도체기억장치가 도 4의 종래의 비휘발성 반도체기억장치와 다른 점은 워드선(32)의 구동회로(10)에 공급하는 구동전압을, 전원전압(Vcc) 또는 그 전원전압(Vcc)을 승압시켜 얻은 고전압(Vpp)중에서 선택적으로 공급하는 스위칭 수단(12)을 포함하고 있는 점이다. 상기 스위칭 수단(12)은 본 발명의 필수적인 구성 요소가 아니며, 종래와 같이, 항상 고전압(Vpp)으로 워드선을 구동하는 것도 가능하다.
본 발명의 비휘발성 반도체기억장치는 상기한 종래의 비휘발성 반도체기억장치에 사용된 센스 앰플리파이어(도 8)와 반대의, 도 3의 센스 앰플리파이어(30)를 포함한다. 도 3의 센스 앰플리파이어(30)는 p-MOS 트랜지스터(110,111,112); 및 n-MOS 트랜지스터(118,119,120)를 포함한다.
참조부호(114,116)는, 각각, 비트선(BIT)(26) 및 비트선바(/BIT)(28)를 나타낸다. p-M0S 트랜지스터(111)의 게이트 및 소스에는 각각 전원전압(Vcc) 및 반전 센스신호(/SE)가 입력된다. 한편, n-MOS 트랜지스터(119)의 소스 및 게이트에는 각각 부전압(-VBB) 및 센스신호(SE)가 입력된다. 여기서, 부전압은 반도체기판에 공급되는 기판 바이어스 전압과 접지 전압(GND) 사이의 전압으로 정의된다.
이하의 설명에서는, 하나의 트랜지스터 및 하나의 커패시터를 포함하는 메모리셀을 이용하는 오픈 비트선 방식에 대해서, 비트선(/BIT)(28)에 더미셀이 접속되는 경우를 일예로서 설명하지만, 본 발명은 이것에 한정되는 것이 아니다. 본 발명은 일반적으로, 선택된 주메모리셀에 접속되는 비트선에 센스 앰플리파이어가 접속된 경우 및 상기 제 1 비트선 및 다른 비트선 사이의 전위차를 센스 앰플리파이어에 의해서 증폭하도록, 기준 레벨을 발생하는 수단에 접속되는 또 하나의 비트선에 센스 앰플리파이어가 결합되어 있는 구성과 같이 여러 가지 구성에 적용될 수 있다.
이하의 설명에서는, 본 발명의 주메모리셀 커패시터 및 더미 메모리셀 커패시터의 강유전체막들이 종래 기술(도 6 및 7에 도시됨)에서 사용된 히스테리시스 특성 곡선을 갖는 것으로 가정하였지만, 본 발명은 이 히스테리시스 특성에 한정되는 것은 아니다.
이하, 본 실시예에 따른 비휘발성 반도체기억장치의 독출 동작 및 재기입 동작을 도 2의 타이밍도를 참조하여 설명한다.
주 메모리셀 커패시터(22)(도 1)는 메모리셀에 데이터 "1"이 기억된 경우에는, 도 6의 점 B의 상태로 되고, 메모리셀에 데이터 "0"이 기억된 경우에는, 도 6의 점 E의 상태로 된다. 또한, 더미 메모리셀커패시터의 초기 상태는 도 7의 점 K의 상태로 한다. 설명을 간략화하도록, 주메모리셀의 데이터를 독출하기 전의 초기 상태에서 비트선(BIT)(26), 비트선바(/BIT)(28), 워드선(32), 더미 워드선(42), 셀플레이트선(34) 및 더미 셀플레이트선(44) 각각의 전압을 접지전압(GND)으로 하고; 그 후, 비트선(BIT)(26) 및 비트선바(/BIT)(28)를 플로팅 상태로 하며; 센스신호 (SE)의 논리전압을 "L" 로 한다.
다음에, 워드선(32), 더미 워드선(42), 셀플레이트선(34) 및 더미 셀플레이트선(44)의 전압을 모두 전원전압(Vcc)으로 한다. 따라서, 주메모리셀(20a)의 MOS 트랜지스터(24) 및 더미 메모리셀(36)의 M0S 트랜지스터(38)가 온되어 주메모리셀 커패시터(22) 및 더미 메모리셀 커패시터(40)에 전계가 인가된다. 이 때, 비트선(BIT)(26) 및 비트선바(/BIT)(28)의 배선용량이 비교적 크기 때문에, 비트선(BIT)(26) 및 비트선바(/BIT)(28)의 전압은 조금밖에 상승하지 않는다. 그 결과, 주메모리셀 커패시터(22) 및 더미 메모리셀 커패시터(40) 각각의 제 1 전극들은 비트선(BIT)(26)(비트선(/BIT)(28))과 동일 전위로 된다. 이는 종래 기술에서 요구되던 바와 같이, 워드선(32) 및 더미 워드선(42)에, 전원 전압(Vcc)을 승압시켜 얻어진 고전압을 인가하지 않고 발생됨을 주목해야 한다. 워드선(32) 및 더미 워드선(42)의 레벨을 상승시키지 않기 때문에, 본 발명의 비휘발성 반도체기억장치에서는 종래의 비휘발성 반도체기억장치에 비하여 적은 구동 전류를 필요로 하게 된다.
주메모리셀에 데이터 "1"이 기억되면, 주메모리셀의 상태가 도 6의 점 B의 상태로부터 점 D의 상태로 시프트되어 점 B의 상태와 점 D의 상태의 전하량의 차(Q1)에 상당하는 전위차가 비트선(BIT)(26)의 전압으로 독출된다. 한편, 주메모리셀에 데이터 "0"이 기억되면, 주메모리셀의 상태는 도 6의 점 E의 상태로부터 점 D의 상태로 시프트되어 점 E의 상태와 점 D의 상태의 전하량 차(Q0)에 상당하는 전위차가 비트선(BIT)(26)의 전압으로서 독출된다. 더미 메모리셀의 상태는 도 7의 점 K의 상태로부터 점 J의 상태로 시프트되어 점 K의 상태와 점 J의 상태의 전하량의 차(Qd)에 상당하는 전위차가 비트선바(/BIT)(28)의 전압으로서 독출된다. 여기서, Q0, Q1, 및 Qd 값들이 Q1> Qd> Q0의 관계이므로, 각 비트선에 나타나는 상응하는 전압도 이 순서로 커진다.
다음에, 센스 앰플리파이어(30)에서의 센스신호(SE)를 논리전압“H"(즉, 전원전압 Vcc)로 시프트하면, 비트선(BIT)(26)에 독츨된 주메모리셀로부터의 전압과 비트선바(/BIT)(28)에 독출된 더미 메모리셀로부터의 전압의 차가 센스 앰플리파이어(30)에 의해 증폭된다. 주메모리셀에 데이터 "1"이 기억되면, 비트선(BIT)(26)에 독출되는 전압이 비트선바(/BIT)(28)에 독출되는 전압보다 크기 때문에, 비트선(BIT)(26)의 레벨은 전원 전압(Vcc)쪽으로 상승되고, 주메모리셀은 점 D의 상태에서 점 E의 상태로 시프트된다. 비트선바(/BIT)(28)의 레벨은 부전압(-VBB)쪽으로 하강되며, 더미 메모리셀은 더욱 점 J의 상태에 가까이 간다. 다음에, 도 2를 참조하면, 셀플레이트선(34)이 접지전압(GND)으로 시프트되면, 주메모리셀은 점 E의 상태로부터 점 A를 향해 시프트된다. 더미셀플레이트선의 전압은 전원 전압(Vcc)으로 유지되므로, 더미 메모리셀은 여전히 점 J의 상태에 가까워진 상태로 유지된다. 주메모리셀에 데이터 "0"이 기억되면, 비트선(BIT)(26)에 독출된 전압이 비트선바(/BIT)(28)에 독출된 전압보다 작기 때문에, 비트선(BIT)(26)의 레벨은 부전압(-VBB)쪽으로 하강되고, 주메모리셀은 더욱 점 D의 상태에 가까이 간다. 비트선바(/BIT)(28)는 전원 전압(Vcc)쪽으로 상승되며, 더미 메모리셀은 점 J의 상태로부터 점 K의 상태로 시프트된다. 이 때에, 도 2를 참조하면, 셀플레이트선(34)이 접지 전압(GND)으로 시프트되면, 주메모리셀은 점 D의 상태로부터 점 E를 향해 시프트된다. 더미 셀플레이트선(44)의 전압은 전원 전압(Vcc)으로 유지되므로 더미 메모리셀은 여전히 점 K의 상태에 가까이 간 채로 유지된다.
이제, 재기입 동작을 설명한다. 도 2를 참조하면, 먼저 워드선(32)의 레벨을 고전압(Vpp)으로 승압한다. 센스 앰플리파이어(30)에 의해 증폭된 결과, 주메모리셀에 데이터 "1"이 기억되면, 비트선(BIT)(26)은 전원 전압(Vcc)으로 된다. 워드선(32)의 레벨이 상승되므로, 주메모리셀 커패시터(22)의 제 1 전극도 전원 전압(Vcc)이 된다. 그 결과, 주메모리셀 커패시터에는 정방향으로 전원 전압(Vcc)이 인가되어, 점 A의 상태까지 충분히 분극시킬 수 있다. 이때, 비트선바(/BIT)(28) 및 더미 메모리셀 커패시터(40)의 제 1 전극은 부전압(-VBB)으로 되어, 더미 메모리셀은 점 J의 상태이다. 그후, 셀플레이트선(34)의 레벨을 다시 전원 전압(Vcc)으로 하면, 주메모리셀은 점 B의 상태로 시프트된다. 따라서, 데이터 "1"이 재기입된다.
주메모리셀에 데이터 "0"이 기억될 때, 비트선(BIT)(26) 및 주메모리셀 커패시터(22)의 제 1 전극은 부전압(-VBB)으로 되어, 주메모리셀은 점 D의 상태와 점 E의 상태의 사이로 된다. 이때, 비트선바(/BIT)(28) 및 더미 메모리셀 커패시터(40)의 제 1 전극은 전원 전압(Vcc)으로 되어, 더미 메모리셀은 점 K의 상태로 된다. 그후, 셀플레이트선(34)의 레벨을 다시 전원 전압(Vcc)으로 하면, 주메모리셀을 점 D의 상태까지 충분하게 분극시킬 수 있다. 따라서, 데이터 "0"이 재기입된다.
마지막으로, 워드선(32), 더미 워드선(42), 셀플레이트선(34) 및 더미 셀플레이트선(44)의 전압을 모두 접지전압(GND)으로 함으로써, 주메모리셀 커패시터(22) 또는 더미 메모리셀 커패시터(40)에는 전계가 걸리지 않게 된다. 그 결과, 주메모리셀에 데이터 "1"이 기억되면, 주메모리셀은 점 B의 상태가 되고, 더미 메모리셀은 점 K의 상태로 되며; 주메모리셀에 데이터 "0"이 기억되면, 주메모리셀은 점 E의 상태로 되고, 더미 메모리셀은 점 K의 상태로 된다. 따라서, 주메모리셀커패시터(22) 및 더미 메모리셀커패시터(40) 모두에 초기 상태가 재기입된다.
이상 상세하게 설명한 바와같이, 본 발명의 비휘발성 반도체기억장치에 의하면, 비트선(BIT)(26) 및 비트선바(/BIT)(28)의 낮은 전위가 센스 앰플리파이어(30)에 의해 부전압(-VBB)으로 증폭되어, 주메모리셀에 데이터 "0"이 기억되는 경우에 커패시터의 제 1 전극에 충분한 부전압이 공급될 수 있다. 그 결과, 충분한 분극이 실현될 수 있어서, 센스 동작중에 비트선들 사이의 전압 마진을 증대시킬 수 있다.
당업자들에 의해 본 발명의 범위와 정신을 벗어나지 않고 여러 가지 다른 변경을 용이하게 실시할 수 있을 것이다. 따라서, 첨부된 특허청구의 범위는 본 명세서에서 설명된 내용으로 제한되지 않고, 더 넓게 해석되어야 한다.

Claims (5)

  1. 제 1 전극 및 제 2 전극 사이에 삽입된 강유전체막을 가지며, 제 1 및 제 2 분극 상태중 하나를 취하여 상기 강유전체막에 반응하는 2진 정보를 보유할 수 있는 커패시터, 및 상기 커패시터의 제 1 전극에 접속되어 있는 소스, 드레인, 및 게이트를 가진 트랜지스터를 포함하는 메모리셀;
    상기 트랜지스터의 게이트에 접속된 워드선;
    상기 트랜지스터의 드레인에 접속된 비트선;
    상기 커패시터의 제 2 전극에 접속된 플레이트선; 및
    상기 비트선에 접속된 센스 앰플리파이어를 포함하며,
    상기 메모리셀의 독출 동작을 실행할 때,
    상기 강유전체막이 제 1 분극 상태인 경우 상기 비트선의 전압이 센스 앰플리파이어에 의해 전원 전압으로 증폭되며;
    상기 강유전체막이 제 2 분극 상태인 경우 상기 비트선의 전압이 센스 앰플리파이어에 의해 부전압으로 증폭되는 비휘발성 반도체기억장치.
  2. 제 1 항에 있어서, 상기 워드선에 접속된 구동 회로; 및
    전원 전압 및 상기 전원 전압보다 높은 전압중 하나를 선택적으로 상기 구동 회로에 공급하는 스위칭 수단을 더 포함하는 비휘발성 반도체기억장치.
  3. 제 1 항에 있어서, 상기 센스 앰플리파이어는 :
    부전압을 받는 소스 및 센스 신호를 수신하는 게이트를 가진 n-MOS 트랜지스터; 및
    전원 전압을 받는 소스 및 센스 신호를 반전시켜 얻어진 신호를 수신하는 게이트를 가진 p-MOS 트랜지스터를 포함하는 비휘발성 반도체기억장치.
  4. 제 1 항에 있어서, 상기 센스 앰플리파이어에 접속된 더미셀을 더 포함하는 비휘발성 반도체기억장치.
  5. 제 1 항에 있어서, 복수의 상기 메모리셀들이 행 및 열의 매트릭스로 배열되는 비휘발성 반도체기억장치.
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