KR20000041393A - 반도체소자의 게이트전극 형성방법 - Google Patents

반도체소자의 게이트전극 형성방법 Download PDF

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Abstract

본 발명은 반도체기판상에 게이트산화막과 비정질실리콘막, 텅스텐실리사이드막을 순차적으로 형성하는 단계와, 상기 형성된 비정질실리콘막과 텅스텐실리사이드막을 RTP 스파이크 어닐링하는 단계, 상기 텅스텐실리사이드막상에 소정의 게이트전극패턴으로 패터닝된 마스크산화막을 형성하는 단계, 상기 마스크산화막패턴을 이용하여 그 하부의 텅스텐실리사이드막, 비정질실리콘층 및 게이트산화막을 식각하는 단계, 및 상기 형성된 게이트전극 측면에 산화막을 형성하여 게이트전극을 완성하는 단계를 포함하여 구성되는 반도체소자의 게이트전극 형성방법을 제공함으로써 텅스텐실리사이드의 높은 Rs를 감소시켜 1GDRAM이상의 고집적소자에서도 적용가능하도록하며 종래의 게이트전극 재료를 사용함으로써 새로운 게이트전극 재료를 개발하는데 소요되는 비용을 절감하고, 저저항 텅스텐실리사이드를 게이트전극 재료로 이용할때 게이트전극 형성을 위한 식각공정시 발생되는 문제를 해결하여 고집적 소자에 적용할 경우 균일한 저저항 텅스텐 실리사이드 게이트전극을 형성할 수 있도록 한다.

Description

반도체소자의 게이트전극 형성방법
본 발명은 반도체소장의 게이트전극 형성방법에 관한 것으로, 특히 게이트전극 물질로 저저항 텅스텐 실리사이드를 사용하는 경우 텅스텐 실리사이드의 Rs를 감소시키는 방법에 관한 것이다.
64MDRAM 이상의 고집적 소자에서 게이트전극 재료로 CVD 텅스텐 실리사이드 박막이 사용되고 있는데 특히 MS(monosilane) 텅스텐실리사이드보다 F불순물이 적은 DCS(dichlorosilane) 텅스텐실리사이드가 GOI측면에서 우수하여 게이트전극 재료로 많이 사용되고 있다. 그러나 DCS 텅스텐실리사이드는 Rs가 높기 때문에 1GDRAM 이상의 고집적소자에서 텅스텐실리사이드를 텅스텐이 풍부하게(W-rich) 증착하여 고온의 RTP 스파이크어닐(spick anneal)을 통하여 게이트전극내의 비정질실리콘과 반응시켜 저항을 낮추는 저저항 폴리사이드를 게이트전극 재료로 사용하는 방법이 제안되었다.
그러나 이 기술에 있어서는 게이트전극을 형성하기 위한 식각공정 이전에 고온의 RTP 스파이크어닐을 통하여 게이트전극내의 비정질실리콘이 다결정실리콘으로 변화하며, 또한 텅스텐실리사이드의 결정이 육각형(hexagonal)에서 그레인(grain)이 크기가 큰 사각형(tetragonal) 구조 결정으로 변화하기 때문에 다결정실리콘과 텅스텐실리사이드의 계면이 불균일하게 되어 식각공정이 어려워지고, 게이트전극 아래의 얇은 게이트산화막까지 모두 식각되어 소자에 심각한 영향을 주는 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 비정질실리콘, 텅스텐실리사이드 및 마스크산화막등 게이트전극에 적용되는 박막을 모두 증착한후, 패터닝하여 게이트전극을 식각한 후, RTP 스파이크 어닐공정을 실시하여 저저항 텅스텐실리사이드 게이트전극을 형성하는 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 게이트전극 형성방법은 반도체기판상에 게이트산화막과 비정질실리콘막, 텅스텐실리사이드막을 순차적으로 형성하는 단계와, 상기 형성된 비결정 실리콘막과 텅스텐실리사이드막을 급속열처리(RTP) 어닐링하는 단계, 상기 텅스텐실리사이드막상에 소정의 게이트전극패턴으로 패터닝된 마스크산화막을 형성하는 단계, 상기 마스크산화막패턴을 이용하여 그 하부의 텅스텐실리사이드막, 비정질실리콘층 및 게이트산화막을 식각하는 단계, 및 상기 형성된 게이트전극 측면에 산화막을 형성하여 게이트전극을 완성하는 단계를 포함하여 구성된다. 바람직하게, 상기 급속열처리는 어닐링은 원하는 온도에서 1초이하로 머무는 스파이크 어닐링임을 특징으로 한다.
도 1은 RTP 스파이크 어닐링의 특징을 나타낸 그래프,
도 2a 내지 2d는 본 발명에 의한 반도체소자의 게이트전극 형성방법을 도시한 공정순서도.
*도면의 주요부분에 대한 부호의 설명*
1.반도체기판 2.게이트산화막
3.비정질실리콘막 4.텅스텐실리사이드막
5.마스크산화막 6.산화막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 비정질실리콘, 텅스텐실리사이드 및 마스크산화막등 게이트전극에 적용되는 박막을 모두 증착한 후, 패터닝하여 게이트전극을 식각한 후, RTP 스파이크 어닐공정을 실시하여 저저항 텅스텐실리사이드 게이트전극을 형성함으로써 게이트전극 형성을 위한 식각을 용이하게 하는 기술이다. RTP 스파이크 어닐공정은 짧은 시간내에 상온에서 목표온도까지 온도를 증가시킨 후, 목표온도에서 지연없이 곧바로 상온으로 온도를 내리는 열처리공정 (ramping rate: 150℃/sec이상, 지연시간: 1sec이하)을 말한다. 도 1에 RTP 스파이크 어닐의 개념을 도시하였다. RTP 스파이크 어닐공정 이전에 게이트전극내의 실리콘이 비정질실리콘이고, 텅스텐실리사이드의 결정도 그레인크기가 작은 육각형 결정이므로 비정질실리콘과 텅스텐실리사이드의 계면이 균일하므로 식각공정이 용이하다. 또한, RTP 스파이크 어닐링시 비정질실리콘과 텅스텐실리사이드가 반응하여 비정질실리콘의 두께가 감소하므로 RTP 스파이크 어닐링후 실제의 게이트전극내에서 요구되는 다결정실리콘의 두께보다 200-300Å정도 두껍게 비정질실리콘을 사전에 증착한다. 식각공정에서 비정질실리콘이 두꺼울수록 식각이 더욱 용이해지는 식각특성이 있으므로 상기와 같이 비정질실리콘을 두껍게 형성하면 게이트전극 형성을 위한 식각공정이 더욱 용이해진다.
도 2a 내지 2d에 본 발명에 의한 게이트전극 형성방법을 공정순서에 따라 도시하였다. 먼저, 도 2a에 나타낸 바와 같이 반도체기판(1)상에 게이트산화막(2)과 비정질실리콘막(3), DCS 텅스텐실리사이드막(4)을 한 장비내에서(in-situ)에서 차례로 형성한다. 이때, DCS 텅스텐실리사이드는 DCS(SiH2Cl2)가스와 WF6가스를 사용하여 CVD방법으로 형성하는 것이 바람직하며, 종래보다 Si:W 비율을 2이하로 낮추어 증착한다. 또한, 후속공정인 RTP 스파이크 어닐링시 비정질실리콘과 텅스텐실리사이드가 서로 반응하여 비정질실리콘의 두께가 감소하고, 텅스텐실리사이드의 두께가 증가하게 될 것을 대비하여 게이트전극에서 요구되는 비정질실리콘과 텅스텐실리사이드의 두께를 고려하여 상기 비정질실리콘과 텅스텐실리사이드 두께를 가감하여 증착한다.
이어서 도 2b에 나타낸 바와 같이 상기 형성된 비결정 실리콘막(3)과 텅스텐실리사이드막(4)을 950℃ 이상의 온도와 N2 가스분위기에서 RTP 스파이크 어닐링한다. 다음에 도 2c에 나타낸 바와 같이 상기 텅스텐실리사이드막(4)상에 마스크산화막(5)으로서, 예컨대 PECVD산화막을 형성한 후, 이를 소정의 마스크를 이용하여 패터닝한 다음, 이와 같이 형성된 마스크산화막패턴(5)을 이용하여 그 하부의 텅스텐실리사이드막(4), 비정질실리콘층(3) 및 게이트산화막(2)을 식각하여 게이트전극을 형성한다.
다음에 도 2d에 나타낸 바와 같이 O2산화공정을 실시하여 상기 형성된 게이트전극 측면에 산화막(6)을 형성함으로써 게이트전극을 완성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의하면, 텅스텐실리사이드의 높은 Rs를 감소시켜 1GDRAM이상의 고집적소자에서도 적용가능하도록 하며 종래의 게이트전극 재료를 사용함으로써 새로운 게이트전극 재료를 개발하는데 소요되는 비용을 절감할 수 있다.
또한, 저저항 텅스텐실리사이드를 게이트전극 재료로 이용할때 게이트전극 형성을 위한 식각공정시 발생되는 문제가 해결되어 고집적소자에 적용할 경우 균일한 저저항 텅스텐 실리사이드 게이트전극을 형성할 수 있다.

Claims (7)

  1. 반도체기판상에 게이트산화막과 비정질실리콘막, 텅스텐실리사이드막을 순차적으로 형성하는 단계와;
    상기 형성된 비결정 실리콘막과 텅스텐실리사이드막을 급속열처리 어닐링하는 단계;
    상기 텅스텐실리사이드막상에 소정의 게이트전극패턴으로 패터닝된 마스크산화막을 형성하는 단계;
    상기 마스크산화막패턴을 이용하여 그 하부의 텅스텐실리사이드막, 비정질실리콘층 및 게이트산화막을 식각하는 단계; 및
    상기 형성된 게이트전극 측면에 산화막을 형성하여 게이트전극을 완성하는 단계를 포함하는 반도체소자의 게이트전극 형성방법.
  2. 제1항에 있어서,
    상기 게이트산화막과 비정질실리콘막, 텅스텐실리사이드막을 한 장비내에서(in-situ)에서 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  3. 제1항에 있어서,
    상기 텅스텐실리사이드를 DCS(SiH2Cl2)가스와 WF6가스를 사용하여 CVD방법으로 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  4. 제1항에 있어서,
    상기 텅스텐실리사이드를 Si:W 비율을 2이하로 하여 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  5. 제1항에 있어서,
    상기 비정질실리콘막과 텅스텐실리사이드막을 후속공정인 RTP 스파이크 어닐링시 비정질실리콘과 텅스텐실리사이드가 서로 반응하여 비정질실리콘의 두께가 감소하고, 텅스텐실리사이드의 두께가 증가하게 될 것을 대비하여 게이트전극에서 요구되는 비정질실리콘과 텅스텐실리사이드의 두께를 고려하여 그 두께를 가감하여 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  6. 제1항에 있어서,
    상기 급속열처리 어닐링을 950℃ 이상의 온도와 N2또는 NH3가스분위기에서 행하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  7. 제1항에 있어서,
    상기 급속열처리는 어닐링은 원하는 온도에서 1초이하로 머무는 스파이크 어닐링임을 특징으로 하는 반도체소자의 게이트전극 형성방법.
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