JPH09298169A - 集積化タングステン−シリサイドプロセス - Google Patents

集積化タングステン−シリサイドプロセス

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JPH09298169A
JPH09298169A JP9004093A JP409397A JPH09298169A JP H09298169 A JPH09298169 A JP H09298169A JP 9004093 A JP9004093 A JP 9004093A JP 409397 A JP409397 A JP 409397A JP H09298169 A JPH09298169 A JP H09298169A
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layer
silicide
silicide layer
sih
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JP9004093A
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English (en)
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Cory M Czarnik
エム. ザーニク コリー
Vedapuram S Achutharaman
エス. アチュサラマン ヴェダプラム
Venkatesan Mahalingam
ヴェンカテサン マハリンガム
Klaus-Dieter Rinnen
リネン クラウス−ディエター
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Applied Materials Inc
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Applied Materials Inc
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    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/42Silicides
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract

(57)【要約】 【課題】 本発明は、ノンドープシリコンキャップなし
で、ドープシリコン層上にシリサイドを形成する方法を
提供する。 【解決手段】 第1の方法では、ドープシリコン層が、
モノシラン(SiH4)を含む第1のガス混合物に晒さ
れてモノシラン暴露ドープシリコン表面を形成する。次
に、SiH4とWF6の還元反応により形成された第1の
タングステン−シリサイド層が、モノシラン暴露ドープ
シリコン表面上に形成される。SiH2Cl2とWF6
還元反応により形成された第2のタングステン−シリサ
イド層が第1のタングステン−シリサイド層上に形成さ
れる。第2の方法においては、ドープアモルファスシリ
コン層が形成される。SiH2Cl2とWF6の還元反応
により形成されたタングステン−シリサイド層がその
後、アモルファスシリコン層上に堆積される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、薄膜およびその製
造方法に関するものであり、特にシリコン/タングステ
ン−シリサイド組成物薄膜、およびその製方法に関する
ものである。
【0002】
【従来の技術】VLSI回路の形状がより小さなものと
なるにつれ、結合路およびゲート電極に伴う抵抗を下げ
る必要性がますます強まってくる。ポリシリコンは、ゲ
ート電極および相互接続路の形成に何年間も広く使用さ
れている。ポリシリコンは、しかしながら、その高いバ
ルク抵抗(0.7mohm-cm)のためにある程度の制限があっ
た。ドープされたポリシリコン膜の最上に形成された低
抵抗シリサイドからなるポリサイド膜は、ゲート電極お
よび相互結合の抵抗を減少してより速くかつより低い電
力消費集積回路を形成する目的で、ポリシリコン膜の代
わりに使用されている。
【0003】ドープされたポリシリコン層上に形成され
たタングステン−シリサイドを有するポリサイド膜は、
ゲート電極および相互結合路として、多くの金属酸化物
半導体(MOS)プロセスで広く使用されている。ドー
プされたポリシリコン/タングステン−シリサイドゲー
ト電極の製造においては、図1に示されるように、約1
000オングストロームのドープされたポリシリコン層
104が、ウエハまたは基板100の表面上の形成され
たゲート誘電層102上に堆積されたブランケットであ
る。ポリシリコン層104と厚さにおいて同程度のタン
グステン−シリサイド層106が、その後ドープされた
ポリシリコン層104上に、「ポリサイド」スタック1
08を形成するために堆積される。タングステン−シリ
サイド層106は、モノシラン(SiH4)および6フ
ッ化タングステン(WF6)の還元反応を用いて化学蒸
気堆積(CVD)法により形成可能である。そのような
堆積技術は、ウエハの表面に亙って均一な厚さと、相対
的に滑らかな最上表面を有する良質の膜を形成する。し
かしながら残念なことに、SiH4を用いたWF6還元に
よりタングステン−シリサイド層を形成することは、製
造装置に損傷を与えたりまたは破壊し得る、かなりの量
のフッ素元素をタングステン−シリサイド層に導入す
る。
【0004】フッ素導入を減少させるために、タングス
テン−シリサイド層110は、ジクロロシラン(DCS
またはSiH2Cl2)および6フッ化タングステン(W
6)の還元反応を用いてCVDにより形成させること
も可能である。そのようなDCSを基礎とした反応はフ
ッ素導入を十分抑制するが、膜はポリシリコン層104
のドーパント不純物が良好な核化を妨げるので、低品質
のものとなる。その結果、図2に示されるように、膜は
ウエハ表面上に不均一に形成され、許容できない表面粗
さを与えるものとなる。そのようなポリサイド膜112
はVLSI製造においては許容できないものである。D
CSを基礎とした、ドープされたポリシリコン層上のタ
ングステン−シリサイド層を形成する反応の他の問題
は、そのような堆積技術は、タングステンに富む境界面
を形成するが、このことは装置性能に逆の影響をもたら
すことが知られているし、電子転移および高膜ストレス
のような信頼性の問題を引き起こすという境界面でのポ
リシリコンドーパントの存在は、また、望ましくないタ
ングステンに富む境界形成をもたらすことが有り得る。
【0005】WF6のDCS還元による良品質のタング
ステン−シリサイド膜を製造するためには、ドープされ
たポリシリコン層上に薄い、少なくとも150オングス
トロームのドープされていないポリシリコンキャップ層
104を形成することが必要であることが見出された。
ドープされていないキャップ層114は、ドープされた
ポリシリコン層114中のドーパント不純物と、DCS
を基本としたタングステン−シリサイド膜116の間に
障壁を設ける。このようにして、DCSに基づくタング
ステン−シリサイド膜116は、良好な均一性と、ウエ
ハ全体に亙って十分滑らかな表面をもって形成され得
る。しかし、残念なことに、そのような技術は1000
オングストロームより大きい厚さを有するポリサイド膜
120についてのみ有効である。1000オングストロ
ーム以下のより薄い膜のためには、ドープされていない
キャップ層114であって、十分な障壁を生じさせるた
めになお少なくとも150オングストロームである必要
があり、総膜厚さが大き過ぎるものであり、ポリサイド
膜120の総ドーパント濃度の実質的な減少をもたら
し、すなわち総抵抗を増加する結果をもたらす。ポリシ
リコン層104のドープ濃度水準をキャップ層114を
オフセットするために増加させる試みは、ドーパントの
ゲート酸化物102への拡散の結果をもたらし、従って
装置性能を下げそして損傷を与える結果となる。
【0006】従って、薄い低抵抗ポリサイド膜であっ
て、均一の厚みと、滑らかな最上表面を有するものであ
り、望ましくない量のフッ素を導入せず、またタングス
テンに富む境界面を持たないものを形成する方法が望ま
しい。
【0007】
【発明が解決しようとする課題】本発明は、ノンドープ
シリコンキャップなしで、ドープシリコン層上にシリサ
イドを形成する方法を提供する。
【0008】
【課題を解決するための手段】本発明の第1の方法で
は、ドープシリコン層が、モノシラン(SiH4)を含
む第1のガス混合物に晒されてモノシラン暴露ドープシ
リコン表面を形成する。次に、SiH4とWF6の還元反
応により形成された第1のタングステン−シリサイド層
が、モノシラン暴露ドープシリコン表面上に形成され
る。SiH2Cl2とWF6の還元反応により形成された
第2のタングステン−シリサイド層が第1のタングステ
ン−シリサイド層上に形成される。また本発明の第2の
方法においては、ドープされたアモルファスシリコン層
が形成される。SiH2Cl2とWF6の還元反応により
形成されたタングステン−シリサイド層がその後、アモ
ルファスシリコン層上に堆積される。
【0009】より詳しくは、本発明は、シリコン層上に
シリサイドを形成する方法であって、モノシラン(Si
4)を有する第1のガス混合物から形成される第1の
タングステン−シリサイド層を前記シリコン層上に形成
するステップと、さらにジクロロシラン(DCS)を有
する第2のガス混合物から形成される第2のタングステ
ン−シリサイド層を前記第1のタングステン−シリサイ
ド層上に形成するステップとを有する方法を提供するも
のである。
【0010】また、本発明は、前記記載の方法であっ
て、さらに前記シリコン層を、前記第1のタングステン
−シリサイド層を形成するに先行してモノシラン(Si
4)を含む第3のガスに暴露するステップを有する方
法を提供するものである。また、本発明は前記記載の方
法であって、さらに前記第2のタングステン−シリサイ
ド層を第4のシランを含むガスに暴露するステップを有
する方法を提供するものである。
【0011】また、本発明は、前記記載の方法であっ
て、前記第1のガス混合物がさらにWF6を含み、前記
第1のガス混合物のWF6:SiH4比が約100である
方法を提供するものである。
【0012】また、本発明は、前記記載の方法であっ
て、前記第1のタングステン−シリサイド層が、圧力
0.2から10Tの範囲、および温度450から625
℃の範囲で形成される方法を提供するものである。
【0013】また、本発明は、前記記載の方法であっ
て、前記第1のタングステン−シリサイド層が、前記第
2のタングステン−シリサイド層のSi:W比より大き
いかまたは等しいSi:W比を有する方法を提供するも
のである。
【0014】また、本発明は、前記記載の方法であっ
て、 前記シリコン層が多結晶シリコンである方法を提
供するものである。
【0015】また、本発明は、前記記載の方法であっ
て、 前記シリコン層がアモルファスシリコンである方
法を提供するものである。
【0016】さらに、本発明は、ドープポリシリコン層
上にシリサイドを形成する方法であって、前記ドープポ
リシリコン層を、モノシラン(SiH4)を含む第1の
ガス混合物に暴露してモノシラン暴露ポリシリコン表面
を形成し、前記モノシラン暴露ドープポリシリコン表面
上に、SiH4とWF6の還元反応から形成される第1の
タングステン−シリサイド層を形成し、さらに前記第1
のタングステン−シリサイド層上に、DCSとWF6
還元反応から形成される第2のタングステン−シリサイ
ド層を形成するステップを有する方法を提供するもので
ある。
【0017】また、本発明は前記記載の方法であって、
前記第1のタングステン−シリサイド層が約100オン
グストロームの厚みで形成される方法を提供するもので
ある。
【0018】また、本発明は、前記記載の方法であっ
て、前記第1のタングステン−シリサイド層が、W
6:SiH4比が約100であるガス混合物から形成さ
れる方法を提供するものである。
【0019】また、本発明は、前記記載の方法であっ
て、前記第1のタングステン−シリサイド層が、前記第
2のタングステン−シリサイド層のSi:W比より大き
いかまたは等しいSi:W比を有する方法を提供するも
のである。
【0020】また、本発明は、前記記載の方法であっ
て、さらに第2のタングステン−シリサイド層を第2の
シランを含むガス混合物に暴露するステップを有する方
法を提供するものである。
【0021】さらに本発明は、シリコン層と、前記シリ
コン層上に形成されるSiH4に基づくタングステン−
シリサイド層と、前記SiH4に基づくタングステン−
シリサイド層上に形成されるSiH2Cl2に基づくタン
グステン−シリサイド層を有する組成物薄膜を提供する
ものである。
【0022】また、本発明は、前記記載の組成物薄膜で
あって、前記SiH4に基づくタングステン−シリサイ
ド層が約100オングストロームの厚みを有する組成物
薄膜を提供するものである。
【0023】また、本発明は前記記載の組成物薄膜であ
って、前記SiH4に基づくタングステン−シリサイド
層が、前記SiH2Cl2に基づくタングステン−シリサ
イド層のSi:W比より大きいかまたは等しいSi:W
比を有する組成物薄膜を提供するものである。
【0024】また本発明は、前記記載の組成物薄膜であ
って、前記シリコン層がアモルファスシリコン層である
組成物薄膜を提供するものである。
【0025】また、本発明は前記記載の組成物薄膜であ
って、前記シリコン層が多結晶シリコン層である組成物
薄膜を提供するものである。
【0026】また、本発明は、前記記載の組成物薄膜で
あって、前記多結晶シリコン層がドープされている組成
物薄膜を提供するものである。
【0027】また、本発明は、前記記載の組成物薄膜で
あって、前記モノシランに基づくタングステン−シリサ
イド層が、前記SiH2Cl2に基づくタングステン−シ
リサイド層よりも実質的に厚い組成物薄膜を提供するも
のである。
【0028】さらに、本発明は、薄膜を形成する方法で
あって、アモルファスシリコン層を形成し、さらにジク
ロロシランに基づくタングステン−シリサイド層を前記
アモルファスシリコン層上に形成するステップを有する
方法を提供するものである。
【0029】また、本発明は前記記載の方法であって、
さらに前記薄膜をアニールして前記アモルファスシリコ
ンをポリシリコンに変換するステップを含む方法を提供
するものである。
【0030】また、本発明は、前記記載の方法であっ
て、前記アモルファスシリコン層がドープされている方
法を提供するものである。
【0031】また、本発明は、前記記載の方法であっ
て、前記ジクロロシランに基づくタングステン−シリサ
イド層がWF6とSiH2Cl2の反応から形成される方
法を提供するものである。
【0032】さらに、本発明は、アモルファスシリコン
層と、前記アモルファスシリコン層上の前記ジクロロシ
ランに基づくタングステン−シリサイド層を有する薄膜
を提供するものである。また、本発明は、前記記載薄膜
であって、前記アモルファスシリコン層がドープされて
いる薄膜を提供するものである。
【0033】
【発明の実施の形態】新規なシリコン/タングステン−
シリサイド組成物薄膜と、その製造方法が記載されてい
る。次の記載においては、本発明の完全な理解のため
に、特定の物質、厚さ、およびプロセスパラメータのよ
うな多くの特定のものについての詳細が与えられてい
る。しかし、本発明がこれらの特定の詳細に基づくこと
なく実施され得るものであることは当業者にとっては自
明であろう。他の実施例において、他のよく知られてい
る半導体プロセスおよび機械装置は、本発明にとって不
必要な不明瞭さを避けるべく特に詳細に記載されてはい
ない。
【0034】本発明の第一の実施の形態は、新規な組成
物膜であって、下部のシリコン層と、モノシラン(Si
4)および6フッ化タングステン(WF6)の混合プロ
セスガスを用いて化学蒸気堆積法(CVD)により形成
される中間のタングステン−シリサイド層と、ジクロロ
シラン(DCSまたはSiH2Cl2)および6フッ化タ
ングステン(WF6)の混合プロセスガスを用いて化学
蒸気堆積法(CVD)により形成される最上のタングス
テン−シリサイド層とを有する組成物膜を形成する新規
な方法について記載している。本発明に係る新規組成物
膜は薄く(1000オングストロームより小さい)、そ
してウエハの全表面に亙って均一に形成され得る。前記
膜は、滑らかな最上表面と、低シート抵抗により特徴ず
けられる。本発明の組成物膜は、ゲート電極として、又
はマイクロプロセッサや記憶装置のような集積回路内の
相互結合路として使用されるに理想的に適しているもの
であるがこれはまた望むならば、他のポリサイド応用に
おいても使用され得る。
【0035】本発明は、金属酸化物半導体(MOS)集
積回路におけるゲート電極として使用されるポリサイド
膜の形成に関して説明される。そのようなプロセスにお
いては、半導体基板又はウエハ200が用いられる。基
板200は好ましくは適当な濃度にドープされている単
結晶シリコン基板であり、よく知られているウエルとフ
ィールドアイソレーション領域および他の従来の構成を
含むものである。SiO2のようなゲート誘電層202
であって厚みが100オングストロームより小さいもの
が基板200の上に形成される。
【0036】次に、図4で示されるように、シリコン層
204はゲート誘電層202の上に形成される。本発明
の好ましい実施形態によれば、シリコン層204はリン
のような不純物を1x1020/cm3と6x1020/cm3の範囲でド
ープした多結晶シリコン層(ポリシリコン)である。シ
リコン層204は好ましくは多結晶シリコン層であっ
て、厚み約500オングストローム又はそれ以下(ポリ
サイド膜については1000オングストローム又はそれ
以下)に、以下で記載される継続する堆積タングステン
−シリサイド層を堆積するために使用される同じクラス
ター装置の分離されたチャンバ内で化学蒸気堆積(CV
D)法により形成される。
【0037】本発明の第1の実施態様によれば、シリコ
ン層204はポリシリコン層である必要はなく、望むな
らばアモルファスシリコンのような他の型のシリコン層
でもよい。さらに、シリコン層204は必ずしも高度に
ドープされたシリコン層である必要はないし、もし望む
なら、低ドープまたはドープなしでもよい。しかしなが
ら、本発明の利点は、均一の、高品質のタングステン−
シリサイド膜をドープされたシリコン層に形成すること
ができることである。しかし、よく知られているシリコ
ン層およびその製造方法がシリコン層204形成のため
に使用可能である。
【0038】次に、本発明の第1の好ましい実施形態に
よれば、基板またはウエハはポリシリコン堆積チャンバ
から、アプライドマテリアル社のCentura高温膜(HT
F)装置として利用可能なCVDタングステン−シリサ
イド堆積チャンバへ移送される。タングステン−シリサ
イド堆積チャンバは好ましくはランプ加熱であり、好ま
しくは、サスセプタを設けた蓋を通じて、約475ミル
(mils、1mil=1/1000インチ=25.40005μm)のスペー
スが設けられたシャワーヘッドへのガス供給システムを
有するものである。さらに、タングステン−シリサイド
堆積チャンバは、好ましくは単一ウエハチャンバであっ
て0.2T以下に排気され得るものである。さらに、ガス供
給システムは、次のプロセスガス(SiH4、SiH2
2およびWF6)に結合されておりかつ十分量供給可能
なものであり、またアルゴン(Ar)、ヘリウム(H
e)、および窒素(N2)のような不活性ガスを十分供
給可能なものである。
【0039】次に、図5に示されるように、ポリシリコ
ン層204が、ポリシリコン層204をモノシランガス
(SiH4)を含むガスに暴露することにより前処理さ
れる。モノシラン前処理(または「モノシランソー
ク」)の目的は、堆積チャンバ内へタングステン源を流
す前にモノシラン206の均一層(数十オングストロー
ム)をポリシリコン層204の表面に亙って形成するこ
とである。この方法で、WF6が引続き堆積チャンバへ
流入される場合に、モノシランの均一の層がすでにポリ
シリコン層204の表面に亙って与えられており、ポリ
シリコン層204上にタングステン−シリサイドの均一
な堆積を可能とする。ポリシリコン層204を前処理す
ることは良好なタングステン−シリサイド堆積を達成す
る助けとするには望ましいが、本発明の実施に必要とさ
れるものではない。
【0040】ポリシリコン層204の前処理は、450
から625℃(好ましくは550℃)の範囲の温度で、
5から60秒(好ましくは40秒)の範囲の時間で、1
00から1000sccmの範囲のモノシラン(好ましくは
300sccm)を堆積チャンバ内へ流すことにより行われ
得る。前処理ステップは、圧力0.5から15Tの範囲
(1Tが好ましい)で行われる。高過ぎる圧力でのポリ
シリコン層204の前処理は望ましくないシリコン堆積
とそれによるチャンバ壁、窓およびサセプタの背側上に
タングステン−シリサイド堆積をもたらす原因となり得
る。チャンバ内の望ましくないシリコン形成を防止する
ために、アルゴンがモノシラン前処理ガス混合物に含ま
れていてもよい。
【0041】次の図6に示されるように、モノシラン
(SiH4)に基づくタングステン−シリサイドの薄い
層208がポリシリコン層204上に形成される。モノ
シランに基づくタングステン−シリサイド層208の目
的は、均一な厚さの、滑らかな表面の、ウエハ200の
表面に亙って一定の抵抗を有する界面層を与えるもので
ある。タングステン−シリサイド層208は、モノシラ
ン(SiH4)およびWF6の還元反応を用いて化学蒸気
堆積法(CVD)により形成される。モノシラン(Si
4)に基づくタングステン−シリサイド層208は、
厚みが10から500オングストローム(好ましくは1
00オングストローム)の範囲で堆積される。タングス
テン−シリサイド層208は、ポリシリコン層204上
に少なくとも1または2のタングステンーシリサイドの
単一層を均一に形成されるに十分厚みのあるものではる
が、堆積膜に取り込まれるフッ素の量を制限するに十分
薄く保持されるものである。タングステンーシリサイド
層208は、モノシランが暴露されたポリシリコン表面
206上に形成されるので、薄い均一のタングステンー
シリサイド層208が、ウエハ200の表面に亙って確
実に形成される。
【0042】モノシランに基づくタングステン−シリサ
イド層208は、好ましくはinsituで、すなわ
ち、モノシラン前処理された直後に、同じチャンバ内で
堆積されるものである。タングステン−シリサイド層2
08は好ましくは以下のように形成されるものである。
約4sccmのWF6および約300sccmのモノシ
ランを含むガス混合物を、約2から3秒間、圧力0.2
から10T(好ましくは1T)の範囲で、温度450か
ら625℃(好ましくは550℃)の範囲で、反応チャ
ンバ内へ導入する。アルゴン、ヘリウムおよび窒素のよ
うな不活性ガスが、反応チャンバ上に望ましくないタン
グステン−シリサイドの堆積を防止し、さらに望ならば
WF6のキャリアを提供するべくガス混合物に含まれ得
る。
【0043】SiH4およびWF6の反応は、タングステ
ン−シリサイド(WSix)(ここでx≧2.0)を形
成するものである。従って、堆積したタングステン−シ
リサイド膜208のの抵抗は、SiH4:WF6のガス比
を調節することにより特定の要求に合せることが可能で
ある。WF6に対しSiH4の流量がより大きくなるほ
ど、タングステン−シリサイド膜中のシリコン含量が大
きくなる。膜中のシリコン含量が大きくなるほど膜の抵
抗は大きくなる。さらに、タングステン−シリサイド層
208は、好ましくは、平坦なSi:W成分比を有する
ものである(即ち、Si:W比が実質的に、膜の厚み全
体に亙って同じもの)。
【0044】次に図7に示されるように、ジクロロシラ
ン(DCSまたはSiH2Cl2)に基づくタングステン
−シリサイド層210が、モノシランに基づくタングス
テン−シリサイド層208上に形成される。タングステ
ン−シリサイド層210は、WF6とDCSの還元反応
により化学蒸気堆積法により形成され、好ましくはモノ
シランに基づくタングステン−シリサイド層208と同
じチャンバ内でその直後に(insitu)形成される
ものである。ポリサイド膜のフッ素含有量を減少するた
めに、DCSに基づくタングステン−シリサイド層21
0は、2重の層のタングステン−シリサイド膜212を
一体として形成する。DCSに基づくタングステン−シ
リサイド層210は、好ましくは、1000オングスト
ロームのポリサイド膜に対して厚さ300から700オ
ングストロームの厚みで形成されるものである。100
0オングストロームより厚いポリサイドスタックに対し
ては、DCSに基づくタングステン−シリサイド層21
0は好ましくは、厚みが500オングストローム以上で
あるように形成される。
【0045】DCS:WF6のガス流量比は、望ましい
タングステン−シリサイド組成物比を得るため、それゆ
えタングステン−シリサイド膜210の望ましい抵抗を
得るために選択可能である。DCSに基づくタングステ
ン−シリサイド膜210は、一体の2重層のタングステ
ン膜212を有するので、ポリサイド膜214に対し、
望ましい抵抗および厚みを得るためにある厚み、および
適当なSi:W組成比をもたせて形成される必要があ
る。
【0046】DCSに基づくタングステン−シリサイド
層210は、次のように形成される。約200sccm
のDCSと約4sccmのWF6を含むガス混合物を、
圧力0.2から10T(好ましくは約1T)の範囲で、
温度450から625℃(好ましくは550℃)の範囲
で反応チャンバへ導入する。アルゴン、ヘリウムおよび
窒素のような不活性ガスが、反応チャンバ上に望ましく
ないタングステン−シリサイドの堆積を防止し、さらに
望ならばWF6のキャリアを提供するべくガス混合物に
含まれ得る。DCSに基づくタングステン−シリサイド
膜210は、モノシランに基づくタングステン−シリサ
イド層208がドープされたポリシリコン層204との
相互作用を防止することにより、均一に形成され、滑ら
かな表面を有するものである。
【0047】2重層のタングステン−シリサイド膜21
2と、ポリシリコン層204の間にタングステンに富む
境界面を有することは好ましくないことであることに注
目するべきである。タングステンに富む境界面は、開回
路の原因となるボイド形成をもたらし得る電子移動の原
因となり得る。さらに、タングステンに富む境界面は、
はがれを引き起こし得る高膜ストレスをもたらす結果と
なる。従って、本発明の第一の好ましい実施の形態によ
れば、堆積パラメータは、DCSに基づくタングステン
−シリサイド層210のSi:W含量比よりも大きいか
等しいSi:W含量比を有するモノシランに基づくタン
グステン−シリサイド層208を形成するように選ばれ
る。すなわち、モノシランに基づくタングステン−シリ
サイド層208は、好ましくはDCSに基づくタングス
テン−シリサイド層210よりも多いかまたは等しいシ
リコンを含むものである。
【0048】DCSに基づくタングステン−シリサイド
層210の堆積の後、もし望むならば、「モノシランキ
ャップ」は、DCSに基づくタングステン−シリサイド
層210上に形成され得る。タングステン−シリサイド
層210上にモノシランを流すことで、モノシランと反
応してタングステン−シリサイドを形成するタングステ
ン結合を緩和するものである。「モノシランキャップ」
形成はDCSに基づくタングステン−シリサイド層にお
いてのストレスを減少させるものである。「モノシラン
キャップ」は次のように形成され得る。約200scc
mのモノシランを約15秒間、圧力約1T、温度約55
0℃でタングステン−シリサイド堆積チャンバへ導入す
る。
【0049】「モノシランキャップ」の形成後、基板2
00がタングステン−シリサイド堆積チャンバから除か
れる。基板200は、ポリシリコン層204にドーパン
トを活性化し移動させるべく、およびタングステン−シ
リサイド膜208と210の化学量論を、ポリサイド膜
のシート抵抗を減少させるWSixが2.0≦X≦3.
5からWSixがX約2.0まで変更するべく、その後
最終的に、アニーリングされる。よく知られたどのよう
なアニーリング方法および装置も、基板200をアニー
ルするために使用可能である。例えばRapid Thermal An
neal(RTA)で、窒素中、1000℃で、30から60秒
間行うか、または通常の加熱炉を用いて850℃で30
分でアニールする。
【0050】この段階で、ドープされたポリシリコン層
204と中間のモノシランに基づくタングステン−シリ
サイド層208、および一体のDCSに基づくタングス
テン−シリサイド層210を有する新規なポリサイド膜
の形成が完了する。本発明の第一の実施形態の低抵抗の
モノシランに基づくタングステン−シリサイド界面層
は、薄い(1000オングストローム以下)、低抵抗
(600−1500μΩ-cm)のポリサイド膜を、フ
ッ素が実質的に取り込まれないでウエハ表面に均一に形
成されることを可能とする。従来のフォトリソグラフィ
ーおよびエッチング技術が、ポリサイド膜214を複数
のゲート電極にパターン形成するために使用され得る。
【0051】よく知られたドーピングおよび相互接続技
術が集積回路の製造を完成するために使用され得る。
【0052】本発明の第2の実施態様は、下部のアモル
ファスシリコン層と、ジクロロシラン(DCS)と6フ
ッ化タングステン(WF6)を含むプロセスガスを用い
てCVDにより形成された最上のタングステン−シリサ
イド層を有する新規な組成物膜について記載する。本発
明の第2の好ましい実施態様の新規な組成物膜は、薄く
(1000オングストローム以下)しかもウエハ表面全
体に均一に形成され得る。この薄膜は、滑らかな最上表
面を持つこと、および低シート抵抗を有することを特徴
とする。さらに、この膜は、望ましくないフッ素が導入
されることなく形成可能である。
【0053】本発明の第2の方法によれば、アモルファ
スシリコン層304は基板200上に形成されたゲート
誘電層202上に堆積されたブランケットである。アモ
ルファス層304は好ましくは、化学蒸気堆積(CV
D)により500オングストローム以下の厚みで形成さ
れ、insituでリンのような不純物で、1x1020/cm3
から6x1020/cm3の濃度レベルにドープされるものであ
る。アモルファスシリコン層304は、モノシラン(S
iH4)、H2、およびリンのようなドーパント源を反応
チャンバに圧力3から200T、温度600から630
℃で流すことにより形成され得る。他のよく知られた方
法でもアモルファスシリコン層304を形成するために
使用可能である。
【0054】次に、図9に示されるように、基板200
が上に記載したようなタングステン−シリサイド堆積チ
ャンバ内へ移送される。ジクロロシラン(SiH2Cl2
またはDCS)に基づくタングステン−シリサイド層3
06は、その後アモルファスシリコン層304上に堆積
される。DCSに基づくタングステン−シリサイド層
は、WF6とDCSの還元反応を用いて化学蒸気堆積に
より形成される。DCS:WF6のガス流量比は、望ま
しいSi:W組成比を得、それゆえ望ましいタングステ
ン−シリサイド膜306の抵抗を得るために選択され
る。DCSに基づくタングステン−シリサイド306は
好ましくは、平坦なSi:W組成比を有するように形成
される。
【0055】DCSに基づくタングステン−シリサイド
層306は、次のように形成される。約200sccm
のDCSと約4sccmのWF6を含むガス混合物を、
圧力0.2から10T(好ましくは約1T)の範囲で、
温度450から625℃(好ましくは550℃)の範囲
で反応チャンバへ導入する。アルゴン、ヘリウムおよび
窒素のような不活性ガスが、反応チャンバ上に望ましく
ないタングステン−シリサイドの堆積を防止し、さらに
望ならばWF6のキャリアを提供するべくガス混合物に
含まれ得る。
【0056】DCSに基づくタングステン−シリサイド
層306は、図9に示されるように、ドープされたポリ
シリコン層と逆にドープされたアモルファスシリコン層
上に形成されることから、均一におよび滑らかな表面を
もって形成可能である。アモルファスシリコンは長い範
囲で周期構造が欠けているゆえに、ほとんど粒塊境界(g
rain boundary)はない。アモルファスシリコンは、実
質的に粒塊境界がないので、ドーパントは、すぐには表
面に拡散することができず、核形成と、従って良好な膜
成長を阻止する。それゆえ、DCSに基づくタングステ
ン−シリサイド層306がアモルファスシリコン層30
4上に直接形成されることにより、滑らかな、均一なタ
ングステン−シリサイド層が、ドープされたポリシリコ
ンで要求されるような「キャップ」層の必要なく成長す
ることが可能である。
【0057】タングステンに富む境界面を阻止するため
に、初期の核化ステップが、もし望ならば、DCSに基
づくタングステン−シリサイド層308の堆積に先行し
て用いられ得る。そのような核化ステップは約20秒の
間起こるものであろうし、以下の点以外では、タングス
テン−シリサイド膜306と同じプロセスガスとパラメ
ータを使用するであろう。すなわち、核化ステップは、
バルク堆積(好ましい実施例では1T)よりも少し高い
圧力、好ましい実施例では、約1.5Tで起こる。
【0058】さらに、DCSに基づくタングステン−シ
リサイド層306に堆積後、もし望ならば「モノシラン
キャップ」が、DCSに基づくタングステン−シリサイ
ド層306上に形成される。タングステン−シリサイド
層306上にモノシランを流すことで、モノシランと反
応してタングステン−シリサイドを形成するタングステ
ン結合を緩和させるものである。モノシランキャップは
上で記載したように形成可能である。
【0059】「モノシランキャップ」の形成後、基板2
00がタングステン−シリサイド堆積チャンバから除か
れる。基板200は、ポリシリコン層204にドーパン
トを活性化し移動させるべく、およびタングステン−シ
リサイド膜208と210の化学量論を、ポリサイド膜
のシート抵抗を減少させるWSixが2.0≦X≦3.
5からWSixがX約2.0まで変更するべく、その後
最終的に、アニーリングされる。よく知られたどのよう
なアニーリング方法および装置も、基板200をアニー
ルするために使用可能である。例えばRapid Thermal An
neal(RTA)で、窒素中、1000℃で、30から60秒
間行うか、または通常の加熱炉を用いてアニールする。
アニールステップはアモルファスシリコン304を多結
晶シリコンに変換するものである。
【0060】この段階で、新規なシリコン/DCSに基
づくタングステン−シリサイド組成物膜308の形成が
完了した。新規なシリコン/タングステン−シリサイド
組成物膜308は薄く(1000オングストローム以
下)でまた、上は全体に亙って均一に形成され得る。タ
ングステン−シリサイド層306はDCSから堆積され
ているので、フッ素が組成物膜308へ導入される場合
は極めて少ない。通常のパターンニング、ドーピング、
相互結合技術が、集積回路の製造を間欠するに使用可能
である。
【0061】本発明は、デート電極の形成に関して記載
されてきたが、本発明のプロセスは相互結合のような低
抵抗のシリコン膜が必要とされるところなら使用され得
るものである。さらに、本発明は薄い(1000オング
ストローム以下)膜の形成に関して記載されたが、本発
明は1000オングストローム以上の膜厚を有する膜の
形成のためにも使用可能である。すなわち、本発明の詳
細な記載は、以下のクレームにより示される本発明の範
囲を制限するものではなくむしろ例示暦に示すものであ
る。
【0062】従って、薄い、低抵抗のシリコン/タング
ステン−シリサイド組成物膜とその製造方法が開示され
ているものである。
【図面の簡単な説明】
【図1】 図1は、ドープポリシリコン層と、SiH4
とWF6とから形成されたタングステン−シリサイド層
を含むポリサイド膜を示す断面を表す図である。
【図2】 図2は、ドープポリシリコン層と、SiH2
Cl2とWF6とから形成されたタングステン−シリサイ
ド層を含むポリサイド膜を示す断面を表す図である。
【図3】 図3は、ドープポリシリコン層と、ノンドー
プポリシリコンキャップ層と、SiH2Cl2とWF6
から形成されたタングステン−シリサイド層を含むポリ
サイド膜を示す断面を表す図である。
【図4】 図4は、基板上に形成されたゲート誘電層
と、ゲート誘電層上に形成されたドープポリシリコン層
を示す断面を表す図である。
【図5】 図5は、図4の基板上のポリシリコン層のモ
ノシラン前処理を示す断面を表す図である。
【図6】 図6は、図5の基板上でSiH4とWF6とか
ら形成されたタングステン−シリサイド層の形成を示す
断面を表す図である。
【図7】 図7は、図6の基板上でSiH2Cl2とWF
6とから形成されたタングステン−シリサイド層の形成
を示す断面を表す図である。
【図8】 図8は、基板上でアモルファスシリコン層の
形成を示す断面を表す図である。
【図9】 図9は、図8の基板上でジクロロシランを基
本としたタングステン−シリサイド層の形成を示す断面
を表す図である。
【符号の説明】
100…基板、102…ゲート誘電層、104…ポリシ
リコン層、106…タングステン−シリサイド層、10
8…「ポリサイド」スタック、110…タングステン−
シリサイド層、112…ポリサイド膜、114…ポリシ
リコンキャップ層、116…タングステン−シリサイド
膜、120…ポリサイド膜、202…半導体基板又はウ
エハ200、202…ゲート誘電層、204…シリコン
層、206…ポリシリコン表面、208…タングステン
−シリサイド層、210…タングステン−シリサイド
層、212…2重層のタングステン膜、214…ポリサ
イド膜、304…アモルファスシリコン層、306…タ
ングステン−シリサイド層、308…タングステン−シ
リサイド層
フロントページの続き (72)発明者 ヴェダプラム エス. アチュサラマン アメリカ合衆国, カリフォルニア州, サンタ クララ, ホームステッド ロー ド 3131, 17−ジェイ (72)発明者 マハリンガム ヴェンカテサン アメリカ合衆国, カリフォルニア州, サン ノゼ, パーク ウエスト ドライ ヴ 4749 (72)発明者 クラウス−ディエター リネン アメリカ合衆国, カリフォルニア州, パロ アルト, マーク トゥエイン ス トリート 1806

Claims (26)

    【特許請求の範囲】
  1. 【請求項1】 シリコン層上にシリサイドを形成する方
    法であって、モノシラン(SiH4)を有する第1のガ
    ス混合物から形成される第1のタングステン−シリサイ
    ド層を前記シリコン層上に形成するステップと、ジクロ
    ロシラン(DCS)を有する第2のガス混合物から形成
    される第2のタングステン−シリサイド層を前記第1の
    タングステン−シリサイド層上に形成するステップとを
    有する方法。
  2. 【請求項2】 請求項1に記載の方法であって、さらに
    前記シリコン層を、前記第1のタングステン−シリサイ
    ド層を形成するに先行してモノシラン(SiH4)を含
    む第3のガスに暴露するステップを有する方法。
  3. 【請求項3】 請求項1に記載の方法であって、さらに
    前記第2のタングステン−シリサイド層を第4のシラン
    を含むガスに暴露するステップを有する方法。
  4. 【請求項4】 請求項1に記載の方法であって、前記第
    1のガス混合物がさらにWF6を含み、前記第1のガス
    混合物のWF6:SiH4比が約100である方法。
  5. 【請求項5】 請求項1に記載の方法であって、前記第
    1のタングステン−シリサイド層が、圧力0.2から1
    0Tの範囲、および温度450から625℃の範囲で形
    成される方法。
  6. 【請求項6】 請求項1に記載の方法であって、前記第
    1のタングステン−シリサイド層が、前記第2のタング
    ステン−シリサイド層のSi:W比より大きいかまたは
    等しいSi:W比を有する方法。
  7. 【請求項7】 請求項1に記載の方法であって、 前記
    シリコン層が多結晶シリコンである方法。
  8. 【請求項8】 請求項1に記載の方法であって、 前記
    シリコン層がアモルファスシリコンである方法。
  9. 【請求項9】 ドープポリシリコン層上にシリサイドを
    形成する方法であって、前記ドープポリシリコン層を、
    モノシラン(SiH4)を含む第1のガス混合物に暴露
    してモノシラン暴露ポリシリコン表面を形成し、前記モ
    ノシラン暴露ドープポリシリコン表面上に、SiH4
    WF6の還元反応から形成される第1のタングステン−
    シリサイド層を形成し、さらに前記第1のタングステン
    −シリサイド層上に、DCSとWF6の還元反応から形
    成される第2のタングステン−シリサイド層を形成する
    ステップを有する方法。
  10. 【請求項10】 請求項9に記載の方法であって、前記
    第1のタングステン−シリサイド層が約100オングス
    トロームの厚みで形成される方法。
  11. 【請求項11】 請求項9に記載の方法であって、前記
    第1のタングステン−シリサイド層が、WF6:SiH4
    比が約100であるガス混合物から形成される方法。
  12. 【請求項12】 請求項9に記載の方法であって、前記
    第1のタングステン−シリサイド層が、前記第2のタン
    グステン−シリサイド層のSi:W比より大きいかまた
    は等しいSi:W比を有する方法。
  13. 【請求項13】 請求項9に記載の方法であって、さら
    に第2のタングステン−シリサイド層を第2のシランを
    含むガス混合物に暴露するステップを有する方法。
  14. 【請求項14】 シリコン層と、前記シリコン層上に形
    成されるSiH4に基づくタングステン−シリサイド層
    と、前記SiH4に基づくタングステン−シリサイド層
    上に形成されるSiH2Cl2に基づくタングステン−シ
    リサイド層を有する組成物薄膜。
  15. 【請求項15】 請求項14に記載の組成物薄膜であっ
    て、前記SiH4に基づくタングステン−シリサイド層
    が約100オングストロームの厚みを有する組成物薄
    膜。
  16. 【請求項16】 請求項14に記載の組成物薄膜であっ
    て、前記SiH4に基づくタングステン−シリサイド層
    が、前記SiH2Cl2に基づくタングステン−シリサイ
    ド層のSi:W比より大きいかまたは等しいSi:W比
    を有する組成物薄膜。
  17. 【請求項17】 請求項14に記載の組成物薄膜であっ
    て、前記シリコン層がアモルファスシリコン層である組
    成物薄膜。
  18. 【請求項18】 請求項14に記載の組成物薄膜であっ
    て、前記シリコン層が多結晶シリコン層である組成物薄
    膜。
  19. 【請求項19】 請求項18に記載の組成物薄膜であっ
    て、前記多結晶シリコン層がドープされている組成物薄
    膜。
  20. 【請求項20】 請求項18に記載の組成物薄膜であっ
    て、前記モノシランに基づくタングステン−シリサイド
    層が、前記SiH2Cl2に基づくタングステン−シリサ
    イド層よりも実質的に厚い組成物薄膜。
  21. 【請求項21】 薄膜を形成する方法であって、アモル
    ファスシリコン層を形成し、さらにジクロロシランに基
    づくタングステン−シリサイド層を前記アモルファスシ
    リコン層上に形成するステップを有する方法。
  22. 【請求項22】 請求項21に記載の方法であって、さ
    らに前記薄膜をアニールして前記アモルファスシリコン
    をポリシリコンに変換するステップを含む方法。
  23. 【請求項23】 請求項22に記載の方法であって、前
    記アモルファスシリコン層がドープされている方法。
  24. 【請求項24】 請求項22に記載の方法であって、前
    記ジクロロシランに基づくタングステン−シリサイド層
    がWF6とSiH2Cl2の反応から形成される方法。
  25. 【請求項25】 アモルファスシリコン層と、前記アモ
    ルファスシリコン層上の前記ジクロロシランに基づくタ
    ングステン−シリサイド層を有する薄膜。
  26. 【請求項26】 請求項25の薄膜であって、前記アモ
    ルファスシリコン層がドープされている薄膜。
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