KR20000051266A - 잔류측대역 복조기의 클럭 지연 오차를 보상한 디지털 필터 장치 - Google Patents

잔류측대역 복조기의 클럭 지연 오차를 보상한 디지털 필터 장치 Download PDF

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Abstract

본 발명은 잔류측대역 복조기의 클럭 지연 오차를 보상한 디지털 필터 장치를 제공하기 위한 것으로, 이러한 본 발명은 복수개의 가산부에서 출력된 데이터를 시스템클럭의 반주기 만큼 각각 지연시키는 제1 및 제2 스큐 지연부와; 상기 제1 및 제2 스큐 지연부에서 지연된 복수개의 가산부 중 두 개의 가산부의 출력을 입력받아 다중화하여 선택신호에 따라 다중화된 데이터를 출력하는 제1 다중화부와; VSB 필터 계수를 입력받아 다중화하여 선택신호에 따라 출력하는 제2 다중화부와; 상기 제1 및 제2 다중화부의 출력을 각각 2시스템클럭의 주기 동안 지연시키는 제1 및 제2 지연부와; 상기 제1 및 제2 지연부의 출력을 곱하는 곱셈부와; 상기 곱셈부의 출력을 2시스템클럭의 주기 동안 지연시키는 제3 지연부와; 상기 제3 지연부의 출력을 2시스템클럭의 주기 동안 지연시키는 제4 지연부와; 상기 제3 및 제4 지연부의 출력을 가산하는 가산부와; 상기 가산부의 출력을 2시스템클럭의 주기 동안 지연시켜 출력하는 제5 지연부와; 상기 제5 지연부의 데이터를 시스템클럭의 반주기 만큼 지연시키는 제3 스큐 지연부와; 상기 제3 스큐 지연부의 출력을 입력받아 시스템클럭으로 동작하여 래치한 다음 데이터를 출력하는 제6 지연부로 구성됨으로써, 클럭 스큐의 영향을 받을 수 있는 데이터 경로에 적당한 시간지연이 일어나도록 하여 게이트수의 큰 증가없이 비교적 큰 클럭 스큐에도 무관하게 동작할 수 있게 되는 것이다.

Description

잔류측대역 복조기의 클럭 지연 오차를 보상한 디지털 필터 장치{Apparatus for VSB filter by correcting clock delay error in VSB demodulator}
본 발명은 HDTV(High Definition TeleVision, 고화질 텔레비전) 등에 사용되는 VSB(Vestigial SideBand, 잔류측대역) 복조기에 관한 것으로, 특히 다중 클럭을 사용하는 디지털 필터의 설계시 발생하는 클럭 지연 오차를 보상하여 게이트 수의 큰 증가없이 비교적 큰 클럭 스큐(clock skew)에도 무관하게 동작하는 잔류측대역 복조기의 클럭 지연 오차를 보상한 디지털 필터 장치에 관한 것이다.
일반적으로 GA(Grand Alliance, 미국의 대연합) 표준안에 따른 HDTV 등에서는 위상 추적 루프를 사용한다. 이러한 HDTV는 일반적인 텔레비전에 비해 주사선수를 2배이상 늘리고 화면비를 16:9(일반 텔레비전은 4:3)로 늘려 화면의 고정밀화, 대형화를 실현시킨 텔레비전이다.
도1은 일반적인 HDTV 수상기의 VSB 복조기의 블록구성도이다.
이에 도시된 바와 같이, 안테나를 통해 수신된 고주파(RF)로부터 중간주파수(IF)를 추출하는 RF/IF 프론트-앤드부(1)와, 상기 RF/IF 프론트-앤드부(1)에서 출력된 중간주파수를 샘플링 주파수에 따라 샘플링하고 양자화하여 디지털 신호로 변환하는 아날로그/디지털 변환부(2)와, 상기 아날로그/디지털 변환부(2)의 출력을 지연시켜 동위상의 I 채널 신호를 출력하는 지연부(3)와; 상기 아날로그/디지털 변환부(2)의 출력을 VSB 필터링하는 VSB 필터(4)와; 상기 지연부(3)와 VSB 필터(4)에서 출력된 I, Q 신호를 복소곱셈하는 복소곱셈부(5)와; 상기 복소곱셈부(5)에서 복소곱셈된 I, Q 채널 신호를 입력받아 오차를 판별하여 위상오차를 출력하는 오차 판별부(6)와; 상기 오차 판별부(6)에서 출력된 위상오차를 누적하는 위상 누적부(8)와; 상기 위상 누적부(8)에서 누적된 위상을 입력받아 위상에 대한 사인과 코사인 값을 보상하여 저장하고 상기 복소곱셈부(5)로 출력하는 수치제어 발진부(9)로 구성된다.
이와 같이 구성된 채널 등화기는, RF-IF 프론트-앤드부(1)에서 수신된 고주파로부터 중간주파수를 추출하고, 아날로그/디지털 변환부(2)는 21.52Mhz샘플링 속도로 동작하며, 상기 아날로그/디지털 변환부(2)의 출력은 지연부(3)와 VSB필터(4)로 입력된다. 상기 VSB필터(4)의 출력은 VCO출력과 함께 복소 곱셈부(5)의 입력으로 입력되며, 상기 복소 곱셈부(5)의 출력이 위상추적기로 입력된다.
즉, 입력된 I 채널 신호는 먼저 이득 조정이 된 후 VSB 필터(4)를 통과하여 Q 채널 신호의 추정치를 만들어 낸다. 이것이 가능한 이유는 VSB(Vestigial SideBand, 잔류측파대) 변조된 신호의 I, Q 성분이 힐버트 변환과 유사한 선형 변환의 관계에 있기 때문이다. 위상 추적 루프에 입력된 I 채널 신호와 VSB 필터(4)의 출력인 Q 채널 신호로 이루어진 복소 신호는 복소곱셈부(5)에 의해 위상이 보상된다.
도2는 종래 VSB 필터의 블록구성도이다.
이러한 VSB 필터는 m개의 탭을 갖는 FIR(Finite Impulse Response, 유한 임펄스 응답) 필터로 구현할 수 있으며, 다음과 같은 특징을 갖고 있다.
첫째, m개의 탭인 복수개의 지연부(11 ~ 25) 중에서 중앙 탭을 비롯한 (m-1)/2 개의 탭의 계수는 0이다. 따라서 이들 (m-1)/2개의 탭은 지연버퍼의 역할만을 수행할 뿐 필터의 출력값의 계산에는 사용되지 않는다. 즉, 필터의 현재의 출력값은 나머지 (m+1)/2개의 탭에 들어 있는 값들에 의해 결정된다.
둘째, 중앙 탭을 기준으로 해서 좌우의 탭은 서로 반대의 부호이며, 그 절대값은 같다. m=31인 경우 VSB 필터의 계수는 도3에 보인 표와 같이 나타낼 수 있다. 따라서 상기의 성질을 이용하면 필터에 사용되는 곱셈기의 숫자를 줄일 수 있다.
도2는 m=31인 경우의 예로써, 30개의 시프트 레지스터(11 ~ 25), 8개의 곱셈기(34 ~ 41), 15개의 2입력 가산기(26 ~ 33)(42 ~ 48) 만으로 설계한 31 탭 VSB 필터의 일반적인 구조를 보인 것이다. 여기서 h0, h2, h4, ……, h14는 VSB 필터의 계수를 의미한다. 이러한 VSB 필터를 통과하면 동위상의 I 신호와 직각위상의 Q 신호가 출력된다.
이를 해결한 것이, 도3은 종래 디지털 필터의 블록구성도이다.
이에 도시된 바와 같이, 데이터를 입력받아 지연시켜 동위상 신호를 출력하는 복수개의 지연부(11 ~ 25)와; 상기 입력된 데이터와 상기 복수개의 지연부(11 ~25)의 데이터를 입력받아 각각 가산하는 복수개의 가산부(26 ~ 33)와; 상기 복수개의 가산부(26 ~ 33) 중 두 개의 가산부의 출력을 각각 입력받아 VSB 필터 계수를 곱하여 가산된 값을 각각 출력하는 제1 내지 제4 다중화/곱셈/가산 셀(51 ~ 54)과; 상기 제1 및 제2 다중화/곱셈/가산 셀(51)(52)의 출력값을 더하는 제1 셀가산부(55)와; 상기 제3 및 제4 다중화/곱셈/가산 셀(53)(54)의 출력값을 더하는 제2 셀가산부(56)와; 상기 제1 및 제2 셀가산부(55)의 출력값을 더하는 제3 셀가산부(57)와; 상기 제3 셀가산부(57)의 출력을 지연시켜 직각위상 신호를 출력하는 직각위상 지연부(58)로 구성된다.
도4는 도3에서 다중화/곱셈/가산 셀(51 ~ 54)의 상세블록도이다.
이에 도시된 바와 같이, 입력된 시스템 클럭을 지연시켜 저장하는 지연버퍼(61)와; 복수개의 가산부(26 ~ 33) 중 두 개의 가산부의 출력을 입력받아 다중화하는 제1 다중화부(62)와; VSB 필터 계수를 입력받아 다중화하는 제2 다중화부(63)와; 상기 제1 및 제2 다중화부(62)(63)의 출력을 각각 일정주기 동안 지연시키는 제1 및 제2 지연부(64)(65)와; 상기 제1 및 제2 지연부(64)(65)의 출력을 곱하는 곱셈부(66)와; 상기 곱셈부(66)의 출력을 지연시키는 제3 지연부(67)와; 상기 제3 지연부(67)의 출력을 일정시간 동안 지연시키는 제4 지연부(68)와; 상기 제3 및 제4 지연부(67)(68)의 출력을 가산하는 가산부(69)와; 상기 가산부(69)의 출력을 일정시간 동안 지연시켜 출력하는 제5 지연부(70)로 구성된다.
도5는 도4에서 클럭 지연 오차를 보인 타이밍도이다.
여기서 복수개의 지연부(11 ~ 25)와 복수개의 가산부(26 ~ 33)의 상기한 동작 설명과 동일하다. 그리고 제1 내지 제4 다중화/곱셈/가산 셀(51 ~ 54)에는 (26)과 (27), (28)과 (29), (30)과 (31), (32)와 (33)의 가산기의 출력이 각각 입력된다. 제1 내지 제4 다중화/곱셈/가산 셀(51 ~ 54) 각각의 구조와 작용은 동일하므로, 제1 다중화/곱셈/가산 셀(51)의 경우에 대해서만 설명한다.
지연버퍼(61)는 입력된 시스템 클럭을 지연시켜 저장한다. 여기서 시스템클럭(sys_clk)은 입력 데이터 레이트 클럭이고, 2sys_clk는 입력 데이터 레이트의 2배 클럭이다. 그리고 지연버퍼(61)에서 출력되는 slt는 sys_clk을 지연시켜 얻은 다중화부의 선택신호이다.
그래서 제1 다중화부는 (26)과 (27)의 가산기에서 출력되는 데이터를 입력받아 다중화하고, 제2 다중화부(63)는 VSB 필터 계수를 입력받아 다중화한다. 그리고 제1 및 제2 지연부(DFFA0)(DFFB0)(64)(65)는 제1 및 제2 다중화부(62)(63)의 출력을 각각 2시스템클럭의 주기 동안 지연시키고, 곱셈부(66)에서는 제1 및 제2 지연부(64)(65)의 출력을 곱하게 된다. 즉, 다중화부(62)(63)에서 ina와 inb, ha와 hb를 번갈아 선택하여 sys_clk한 주기 안에 2번의 곱셈을 수행하게 된다.
그리고 제3 지연부(DFF1)(67)는 곱셈부(66)의 출력을 2시스템클럭의 주기 동안 지연시키고, 제4 지연부(DFF2)(68)는 제3 지연부(DFF1)(67)의 출력을 2시스템클럭의 주기 동안 지연시킨다. 가산부(69)에서는 각각 2시스템클럭의 주기 동안 지연된 데이터를 가산하고, 제5 지연부(DFF3)(70)에서는 가산부(69)의 출력을 1시스템클럭의 주기 동안 지연시켜 출력하게 된다.
이렇게 출력된 데이터는 두 개의 곱셈기를 사용하여 연산한 결과와 같은 결과를 갖게 된다. 그러면 제1 및 제2 셀가산부(55)(56)에서 제1 내지 제4 다중화/곱셈/가산 셀(51 ~ 54)의 출력값을 각각 더하고, 제3 셀가산부(57)에서는 제1 및 제2 셀가산부(55)의 출력값을 더하며, 직각위상 지연부(58)에서는 제3 셀가산부(57)의 출력을 지연시켜 직각위상 신호를 출력하게 된다.
이와 같이 연산이 많이 필요한 디지털 필터 등의 ASIC(Applicable Specific Integrated Circuit, 특정용도지향 반도체) 설계시 게이트 수를 줄일 수 있는 효율적인 방법 중의 하나는 다중 클럭을 사용한 자원 공유이다. ASIC 설계시 다중 클럭을 사용하는 경우에는 클럭 지연 오차(clock skew)의 영향을 고려해야 한다.
서로 다른 클럭-트리 사이에는, 도5에서와 같은, 시간 지연의 불일치가 일어날 수 있다. 이 시간 지연을 클럭 스큐라고 하며, 이 클럭을 적절히 보상하지 않으면 이 회로는 설계자의 의도와는 전혀 다르게 동작할 수 있는 위험이 있다. 이 클럭 스큐를 보상하기 위하여 래치와 래치 사이에 버퍼를 삽입하여 데이터를 지연시키는 방법등이 시도되어왔다.
그러나 신호의 지연 시간이 매우 짧은 ASIC에서 원하는 만큼의 시간 지연을 얻기 위해서는 대단히 많은 수의 버퍼를 중첩하여 삽입해야 하며, 이것은 무시하지 못할 정도의 게이트 수 증가를 가져오는 문제점이 있게 된다.
또한 클럭 스큐가 발생하는 임계 경로를 일일이 찾아 수작업으로 버퍼를 삽입해야 하는 번거로움도 있었다.
이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 다중 클럭을 사용하는 디지털 필터의 설계시 발생하는 클럭 지연 오차를 보상하여 게이트 수의 큰 증가없이 비교적 큰 클럭 스큐(clock skew)에도 무관하게 동작할 수 있는 잔류측대역 복조기의 클럭 지연 오차를 보상한 디지털 필터 장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 잔류측대역 복조기의 클럭 지연 오차를 보상한 디지털 필터 장치는,
복수개의 가산부에서 출력된 데이터를 시스템클럭의 반주기 만큼 각각 지연시키는 제1 및 제2 스큐 지연부와; 상기 제1 및 제2 스큐 지연부에서 지연된 복수개의 가산부 중 두 개의 가산부의 출력을 입력받아 다중화하여 선택신호에 따라 다중화된 데이터를 출력하는 제1 다중화부와; VSB 필터 계수를 입력받아 다중화하여 선택신호에 따라 출력하는 제2 다중화부와; 상기 제1 및 제2 다중화부의 출력을 각각 2시스템클럭의 주기 동안 지연시키는 제1 및 제2 지연부와; 상기 제1 및 제2 지연부의 출력을 곱하는 곱셈부와; 상기 곱셈부의 출력을 2시스템클럭의 주기 동안 지연시키는 제3 지연부와; 상기 제3 지연부의 출력을 2시스템클럭의 주기 동안 지연시키는 제4 지연부와; 상기 제3 및 제4 지연부의 출력을 가산하는 가산부와; 상기 가산부의 출력을 2시스템클럭의 주기 동안 지연시켜 출력하는 제5 지연부와; 상기 제5 지연부의 데이터를 시스템클럭의 반주기 만큼 지연시키는 제3 스큐 지연부와; 상기 제3 스큐 지연부의 출력을 입력받아 시스템클럭으로 동작하여 래치한 다음 데이터를 출력하는 제6 지연부로 이루어짐을 그 기술적 구성상의 특징으로 한다.
도1은 일반적인 VSB 복조기의 블록구성도이고,
도2는 종래 디지털 필터의 블록구성도이며,
도3은 종래 디지털 필터의 블록구성도이고,
도4는 도3에서 다중화/곱셈/가산 셀의 상세블록도이며.
도5는 도4에서 클럭 지연 오차를 보인 타이밍도이고,
도6은 잔류측대역 복조기의 클럭 지연 오차를 보상한 디지털 필터 장치의 블록구성도이며,
도7은 도6의 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
71, 72, 82, : 제1 내지 제3 스큐 지연부
75, 76, 78, 79, 81, 83 : 제1 내지 제6 지연부
73, 74 : 제1 및 제2 다중화부
77 : 곱셈부
80 : 가산부
이하, 상기와 같은 본 발명 잔류측대역 복조기의 클럭 지연 오차를 보상한 디지털 필터 장치의 기술적 사상에 따른 일실시예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
먼저 본 발명은 디지털 필터의 ASIC 설계시 게이트 수를 줄이기 위하여 다중 클럭을 사용하면서 발생한 클럭 스큐의 문제점을 해결하기 위해, 클럭 스큐의 영향을 받을 수 있는 데이터 경로에 적당한 시간지연이 일어나도록 하여, 게이트수의 큰 증가없이 비교적 큰 클럭 스큐에도 무관하게 동작하는 디지털 필터를 설계할 수 있게 된다.
도6은 잔류측대역 복조기의 클럭 지연 오차를 보상한 디지털 필터 장치의 블록구성도이다.
이에 도시된 바와 같이, 복수개의 가산부(26 ~ 33)에서 출력된 데이터를 시스템클럭의 반주기 만큼 각각 지연시키는 제1 및 제2 스큐 지연부(71)(72)와; 상기 제1 및 제2 스큐 지연부(71)(72)에서 지연된 복수개의 가산부(26 ~ 33) 중 두 개의 가산부의 출력을 입력받아 다중화하여 선택신호에 따라 다중화된 데이터를 출력하는 제1 다중화부(73)와; VSB 필터 계수를 입력받아 다중화하여 선택신호에 따라 출력하는 제2 다중화부(74)와; 상기 제1 및 제2 다중화부(73)(74)의 출력을 각각 2시스템클럭의 주기 동안 지연시키는 제1 및 제2 지연부(75)(76)와; 상기 제1 및 제2 지연부(75)(76)의 출력을 곱하는 곱셈부(77)와; 상기 곱셈부(77)의 출력을 2시스템클럭의 주기 동안 지연시키는 제3 지연부(78)와; 상기 제3 지연부(78)의 출력을 2시스템클럭의 주기 동안 지연시키는 제4 지연부(79)와; 상기 제3 및 제4 지연부(78)(79)의 출력을 가산하는 가산부(80)와; 상기 가산부(80)의 출력을 2시스템클럭의 주기 동안 지연시켜 출력하는 제5 지연부(81)와; 상기 제5 지연부(81)의 데이터를 시스템클럭의 반주기 만큼 지연시키는 제3 스큐 지연부(82)와; 상기 제3 스큐 지연부(82)의 출력을 입력받아 시스템클럭으로 동작하여 래치한 다음 데이터를 출력하는 제6 지연부(83)로 구성된다.
도7은 도6의 타이밍도이다.
그래서 본 발명은 도4와 같은 구조에서 클럭 스큐의 영향을 받는 신호 경로에 slt 신호로 동작하는 래치를 삽입한다. 여기서 ina, inb는 도2 및 도3에서와 같이 복수개의 가산기(26 ~ 33)의 출력이며, ha, hb는 각각의 입력에 곱해지는 VSB 필터의 계수를 의미한다.
sys_clk는 입력 데이터 레이트 클럭이며, 2sys_clk는 입력 데이터 레이트의 2배 클럭이다. 다중화부(73)(74)에 입력되는 slt는 다중화부(73)(74)의 선택 신호로써, sys_clk를 2sys_clk의 반주기만큼 지연시킨 신호이다.
다중화부(73)(74)에서 ina와 inb, ha와 hb를 번갈아 선택하여 sys_clk 한 주기안에 곱셈부(77)에서 2번의 곱셈을 수행하여 제3 지연부(DFF1)(78)로 래치하고, 제3 지연부(DFF1)(78)의 출력과 이 신호를 2sys_clk로 한 번 지연시킨 제4 지연부(DFF2)(79)의 출력을 가산부(80)에서 더한 후 제5 지연부(DFF3)(81)에서 2sys_clk로 래치한다.
그리고 sys_clk를 2sys_clk의 반주기만큼 지연시킨 신호인 slt로 동작하는 제3 스큐 지연부(DFF4)(82)로 래치한 후 sys_clk로 동작하는 제6 지연부(DFF5)(83)로 래치하면, 두 개의 곱셈기를 사용하여 연산한 결과와 같은 결과를 얻을 수 있게 된다. 이러한 데이터의 흐름을 도7에 나타내었다.
이처럼 본 발명은 다중 클럭을 사용하는 디지털 필터의 설계시 발생하는 클럭 지연 오차를 보상하여 게이트 수의 큰 증가없이 비교적 큰 클럭 스큐에도 무관하게 동작하게 되는 것이다.
이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 즉, VSB 복조기에 사용되는 VSB 필터 등의 효과적인 설계에도 이용될 수 있으며, 일반적인 디지털 필터의 설계에도 응용될 수 있다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.
이상에서 살펴본 바와 같이, 본 발명에 의한 잔류측대역 복조기의 클럭 지연 오차를 보상한 디지털 필터 장치는 디지털 필터의 ASIC 설계시 게이트 수를 줄이기 위하여 다중 클럭을 사용하면서 발생하는 클럭 지연 오차를 보상하기 위해 클럭 스큐의 영향을 받을 수 있는 데이터 경로에 적당한 시간지연이 일어나도록 함으로써, 게이트수의 큰 증가없이 비교적 큰 클럭 스큐에도 무관하게 동작할 수 있는 효과가 있게 된다.

Claims (1)

  1. 잔류측대역 복조기의 디지털 필터 장치에 있어서,
    복수개의 가산부(26 ~ 33)에서 출력된 데이터를 시스템클럭의 반주기 만큼 각각 지연시키는 제1 및 제2 스큐 지연부(71)(72)와; 상기 제1 및 제2 스큐 지연부(71)(72)에서 지연된 복수개의 가산부(26 ~ 33) 중 두 개의 가산부의 출력을 입력받아 다중화하여 선택신호에 따라 다중화된 데이터를 출력하는 제1 다중화부(73)와; VSB(Vestigial SideBand, 잔류측대역) 필터 계수를 입력받아 다중화하여 선택신호에 따라 출력하는 제2 다중화부(74)와; 상기 제1 및 제2 다중화부(73)(74)의 출력을 각각 2시스템클럭의 주기 동안 지연시키는 제1 및 제2 지연부(75)(76)와; 상기 제1 및 제2 지연부(75)(76)의 출력을 곱하는 곱셈부(77)와; 상기 곱셈부(77)의 출력을 2시스템클럭의 주기 동안 지연시키는 제3 지연부(78)와; 상기 제3 지연부(78)의 출력을 2시스템클럭의 주기 동안 지연시키는 제4 지연부(79)와; 상기 제3 및 제4 지연부(78)(79)의 출력을 가산하는 가산부(80)와; 상기 가산부(80)의 출력을 2시스템클럭의 주기 동안 지연시켜 출력하는 제5 지연부(81)와; 상기 제5 지연부(81)의 데이터를 시스템클럭의 반주기 만큼 지연시키는 제3 스큐 지연부(82)와; 상기 제3 스큐 지연부(82)의 출력을 입력받아 시스템클럭으로 동작하여 래치한 다음 데이터를 출력하는 제6 지연부(83)로 구성된 것을 특징으로 하는 잔류측대역 복조기의 클럭 지연 오차를 보상한 디지털 필터 장치.
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