KR20000051294A - 전기적 특성이 향상된 디모스 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

전기적 특성이 향상된 디모스 전계 효과 트랜지스터 및 그 제조 방법 Download PDF

Info

Publication number
KR20000051294A
KR20000051294A KR1019990001648A KR19990001648A KR20000051294A KR 20000051294 A KR20000051294 A KR 20000051294A KR 1019990001648 A KR1019990001648 A KR 1019990001648A KR 19990001648 A KR19990001648 A KR 19990001648A KR 20000051294 A KR20000051294 A KR 20000051294A
Authority
KR
South Korea
Prior art keywords
region
conductivity type
gate
forming
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1019990001648A
Other languages
English (en)
Inventor
전창기
Original Assignee
김덕중
페어차일드코리아반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김덕중, 페어차일드코리아반도체 주식회사 filed Critical 김덕중
Priority to KR1019990001648A priority Critical patent/KR20000051294A/ko
Priority to US09/478,800 priority patent/US6268626B1/en
Publication of KR20000051294A publication Critical patent/KR20000051294A/ko
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H10D64/01326—Aspects related to lithography, isolation or planarisation of the conductor
    • H10D64/0133—Aspects related to lithography, isolation or planarisation of the conductor at least part of the entire electrode being a sidewall spacer, being formed by transformation under a mask or being formed by plating at a sidewall
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명에 따른 디모스 전계 효과 트랜지스터는 반도체 기판상에 제1 도전형의 드리프트 영역이 형성되며, 드리프트 영역상에는 게이트 절연막을 개재하여 게이트 전극이 형성된다. 게이트 전극은 게이트 도전막과 게이트 도전막의 측벽에 형성된 도전성 스페이서를 포함하여 구성된다. 바디 영역은 게이트 도전막에 셀프 얼라인되어 형성되며, 소스 영역은 도전성 스페이서에 셀프 얼라인되어 형성된다. 따라서 바디 영역의 채널 형성 영역에서의 도핑 프로파일은 일정한 피크 도핑 농도값을 유지하는 형태로 나타난다. 따라서 피크 도핑 농도를 낮추어 소자의 문턱 전압을 낮추더라도, 채널 형성 영역내의 불순물 농도는 줄어들지 않으므로 펀치-스루 특성의 열화 현상이 발생하지 않는다.

Description

전기적 특성이 향상된 디모스 전계 효과 트랜지스터 및 그 제조 방법{DMOS field effect transistor with improved electrical characteristics and fabricating method thereof}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 채널 일정 구간에서의 균일한 불순물 농도로 인하여 그 전기적 특성이 향상된 디모스(DMOS: Double diffused MOS) 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로, 디모스 전계 효과 트랜지스터는 고전압, 중전류 및 빠른 스위칭을 요구하는 전력 소자에 주로 사용되며, 그 전류 흐름 방향에 따라 수직형과 수평형으로 나눌 수 있다. 이와 같은 디모스 전계 효과 트랜지스터는 폴리실리콘과 같은 내화성 게이트를 마스크로 한 플레너 확산 기술을 이용함으로써 제조된다. 즉, P형 바디 영역과 N형 고농도 소스 영역들은 폴리실리콘 게이트에 의해 한정되는 윈도우를 통해 각각 이온 주입 및 드라이브 인 확산됨으로써 형성되는 이중-확산 공정에 의해 형성된다.
도 1은 이와 같은 디모스 전계 효과 트랜지스터를 개략적으로 나타내 보인 단면도로서, 도시된 소자는 전류의 흐름이 수직 방향인 수직형 디모스 전계 효과 트랜지스터의 한 예이다.
도 1을 참조하면, N형의 고농도 반도체 기판(10)이 드레인 영역으로 사용되며, 그 위에는 N형 저농도 에피택셜층(11)이 드리프트 영역으로 사용된다. 에피택셜층(11)의 상부 일정 영역에는 P형 바디 영역(12)이 형성되며, 바디 영역(12)의 상부 일정 영역에는 P형 고농도 불순물 영역(13)과 N형 고농도 소스 영역(14)이 상호 인접되도록 형성된다. 게이트 전극(16)은 게이트 절연막(15)을 개재하여 바디 영역(12)의 채널 형성 영역상에 형성되며, 그 위에는 전극들 사이를 절연하기 위한 절연막(17)이 형성된다. 소스 전극(18) 및 드레인 전극(19)은 각각 소스 영역(14) 및 반도체 기판(10)에 전기적으로 연결되도록 형성된다.
여기서, 상기 바디 영역(12)은 게이트 전극(16)을 이온 주입 마스크로 하여 P형 불순물 이온들을 주입한 후에 드라이브 인 확산시킴으로써 형성되며, 소스 영역(14)은 게이트 전극(16)과 마스크 패턴(미도시)을 이온 주입 마스크로 하여 N형 불순물 이온들을 주입한 후에 드라이브 인 확산시킴으로써 형성된다.
도 2는 도 1의 A 부분, 즉 소스 영역(14) 및 바디 영역(13)의 표면 부분을 확대한 단면도이고, 도 3은 도 2의 선 B-B'를 따라 도시한 도핑 프로파일을 나타낸 그래프이다.
도 2를 참조하면, 불순물 이온들의 수평 방향으로의 확산 깊이는 수직 방향으로의 확산 깊이의 약 70％ 정도이다. 즉, 바디 영역(13)의 수직 방향으로의 확산 깊이가 Dp인 경우에, 수형 방향으로의 확산 깊이는 0.7Dp가 된다. 마찬가지로, 소스 영역(14)의 수직 방향으로의 확산 깊이가 Ds인 경우에, 수평 방향으로의 확산 깊이는 0.7Ds가 된다. 따라서 게이트 전극(16)에 일정 크기 이상의 전압이 인가되었을 때 형성되는 채널 길이는 0.7(Dp-Ds)가 된다.
그런데, 도 3에 도시된 바와 같이, 종래 디모스 전계 효과 트랜지스터에 있어서, 바디 영역(13) 및 소스 영역(14)에서의 불순물 이온들의 도핑 농도는 확산 깊이가 깊어질수록 작아진다. 특히 바디 영역(13)내의 소스 영역(14)과 인접된 부분에서는 소스 영역(14)내에 주입된 N형 불순물 이온들과의 보상으로 인하여 P형 불순물 이온들의 피크 도핑 농도(도면에서 화살표로 표시)가 나타난다. 잘 알려진 바와 같이, 이 피크 도핑 농도는 소자의 문턱 전압(threshold voltage)에 큰 영향을 끼치는데, 피크 도핑 농도가 클수록 문턱 전압도 커진다.
한편, 소자의 소스 전극이 접지되고, 드레인 전극에 포지티브 전압이 인가되면, P형 바디 영역(13)과 N형 에피택셜층(11)의 접합은 역 바이어스가 걸리고, 이에 따라 두 영역(13)(14)내에서는 디플리션(depletion)이 일어난다. 이 때, 바디 영역(13)이 모두 디플리션되면 N형 소스 영역과 N형 에피택셜층이 쇼트되어 펀치-스루 브레이크다운이 발생한다. 일반적으로 도핑 농도가 높을수록 디플리션 깊이가 적어지므로, 펀치-스루 브레이크다운 전압을 증가시켜서 내압을 향상시키기 위해서는 채널내의 도핑 농도를 증가시켜야 한다. 그런데, 앞서 설명한 바와 같이, 채널내의 도핑 농도를 증가시키게 되면, 그에 따라 바디 영역(13)내의 피크 도핑 농도도 함께 높아지므로 문턱 전압이 높아져서 소자의 전기적 특성을 떨어뜨린다.
본 발명이 이루고자 하는 기술적 과제는 채널 영역내의 피크 도핑 농도를 떨어뜨리면서, 높은 펀치-스루 내압을 유지하기 위한 불순물 농도를 유지하는 디모스 전계 효과 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기와 같은 디모스 전계 효과 트랜지스터를 제조하는 방법을 제공하는 것이다.
도 1은 일반적인 디모스 전계 효과 트랜지스터를 개략적으로 나타내 보인 단면도이다.
도 2는 도 1의 A 부분의 확대도이다.
도 3은 도 2의 선 B-B'을 따라 도시한 불순물 농도 프로파일을 나타내 보인 그래프이다.
도 4는 본 발명에 따른 디모스 전계 효과 트랜지스터를 나타내 보인 단면도이다.
도 5는 도 4의 A' 부분의 확대도이다.
도 6은 도 5의 선 C-C'를 따라 도시한 불순물 농도 프로파일을 나타내 보인 그래프이다.
도 7 내지 도 17은 본 발명에 따른 디모스 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100...N형 고농도 반도체 기판 110...N형 저농도 드리프트 영역
120...P형 바디 영역 130...N형 고농도 소스 영역
140...P형 고농도 소스 영역 150...게이트 절연막
161...게이트 도전막 162...도전성 스페이서
170...소스 전극 180...드레인 전극
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 디모스 전계 효과 트랜지스터는 반도체 기판을 사용하여 형성된 제1 도전형의 고농도 드레인 영역을 포함한다. 상기 드레인 영역상에는 동일 도전형의 드리프트 영역이 형성된다. 상기 드리프트 영역상에는 게이트 절연막을 개재하여 게이트 전극이 형성되는데, 상기 게이트 전극은 게이트 도전막 및 상기 게이트 도전막의 측벽에 형성된 도전성 스페이서를 포함한다. 상기 드리프트 영역의 상부 일정 영역에는 바디 영역이 반대 도전형인 제2 도전형으로 형성되는데, 도전성 스페이서 하부에서의 도핑 농도가 전류의 이동 방향을 따라 일정하게 유지되도록 형성된다. 상기 바디 영역내의 일정 표면 영역에는 제1 도전형의 고농도 소스 영역이 형성된다. 그리고 소스 전극 및 드레인 전극은 상기 소스 영역 및 드레인 영역에 각각 전기적으로 연결되도록 형성된다.
여기서, 상기 바디 영역은 상기 게이트 도전막에 셀프 얼라인되어 형성된 구조이며, 상기 소스 영역은 상기 도전성 스페이서에 셀프 얼라인되어 형성된 구조이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 디모스 전계 효과 트랜지스터는 반도체 기판상에 순차적으로 형성된 제1 도전형의 매몰층 및 드리프트 영역을 포함한다. 상기 드리프트 영역상에는 게이트 절연막을 개재하여 게이트 전극이 형성되는데, 상기 게이트 전극은 게이트 도전막 및 상기 게이트 도전막의 측벽에 형성된 도전성 스페이서를 포함한다. 상기 드리프트 영역의 상부 일정 영역에는 반대 도전형인 제2 도전형의 바디 영역이 형성되는데, 상기 바디 영역내의 상기 도전성 스페이서 하부 영역에서의 도핑 농도는 전류의 이동 방향을 따라 일정하게 유지된다. 상기 바디 영역내의 상부 일정 영역에는 제1 도전형의 고농도 소스 영역이 형성된다. 그리고 상기 바디 영역과 일정 간격 이격되면서 상기 드리프트 영역을 수직 방향으로 가로지르도록 형성되되, 상기 매몰층의 일부 표면과 중첩되도록 제1 도전형의 불순물 영역이 형성되며, 상기 불순물 영역상의 표면 일부 영역에는 제1 도전형의 고농도 드레인 영역이 형성된다. 소스 전극 및 드레인 전극은 상기 소스 영역 및 드레인 영역에 각각 전기적으로 연결되도록 형성된다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 디모스 전계 효과 트랜지스터에 따르면, 먼저 반도체 기판을 사용하여 제1 도전형의 고농도 드레인 영역을 형성한다. 이어서 상기 드렝니 영역상에 제1 도전형의 드리프트 영역을 형성한다. 그리고 상기 드리프트 영역상에 게이트 절연막을 형성한다. 다음에 상기 게이트 절연막상에 게이트 도전막을 형성한다. 다음에 상기 게이트 도전막을 이온 주입 마스크로 반대 도전형인 제2 도전형의 바디 영역을 형성한다. 그리고 상기 게이트 도전막의 측벽에 도전성 스페이서를 형성한다. 이어서 상기 도전성 스페이서와 일정 간격 이격되는 마스크막 패턴을 형성한다. 다음에 상기 도전성 스페이서 및 마스크막 패턴을 이온 주입 마스크로 제1 도전형의 고농도 소스 영역을 형성한다. 그리고 상기 소스 영역 및 드레인 영역과 각각 전기적으로 연결되도록 소스 전극 및 드레인 전극을 형성한다.
여기서, 상기 바디 영역을 형성하는 단계는, 상기 게이트 도전막을 이온 주입 마스크로 제2 도전형의 불순물 이온들을 주입하는 단계, 및 상기 불순물 이온들을 소정 온도에서 소정 시간동안 드라이브 인 확산시키는 단계를 포함하는 것이 바람직하다. 여기서 상기 불순물 이온들을 드라이브 인 확산시키는 온도 및 시간은 각각 950℃ 및 60분인 것이 바람직하다.
상기 도전성 스페이서를 형성하는 단계는, 상기 게이트 도전막상에 산화막을 형성하는 단계와, 상기 산화막이 형성된 구조체 전면에 도전성 물질막을 형성하는 단계, 및 상기 산화막을 식각 종말점으로 상기 도전성 물질막을 에치백하여 상기 게이트 도전막 측벽에 부착되도록 도전성 스페이서를 형성하는 단계를 포함하는 것이 바람직하다. 여기서, 상기 게이트 도전막 및 도전성 스페이서는 도핑된 폴리실리콘막으로 형성하는 것이 바람직하다.
그리고, 상기 바디 영역내의 일정 영역에서 고농도 소스 영역과 인접하여 상기 소스 전극과 접촉되도록 제2 도전형의 고농도 소스 영역을 형성하는 단계를 더 포함하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 상기 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3 의 층이 개재될 수도 있다.
도 4는 본 발명의 바람직한 실시예에 따른 디모스 전계 효과 트랜지스터를 나타내 보인 단면도로서, 본 실시예에서는 수직형 디모스 전계 효과 트랜지스터를 일 예로 설명하기로 한다. 도 5는 도 4의 A' 부분을 확대한 도면이다.
도 4 및 도 5를 참조하면, N형의 고농도 반도체 기판(100)상에 N형의 저농도 드리프트 영역(110)이 형성된다. 반도체 기판(100)은 드레인 영역으로 사용된다. 드리프트 영역(110)은 반도체 기판(100)상에 에피택셜층을 성장시킴으로써 형성할 수 있다. 드리프트 영역(110)의 상부 일정 영역에는 P형 바디 영역(120)이 형성되며, 바디 영역(120)의 상부 일정 영역에는 N형 고농도 소스 영역(130)과 P형 고농도 불순물 영역(140)이 상호 인접되도록 형성된다. 드리프트 영역(110)상에는 게이트 절연막(150)을 개재하여 게이트 전극이 형성되는데, 이 게이트 전극은 게이트 도전막(161) 및 게이트 도전막(161)의 측벽에 형성된 도전성 스페이서(162)를 포함하여 구성된다. 게이트 도전막(161) 및 도전성 스페이서(162)는 일정 조건하에서 바디 영역(120) 표면에 채널 영역이 형성되도록 한다. 후술되어지는 바와 같이, 게이트 도전막(161)은 바디 영역(120) 형성을 위한 셀프 얼라인 이온 주입 마스크로 사용되고, 도전성 스페이서(162)는 소스 영역(130) 형성을 위한 셀프 얼라인 이온 주입 마스크로 사용된다. 즉 바디 영역(120) 표면의 채널 형성 영역의 도핑 프로파일은 게이트 도전막(161)을 이온 주입 마스크로 한 불순물 이온들의 주입에 의해 일정 구간에서 일정한 값이 유지되는 프로파일을 나타낸다. 또한 소스 영역(130)은 도전성 스페이서(162)를 이온 주입 마스크로 한 불순물 이온들을의 주입에 의해 형성되므로, 실제 채널 길이는 도전성 스페이서(162)의 길이와 거의 같다. 소스 전극(170) 및 드레인 전극(180)은 각각 소스 영역(130) 및 반도체 기판(100)과 전기적으로 연결되도록 형성되며, 게이트 도전막(161) 및 도전성 스페이서(162)와 소스 전극(170)은 절연층(220)에 의해 전기적으로 절연된다. 한편, 도 5에서 참조 부호 "200"은 소자 분리를 위한 필드 산화막을, 참조 부호 "210" 및 "230"은 산화막을 각각 나타낸다.
도 6은 도 5의 선 C-C'를 따라 도시한 도핑 프로파일을 나타낸 그래프이다.
도 5 및 도 6을 참조하면, 도전성 스페이서(162)의 일부와 중첩되는 소스 영역(130)의 가장자리 부분(도 5 및 도 6의 a)에서는 N형 불순물 이온들이 고농도로 분포하며, 바디 영역(120)과의 접합부로 갈수록 확산에 의해 그 농도가 점점 떨어지고 있다. 바디 영역(120)의 표면에 형성되는 채널 형성 영역(도 5 및 도 6의 c)의 도핑 농도는 일정 구간에서 일정한 값을 나타낸다. 즉, 게이트 도전막(161) 하단부의 채널 형성 영역은 확산에 의해 형성되는 곳이므로 기울기를 갖는 도핑 프로파일을 나타내지만, 도전성 스페이서(162) 하단부의 채널 형성 영역은 확산이 아닌 불순물 이온 주입만으로 형성되므로 일정한 도핑 프로파일을 나타낸다. 이와 같은 경우, 피크 도핑 농도가 종래의 경우보다 더 낮더라도, 일정 구간에 걸쳐서 동일한 피크 도핑 농도값이 일정하게 유지되므로 채널 영역내의 전체 불순물 농도를 높게 유지시킬 수 있다. 따라서, 바디 영역 형성을 위한 불순물 이온 주입량을 낮게 하여서 피크 도핑 농도값(C2)을 종래의 피크 도핑 농도값(도 3의 C1)보다 낮게 함으로써 소자의 문턱 전압을 낮추더라도, 채널 영역 전체의 불순물 농도의 감소가 일어나지 않으므로 소자의 펀치-스루 내압 특성은 열화되지 않는다. 더욱이 도전성 스페이서(162)의 길이를 조절함으로써 소자의 펀치-스루 내압을 열화시키지 않고 짧은 채널을 형성할 수 있다. 드리프트 영역(110)(도 5 및 도 6의 c)에서의 불순물 농도를 종래의 경우와 동일하다.
그러면, 본 발명에 따른 디모스 전계 효과 트랜지스터의 농도 프로파일에 따른 소자의 전기적 특성들을 수학식들을 참조하면서 분석해 보기로 한다.
먼저, 아래의 수학식 1은 모스 전계 효과 트랜지스터에서의 문턱 전압을 표현한 수식이다.
여기서,는 문턱 전압이고,는 단위 면적당 포지티브 인터페이스 전하 밀도이고,는 소스와 드레인간의 피크 농도이고,는 게이트 절연막의 두께이고,는 게이트 전극과 실리콘과의 일함수 차이이고, 그리고는 바디 영역의 페르미 포텐셜을 각각 나타낸다.
상기 수학식 1에서 알 수 있는 바와 같이, 디모스 전계 효과 트랜지스터의 채널에서의 피크 도핑 농도에 대응하는 소스와 드레인간의 피크 농도()가 작아짐에 따라 문턱 전압(Vth)이 감소한다. 소자의 문턱 전압(Vth)이 낮아지면, 전력 소비가 줄어들 뿐만 아니라 온 저항과 스위칭 속도면에서도 향상된 특성을 나타낸다.
아래의 수학식 2는 소자의 온 저항을 표현한 수식이며, 수학식 3은 소자의 스위칭 속도를 표현한 수식이다.
여기서,는 소자의 드레인 소스간 온 저항이고,은 채널 길이이고,는 전자의 이동도이고,는 게이트 절연막의 커패시턴스이고,는 채널 폭이고, 그리고는 인가된 게이트 전압이다.
여기서,는 최대 각속도이고,는 최대 주파수이다.
상기 수학식 2에서 알 수 있듯이, 본 발명에 따른 모스 전계 효과 트랜지스터는 채널 길이(L)를 소자의 펀치-스루 내압의 열화없이 종래의 경우에 비하여 상대적으로 짧게 형성할 수 있으므로, 소자가 온 상태일 때의 드레인-소스간 저항(Rdson)을 줄일 수 있다. 또한, 수학식 3에서 알 수 있듯이, 채널 길이(L)가 짧고, 문턱 전압(Vth)이 작으므로 그 최대 각속도()는 증가하며, 이에 따라 소자의 스위칭 속도도 빨라진다.
이상과 같은 본 발명은, 수직형 디모스 전계 효과 트랜지스터 외에도 수평형 디모스 전계 효과 트랜지스터에도 적용할 수 있는 것은 당연하다. 또한 수직형 디모스 전계 효과 트랜지스터인 경우에도 여러 가지 외형적인 구조를 가질 수도 있다. 예컨대 소정 도전형의 반도체 기판과 에피택셜층 사이에 고농도의 매몰층이 형성될 수 있으며, 매몰층의 일부와 중첩되는 N형의 불순물 영역이 에피택셜층을 수직 방향으로 가로질러 형성될 수 있다. 이 경우에 드레인 영역은 N형의 불순물 영역 표면 일부에 형성된다.
다음, 본 발명에 따른 디모스 전계 효과 트랜지스터의 제조방법을 상세히 설명하기로 한다.
도 7 내지 도 17는 본 발명의 일 실시예에 의한 디모스 전계 효과 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다. 여기서는 도전형이 N형인 수직형 디모스 전계 효과 트랜지스터를 예를 들어 나타내었으나, 다른 형태의 수직형 디모스 전계 효과 트랜지스터나, 또는 수평형 디모스 전계 효과 트랜지스터의 경우에도 동일하게 적용할 수 있다는 것은 당연하다.
먼저, 도 7을 참조하면, N형의 고농도 반도체 기판(100)을 준비한다. 이 반도체 기판(100)은 드레인 영역으로 사용된다. 그리고 반도체 기판(100)상에 N형의 저농도 드리프트 영역(110)을 형성한다. 드리프트 영역(110)은 에피택셜 성장법에 의해 반도체 기판(100)상에 직접 형성할 수도 있으며, 웨이퍼 접합 기법(wafer fusion technology)을 사용하여 형성할 수도 있다. 웨이퍼 접합 기법을 사용하는 경우에, 반도체 기판(100)과 별개인 웨이퍼에 N형의 불순물을 주입한 후에, 일정 온도 이상에서 반도체 기판(100)과 N형으로 도핑된 웨이퍼를 접합시킨다. 이어서, 드리프트 영역(110)상에 제1 산화막(111)을 형성시킨다. 이 제1 산화막(111)은 열산화막으로서 두께는 대략 1000Å 정도이다.
다음에 도 8을 참조하면, 제1 산화막(111)상에 질화막 패턴(112)을 형성한다. 이 질화막 패턴(112)은 제1 산화막(111)의 성장 저지막으로 사용한다. 이를 위하여, 제1 산화막(111)상에 질화막 및 포토레지스트막을 순차적으로 형성한다. 그리고 통상의 리소그라피법을 사용한 노광 및 현상을 수행하여 포토레지스트막 패턴을 형성한다. 이어서 포토레지스트막 패턴을 식각 마스크로 질화막을 식각함으로써 패터닝을 수행한다. 그리고 포토레지스트막 패턴을 제거한다.
다음에 도 9를 참조하면, 질화막 패턴(도 8의 112)을 제1 산화막(도 8의 111)의 성장 저지막으로 하여 제1 산화막(도 8의 111)을 국부 성장시킨다. 그러면, 도시된 바와 같이, 질화막 패턴(도 8의 112)에 의해 노출된 부분에는 필드 산화막(200)이 형성된다. 필드 산화막(200)을 형성한 후에는 질화막 패턴(도 8의 112)을 제거한다. 그리고 질화막 패턴(도 8의 112)에 의해 발생한 제1 산화막(도 8의 111)의 결함을 제거하기 위하여 통상의 희생 산화 공정을 수행한 후에 제2 산화막(113)을 형성한다. 이 제2 산화막(113)의 일부는 게이트 절연막으로 사용된다.
다음에, 도 10을 참조하면, 필드 산화막(200) 및 제2 산화막(113)상에 게이트 도전막, 예컨대 도핑된 폴리실리콘막(160)과 제3 산화막(210')을 순차적으로 형성한다. 도핑된 폴리실리콘막(160)은 게이트 전극을 형성하기 위한 것이다. 그리고 제3 산화막(210')은 후속 공정인 에치백 공정에서의 식각 종말점으로 사용하기 위한 것이다.
다음에, 도 11을 참조하면, 도핑된 폴리실리콘막(도 10의 160)과 제3 산화막(도 10의 210')을 패터닝하여 게이트 도전막 패턴(161) 및 제3 산화막 패턴(210)을 형성한다. 게이트 도전막 패턴(161) 하부의 산화막은 게이트 절연막(150)으로 사용된다. 상기 게이트 도전막 패턴(161) 및 제3 산화막 패턴(210)은 동일한 개구부를 갖는데, 이 개구부를 통해 바디 영역 형성을 위한 P형 불순물 이온들이 주입된다. 그리고 드라이브 인 확산 공정을 통하여 P형 바디 영역(180)을 형성한다. 이 때 약 950℃의 온도에서 약 60분 정도 열처리 공정을 수행하는데, 여기서 중요한 점은 구간 a에서의 불순물 농도는 이온 주입에 의해 결정되므로 일정한 값의 피크 도핑 농도를 유지한다. 반면에, 드라이브 인 확산 공정에 의해 불순물 이온들이 확산한 구간 b에서는 확산 깊이가 깊어질수록 불순물 농도가 적어진다. 따라서 도 6을 참조하여 설명한 바와 같이, 바디 영역(120)의 표면의 채널에서 피크 도핑 농도를 일정 구간동안 일정하게 유지할 수 있으며, 이 경우에 피크 도핑 농도는 불순물 이온 주입량 등을 조절함으로써 원하는 값을 얻을 수 있다. 상기 드라이브 인 확산 공정을 종래의 경우보다 적은 온도에서 짧은 시간동안 수행되므로 확산 깊이는 종래의 경우와 비교하여 줄어든다.
다음에 도 12를 참조하면, 전면에 도핑된 폴리실리콘막(160')을 형성한다. 경우에 따라서는 폴리실리콘막을 도포한 후에 도핑 공정을 수행할 수도 있다. 이 도핑된 폴리실리콘막(160')은 도전성 스페이서 형성을 위한 것으로서, 도전성 스페이서는 소스 영역 형성을 위한 이온 주입 마스크로 사용될 뿐만 아니라, 게이트 전극의 일부로 사용된다.
다음에 도 13을 참조하면, 도핑된 폴리실리콘막(도 12의 160') 전면을 에치백하여 도전성 스페이서(162)를 형성한다. 이 도전성 스페이서(162)에 의해 채널 길이가 결정되는데, 그 이유는 상기 도전성 스페이서(162)가 소스 영역 형성을 위한 이온 주입 마스크로 사용되기 때문이다. 도전성 스페이서(162) 하단부의 바디 영역(120) 부분의 불순물 농도는 확산보다는 이온 주입에 의해 결정되므로, 일정한 값을 유지할 수 있다. 한편, 에치백 공정을 수행하는데 있어서 제3 산화막 패턴(210)은 식각 종말점으로 사용된다.
다음에 도 14를 참조하면, 산화 공정을 수행하여 에치백 공정에 의해 산화막이 제거된 부분에 제4 산화막(240)을 형성한다. 이 제4 산화막(240)은 이온 주입을 위한 버퍼층으로 사용된다. 한편, 상기 산화 공정에 의해 도전성 스페이서(162)도 또한 산화되므로, 그 표면에 산화막(230)이 형성될 수 있다.
다음에 도 15를 참조하면, 도전성 스페이서(162)와 함께 소스 영역 형성을 위한 이온 주입 마스크로 사용할 마스크 패턴, 예컨대 포토레지스트막 패턴(131)을 형성한다. 즉, 전면에 포토레지스트막을 도포한 후에 통상의 리소그라피법을 사용한 노광 및 현상을 수행하여 포토레지스트막 패턴(131)을 형성한다. 이어서, 도전성 스페이서(162) 및 포토레지스트막 패턴(131)을 이온 주입 마스크로 N형 불순물 이온들을 고농도로 주입하여 N형의 고농도 소스 영역(130)을 형성한다.
다음에 도 16을 참조하면, 포토레지스트막 패턴(도 15의 131)을 제거한 후에 소스 전극과의 오믹 접촉을 위한 P형 고농도 소스 영역(140)을 형성한다. 이때 앞서 설명한 바와 같은 통상의 리소그라피법을 사용하여 이온 주입 마스크로서의 포토레지스트막 패턴(141)을 형성한다. 그리고 P형 불순물 이온들을 고농도로 주입하여 P형 고농도 소스 영역(140)을 형성한다.
다음에 도 17을 참조하면, 게이트 전극과 소스 전극을 절연시키기 위한 절연막을 도포한 후에 패터닝하여 절연막 패턴(220)을 형성한다. 그리고 이 절연막 패턴(220)을 식각 마스크로 하여 N형 고농도 소스 영역(130)의 일부 표면 및 P형 고농도 소스 영역(140)의 표면이 노출되도록 제4 산화막(도 14의 240)을 식각한 후에 소스 전극(170)을 형성한다.
이후에, 도면에는 나타내지 않았지만은 드레인 영역과 전기적으로 연결되도록 드레인 전극을 형성하고, 패시베이션 공정을 수행하면 본 발명에 따른 디모스 전계 효과 트랜지스터가 완성된다.
이상의 설명에서와 같이, 본 발명에 따른 디모스 전계 효과 트랜지스터 및 그 제조 방법에 의하면, 제1 게이트 전극을 이온 주입 마스크로 하여 바디 영역을 형성한 후에, 제1 게이트 전극에 스페이스 형태로 연결된 제2 게이트 전극을 이온 주입 마스크로 하여 소스 영역을 형성함으로써, 바디 영역내의 채널 형성 영역에서의 농도 프로파일을 피크 농도값이 일정하게 유지되는 형태로 만들 수 있다. 따라서 채널 영역 전체의 불순물 농도를 감소시키지 않고 피크 도핑 농도값을 낮출 수 있으며, 이에 따라 소자의 펀치-스루 내압을 감소시키지 않고도 소자의 문턱 전압을 낮출 수 있다. 더욱이 제2 게이트 전극의 길이를 조절하여 채널 길이를 조절할 수 있으므로, 소자의 문턱 전압 및 펀치-스루 특성에 영향을 주지 않는 범위내에서 소망하는 짧은 채널 길이를 용이하게 형성할 수 있다.

Claims (12)

  1. 반도체 기판을 사용하여 형성된 제1 도전형의 고농도 드레인 영역;
    상기 드레인 영역상에 형성된 동일 도전형의 드리프트 영역;
    상기 드리프트 영역상에서 게이트 절연막을 개재하여 형성되되, 게이트 도전막 및 상기 게이트 도전막의 측벽에 형성된 도전성 스페이서를 포함하는 게이트 전극;
    상기 드리프트 영역의 상부 일부 영역에서 반대 도전형인 제2 도전형으로 형성되되, 상기 도전성 스페이서 하부의 영역에서의 도핑 농도가 전류의 이동 방향을 따라 일정하게 유지되도록 형성된 바디 영역;
    상기 바디 영역내의 상부 일부 영역에 형성된 제1 도전형의 고농도 소스 영역; 및
    상기 소스 영역 및 드레인 영역에 각각 전기적으로 연결되도록 형성된 소스 전극 및 드레인 전극을 포함하는 것을 특징으로 하는 디모스 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 바디 영역은 상기 게이트 도전막에 셀프 얼라인되어 형성된 구조인 것을 특징으로 하는 디모스 전계 효과 트랜지스터.
  3. 제1항에 있어서,
    상기 소스 영역은 상기 도전성 스페이서에 셀프 얼라인되어 형성된 구조인 것을 특징으로 하는 디모스 전계 효과 트랜지스터.
  4. 제1항에 있어서,
    상기 게이트 도전층 및 도전성 스페이서는 도핑된 폴리실리콘막으로 이루어진 것을 특징으로 하는 디모스 전계 효과 트랜지스터.
  5. 제1항에 있어서,
    상기 바디 영역내에서 상기 소스 영역과 인접하여 상기 소스 전극과 접촉되도록 형성된 제2 도전형의 고농도 불순물 영역을 더 포함하는 것을 특징으로 하는 디모스 전계 효과 트랜지스터.
  6. 반도체 기판상에 형성된 제1 도전형의 고농도 매몰층;
    상기 매몰층상에 형성된 동일 도전형의 드리프트 영역;
    상기 드리프트 영역상에서 게이트 절연막을 개재하여 형성되되, 게이트 도전막 및 상기 게이트 도전막의 측벽에 형성된 도전성 스페이서를 포함하는 게이트 전극;
    상기 드리프트 영역의 상부 일부 영역에서 반대 도전형인 제2 도전형으로 형성되되, 상기 도전성 스페이서 하부의 영역에서의 도핑 농도가 전류의 이동 방향을 따라 일정하게 유지되도록 형성된 바디 영역;
    상기 바디 영역내의 상부 일부 영역에 형성된 제1 도전형의 고농도 소스 영역;
    상기 바디 영역과 일정 간격 이격되면서 상기 드리프트 영역을 수직 방향으로 가로지르도록 형성되되, 상기 매몰층의 일부 표면과 중첩되도록 형성된 제1 도전형의 불순물 영역;
    상기 불순물 영역상의 표면 일부 영역에 형성된 제1 도전형의 고농도 드레인 영역; 및
    상기 소스 영역 및 드레인 영역에 각각 전기적으로 연결되도록 형성된 소스 전극 및 드레인 전극을 포함하는 것을 특징으로 하는 디모스 전계 효과 트랜지스터.
  7. 반도체 기판을 사용하여 제1 도전형의 고농도 드레인 영역을 형성하는 단계;
    상기 드레인 영역상에 제1 도전형의 드리프트 영역을 형성하는 단계;
    상기 드리프트 영역상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막을 이온 주입 마스크로 반대 도전형인 제2 도전형의 바디 영역을 형성하는 단계;
    상기 게이트 도전막의 측벽에 도전성 스페이서를 형성하는 단계:
    상기 도전성 스페이서와 일정 간격 이격되는 마스크막 패턴을 형성하는 단계;
    상기 도전성 스페이서 및 마스크막 패턴을 이온 주입 마스크로 제1 도전형의 고농도 소스 영역을 형성하는 단계: 및
    상기 소스 영역 및 드레인 영역과 각각 전기적으로 연결되도록 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 디모스 전계 효과 트랜지스터의 제조 방법.
  8. 제7항에 있어서, 상기 바디 영역을 형성하는 단계는,
    상기 게이트 도전막을 이온 주입 마스크로 제2 도전형의 불순물 이온들을 주입하는 단계; 및
    상기 불순물 이온들을 소정 온도에서 소정 시간동안 드라이브 인 확산시키는 단계를 포함하는 것을 특징으로 하는 디모스 전계 효과 트랜지스터의 제조 방법.
  9. 제8항에 있어서,
    상기 불순물 이온들을 드라이브 인 확산시키는 온도 및 시간은 각각 950℃ 및 60분인 것을 특징으로 하는 디모스 전계 효과 트랜지스터의 제조 방법.
  10. 제7항에 있어서, 상기 도전성 스페이서를 형성하는 단계는,
    상기 게이트 도전막상에 산화막을 형성하는 단계;
    상기 산화막이 형성된 구조체 전면에 도전성 물질막을 형성하는 단계; 및
    상기 산화막을 식각 종말점으로 상기 도전성 물질막을 에치 백하여 상기 게이트 도전막의 측벽에 부착되도록 도전성 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 디모스 전계 효과 트랜지스터의 제조 방법.
  11. 제10항에 있어서,
    상기 게이트 도전막 및 도전성 스페이서는 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 디모스 전계 효과 트랜지스터의 제조 방법.
  12. 제7항에 있어서,
    상기 바디 영역내의 일정 영역에서 상기 고농도 소스 영역과 인접하여 상기 소스 전극과 접촉되도록 제2 도전형의 고농도 소스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 디모스 전계 효과 트랜지스터의 제조 방법.
KR1019990001648A 1999-01-20 1999-01-20 전기적 특성이 향상된 디모스 전계 효과 트랜지스터 및 그 제조 방법 Ceased KR20000051294A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019990001648A KR20000051294A (ko) 1999-01-20 1999-01-20 전기적 특성이 향상된 디모스 전계 효과 트랜지스터 및 그 제조 방법
US09/478,800 US6268626B1 (en) 1999-01-20 2000-01-07 DMOS field effect transistor with improved electrical characteristics and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990001648A KR20000051294A (ko) 1999-01-20 1999-01-20 전기적 특성이 향상된 디모스 전계 효과 트랜지스터 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20000051294A true KR20000051294A (ko) 2000-08-16

Family

ID=19571868

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990001648A Ceased KR20000051294A (ko) 1999-01-20 1999-01-20 전기적 특성이 향상된 디모스 전계 효과 트랜지스터 및 그 제조 방법

Country Status (2)

Country Link
US (1) US6268626B1 (ko)
KR (1) KR20000051294A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100479426B1 (ko) * 2002-08-27 2005-03-30 학교법인 한양학원 고전압 소자의 구조 및 그 제조 방법
KR100877266B1 (ko) * 2007-05-18 2009-01-09 주식회사 동부하이텍 엘디모스 채널 형성방법
KR101267293B1 (ko) * 2005-04-25 2013-05-24 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 개선된 성능 및 방법을 가진 전력 반도체 디바이스
KR101293927B1 (ko) * 2005-04-25 2013-08-08 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 스크리닝 전극을 가진 반도체 장치 및 방법
US12615798B2 (en) 2022-04-20 2026-04-28 Db Hitek Co., Ltd. High voltage semiconductor device and method of manufacturing same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10053428A1 (de) * 2000-10-27 2002-05-16 Infineon Technologies Ag Verfahren zur Herstellung eines DMOS-Transistors
US7045845B2 (en) 2002-08-16 2006-05-16 Semiconductor Components Industries, L.L.C. Self-aligned vertical gate semiconductor device
US6870218B2 (en) * 2002-12-10 2005-03-22 Fairchild Semiconductor Corporation Integrated circuit structure with improved LDMOS design
JP2004214575A (ja) * 2003-01-09 2004-07-29 Matsushita Electric Ind Co Ltd 半導体装置
KR100612072B1 (ko) * 2004-04-27 2006-08-14 이태복 고 내압용 반도체 소자 및 그 제조방법
ITMI20042243A1 (it) * 2004-11-19 2005-02-19 St Microelectronics Srl Processo per la realizzazione di un dispositivo mos di potenza ad alta densita' di integrazione
KR100773399B1 (ko) * 2006-10-23 2007-11-05 삼성전자주식회사 반도체 소자 및 그 형성 방법
CN103632962A (zh) * 2012-08-20 2014-03-12 北大方正集团有限公司 一种dmos管的制造方法及装置
US9397090B1 (en) * 2015-04-10 2016-07-19 Macronix International Co., Ltd. Semiconductor device
CN112117193B (zh) * 2020-09-21 2023-05-16 杭州芯迈半导体技术有限公司 碳化硅mosfet器件及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4879254A (en) * 1987-06-10 1989-11-07 Nippondenso Co., Ltd. Method of manufacturing a DMOS
US5171705A (en) * 1991-11-22 1992-12-15 Supertex, Inc. Self-aligned structure and process for DMOS transistor
US5202276A (en) * 1990-08-20 1993-04-13 Texas Instruments Incorporated Method of forming a low on-resistance DMOS vertical transistor structure
JPH06163906A (ja) * 1992-11-27 1994-06-10 Sanyo Electric Co Ltd 絶縁ゲート半導体装置及びその製造方法
JPH0982965A (ja) * 1995-07-11 1997-03-28 Yokogawa Electric Corp 半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133607A (en) * 1997-05-22 2000-10-17 Kabushiki Kaisha Toshiba Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4879254A (en) * 1987-06-10 1989-11-07 Nippondenso Co., Ltd. Method of manufacturing a DMOS
US5202276A (en) * 1990-08-20 1993-04-13 Texas Instruments Incorporated Method of forming a low on-resistance DMOS vertical transistor structure
US5171705A (en) * 1991-11-22 1992-12-15 Supertex, Inc. Self-aligned structure and process for DMOS transistor
JPH06163906A (ja) * 1992-11-27 1994-06-10 Sanyo Electric Co Ltd 絶縁ゲート半導体装置及びその製造方法
JPH0982965A (ja) * 1995-07-11 1997-03-28 Yokogawa Electric Corp 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100479426B1 (ko) * 2002-08-27 2005-03-30 학교법인 한양학원 고전압 소자의 구조 및 그 제조 방법
KR101267293B1 (ko) * 2005-04-25 2013-05-24 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 개선된 성능 및 방법을 가진 전력 반도체 디바이스
KR101293927B1 (ko) * 2005-04-25 2013-08-08 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 스크리닝 전극을 가진 반도체 장치 및 방법
KR100877266B1 (ko) * 2007-05-18 2009-01-09 주식회사 동부하이텍 엘디모스 채널 형성방법
US12615798B2 (en) 2022-04-20 2026-04-28 Db Hitek Co., Ltd. High voltage semiconductor device and method of manufacturing same

Also Published As

Publication number Publication date
US6268626B1 (en) 2001-07-31

Similar Documents

Publication Publication Date Title
US5087581A (en) Method of forming vertical FET device with low gate to source overlap capacitance
US7663186B2 (en) Semiconductor device
US5073519A (en) Method of fabricating a vertical FET device with low gate to drain overlap capacitance
US20030057478A1 (en) Mos-gated power semiconductor device
US7417298B2 (en) High voltage insulated-gate transistor
KR101332590B1 (ko) 개선된 성능을 갖는 파워 반도체 장치 및 방법
US6777745B2 (en) Symmetric trench MOSFET device and method of making same
CN1909245B (zh) 具有改善的开态电阻和击穿电压性能的半导体结构
KR100592749B1 (ko) 실리콘과 실리콘 게르마늄 이종 구조를 가지는 고전압전계효과 트랜지스터 및 그 제조 방법
KR20040033313A (ko) 셀 트렌치 게이트 전계 효과 트렌지스터 및 그 제조 방법
CN1909200B (zh) 具有改善的开态电阻和击穿电压性能的半导体结构
US20090014814A1 (en) Power semiconductor device having improved performance and method
JP3219045B2 (ja) 縦型ｍｉｓｆｅｔの製造方法
KR100762545B1 (ko) Ｌｍｏｓｆｅｔ 및 그 제조 방법
US6268626B1 (en) DMOS field effect transistor with improved electrical characteristics and method for manufacturing the same
KR100290913B1 (ko) 고전압 소자 및 그 제조방법
JP2006286953A (ja) 半導体装置およびその製造方法
JP2003518749A (ja) ゲートのブレークダウン保護機能付きのシリコンカーバイトｌｍｏｓｆｅｔ
JP2008103378A (ja) 半導体装置とその製造方法
JP2001102574A (ja) トレンチゲート付き半導体装置
US20240213365A1 (en) Nonlinear Gate Vertical Transistor
JP3016340B2 (ja) 半導体装置及びその製造方法
TWI287840B (en) Self-aligned trench power metal oxide semiconductor field effect transistor device and its manufacturing method
JPH04142078A (ja) 半導体装置
KR19990061329A (ko) 포켓형 디모스 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19990120

PA0201 Request for examination
N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 19990414

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20001031

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20010614

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20001031

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I