JPH04142078A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04142078A JPH04142078A JP26316590A JP26316590A JPH04142078A JP H04142078 A JPH04142078 A JP H04142078A JP 26316590 A JP26316590 A JP 26316590A JP 26316590 A JP26316590 A JP 26316590A JP H04142078 A JPH04142078 A JP H04142078A
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- Japan
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- type
- region
- base region
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置に係り、特に横型ＤＭＯ８ＦＥＴ
の集積度の向上に関する。
の集積度の向上に関する。
（従来の技術）
従来のパワー用ＤＭＯ３ＦＥＴとしては、ドレイン電極
を基板裏面に持つ縦型ＤＭＯ３ＦＥＴ（ＶＤＭＯＳ）と
、基板表面にドレイン電極を形成した横型ＤＭＯ３ＦＥ
Ｔ （ＬＤＭＯＳ）とかある。
を基板裏面に持つ縦型ＤＭＯ３ＦＥＴ（ＶＤＭＯＳ）と
、基板表面にドレイン電極を形成した横型ＤＭＯ３ＦＥ
Ｔ （ＬＤＭＯＳ）とかある。
これらのうち、ＬＤＭＯＳは、第３図にｎチャネル型Ｌ
ＤＭＯ８の一例を示すように、ｎ型シリコン基板１の表
面に形成されたｐ型ベース領域２と、この内部に形成さ
れた高濃度のｎ中型ソース領域３とが形成され、さらに
このシリコン基板１の表面にはゲート絶縁膜４を介して
ゲー）［極５か形成されている。
ＤＭＯ８の一例を示すように、ｎ型シリコン基板１の表
面に形成されたｐ型ベース領域２と、この内部に形成さ
れた高濃度のｎ中型ソース領域３とが形成され、さらに
このシリコン基板１の表面にはゲート絶縁膜４を介して
ゲー）［極５か形成されている。
また、このｎ型シリコン基板１の主表面に高濃度のｎ型
ドレイン領域６が形成されており、層間絶縁膜としての
酸化シリコン膜７を介して、ソース電極８およびドレイ
ン電極９が形成されている。
ドレイン領域６が形成されており、層間絶縁膜としての
酸化シリコン膜７を介して、ソース電極８およびドレイ
ン電極９が形成されている。
この構造では、半導体基板の同一主表面上に、ソース、
ゲート、およびドレインの各電極が形成されているため
、ＣＭＯ３，バイポーラトランジスタなどの他のデバイ
スとの集積化が容易であるという長所を備えている。
ゲート、およびドレインの各電極が形成されているため
、ＣＭＯ３，バイポーラトランジスタなどの他のデバイ
スとの集積化が容易であるという長所を備えている。
しかしながら、このような従来の横型ＤＭＯ３ＦＥＴに
おいては、耐圧を得るためにｐ型ベース領域２と高濃度
のｎ型ドレイン領域６との距離文の低減には限界か有り
、これが素子の微細化を阻む大きな問題となっていた。
おいては、耐圧を得るためにｐ型ベース領域２と高濃度
のｎ型ドレイン領域６との距離文の低減には限界か有り
、これが素子の微細化を阻む大きな問題となっていた。
（発明が解決しようとする課題）
このように、集積化および多出力化に有利な表面にドレ
イン電極を持つＬＤＭＯ３ＦＥＴは、裏面にドレイン電
極を有するＶＤＭＯ８ＦＥＴに比べて、占有面積が大き
くなり、これが素子の微細化を阻む問題となっていた。
イン電極を持つＬＤＭＯ３ＦＥＴは、裏面にドレイン電
極を有するＶＤＭＯ８ＦＥＴに比べて、占有面積が大き
くなり、これが素子の微細化を阻む問題となっていた。
本発明は、前記実情に鑑みてなされたもので、高耐圧で
占有面積の小さいＬＤＭＯ３ＦＥＴを提供することを目
的とする。
占有面積の小さいＬＤＭＯ３ＦＥＴを提供することを目
的とする。
（課題を解決するための手段）
そこで本発明の横型ＤＭＯ８ＦＥＴでは、基板表面に溝
を形成し、この溝の底部にベース領域およびソース領域
を形成すると共に、表面にトレイン領域を形成し、この
溝の底部から溝の側壁にかけてゲート電極を形成するよ
うにしている。
を形成し、この溝の底部にベース領域およびソース領域
を形成すると共に、表面にトレイン領域を形成し、この
溝の底部から溝の側壁にかけてゲート電極を形成するよ
うにしている。
（作用）
上記構成によれば、溝の側壁をチャネルとして用いてい
るため、素子の微細化か容易となり、かつ溝の側壁にゲ
ート電極か形成されているため、電子の蓄積層が形成さ
れてオン抵抗の低減をはかることが可能となる。
るため、素子の微細化か容易となり、かつ溝の側壁にゲ
ート電極か形成されているため、電子の蓄積層が形成さ
れてオン抵抗の低減をはかることが可能となる。
（実施例）
以下、本発明の実施例について、図面を参照しつつ詳細
に説明する。
に説明する。
このＬＤＭＯ３は、第１図に示すように、ｎ型シリコン
基板１の表面に溝１０を形成し、この溝１０の底部にｐ
型ベース領域２を形成すると共に、この内部に高濃度の
ｎ生型ソース領域３を形成し、さらにこの溝１０の底面
から側壁にかけてゲート絶縁膜４を介してゲート電極５
を形成し、シリコン基板１０表面には高濃度のｎ型ドレ
イン領域６を形成し、層間絶縁膜としての酸化シリコン
膜７を介して、ソース電極８およびドレイン電極９か形
成されている。
基板１の表面に溝１０を形成し、この溝１０の底部にｐ
型ベース領域２を形成すると共に、この内部に高濃度の
ｎ生型ソース領域３を形成し、さらにこの溝１０の底面
から側壁にかけてゲート絶縁膜４を介してゲート電極５
を形成し、シリコン基板１０表面には高濃度のｎ型ドレ
イン領域６を形成し、層間絶縁膜としての酸化シリコン
膜７を介して、ソース電極８およびドレイン電極９か形
成されている。
次に、このＬＤＭＯ３の製造工程について説明する。
まず、第２図（ａ）に示すように、ｎ型シリコン基板１
の表面にマスクとしての酸化シリコン膜（膜厚的０．５
〜１μｍ）を形成し、フォトリソエツチング法により、
これをパターニングしマスク１１を形成する。
の表面にマスクとしての酸化シリコン膜（膜厚的０．５
〜１μｍ）を形成し、フォトリソエツチング法により、
これをパターニングしマスク１１を形成する。
次いて、第２図（ｂ）に示すようにこのマスク１１を用
いて反応性イオンエツチングによりトレンチ１０を形成
したのち、熱酸化を行い膜厚０．０５乃至０．１μＭの
酸化シリコン膜からなるゲート絶縁膜４を形成する。
いて反応性イオンエツチングによりトレンチ１０を形成
したのち、熱酸化を行い膜厚０．０５乃至０．１μＭの
酸化シリコン膜からなるゲート絶縁膜４を形成する。
さらに、第２図（ｃ）に示すように、ＬＰＣＶＤ法によ
り多結晶シリコン膜５を堆積した後、反応性イオンエツ
チングなどの異方性エツチングによりエツチングし、こ
の溝１０の側壁部に自己整合的に多結晶シリコン膜を残
置し、ゲート電極５を形成する。
り多結晶シリコン膜５を堆積した後、反応性イオンエツ
チングなどの異方性エツチングによりエツチングし、こ
の溝１０の側壁部に自己整合的に多結晶シリコン膜を残
置し、ゲート電極５を形成する。
この後、第２図（ｄ）に示すように、ボロンをドズ量１
０１３−１０ ｌ４ｃｍ−２注入し拡散を行いｐ型ベー
ス領域２を形成する。
０１３−１０ ｌ４ｃｍ−２注入し拡散を行いｐ型ベー
ス領域２を形成する。
そしてさらに、第２図（ｅ）に示すように、フォトリソ
エツチングを用いてレジストパターン１２を形成し、こ
のレジストパターン１２を介してヒ素をドーズ量１０１
５ｃｍ’注入し拡散を行いｐ型ベス領域２内に高濃度の
ｎ型ソース領域３を形成する。
エツチングを用いてレジストパターン１２を形成し、こ
のレジストパターン１２を介してヒ素をドーズ量１０１
５ｃｍ’注入し拡散を行いｐ型ベス領域２内に高濃度の
ｎ型ソース領域３を形成する。
続いて、第２図（ｆ）に示すように、レジストパターン
１２を除去した後、あらた（ごレジストパターン１２ｓ
を形成しこれをマスクとして溝形成のマスクとして用い
たマスクパターン１１を選択的にエツチングして窓を形
成し、この窓を介してヒ素をドーズ量１０ 工５ｃ「２
注入し拡散を行い高濃度のｎ型ドレイン領域６を形成す
る。
１２を除去した後、あらた（ごレジストパターン１２ｓ
を形成しこれをマスクとして溝形成のマスクとして用い
たマスクパターン１１を選択的にエツチングして窓を形
成し、この窓を介してヒ素をドーズ量１０ 工５ｃ「２
注入し拡散を行い高濃度のｎ型ドレイン領域６を形成す
る。
そして最後に、レジストパターン１２ｓを除去し、層間
絶縁膜７としての酸化シリコン膜を形成し、さらにフォ
トリソエツチングによりソースコンタクト窓１３および
ドレインコンタクト窓１４を形成し、ソース電極８およ
びドレイン電極９を形成して、第１図に示したような横
型ＤＭＯ３ＦＥＴが完成する。
絶縁膜７としての酸化シリコン膜を形成し、さらにフォ
トリソエツチングによりソースコンタクト窓１３および
ドレインコンタクト窓１４を形成し、ソース電極８およ
びドレイン電極９を形成して、第１図に示したような横
型ＤＭＯ３ＦＥＴが完成する。
この構造によれば、ソース電極、ドレイン電極、および
ゲート電極の全てか基板表面に存在しているＬＤＭＯ３
本来の構造のために、同一基板中にＬＤＭＯＳを形成し
て多出力素子としたり、ＩＣ等の多種のデバイスと共に
集積化してパワーＩＣとしたりすることか容易であると
いう効果に加え、以下に示すような効果を有する。
ゲート電極の全てか基板表面に存在しているＬＤＭＯ３
本来の構造のために、同一基板中にＬＤＭＯＳを形成し
て多出力素子としたり、ＩＣ等の多種のデバイスと共に
集積化してパワーＩＣとしたりすることか容易であると
いう効果に加え、以下に示すような効果を有する。
このＬＤＭＯＳは、第３図に示した従来例の横型ＤＭＯ
５ＦＥＴに比べ、ｐ型ベース領域２が溝１０の底部に形
成されているため、ｐ型ベース領域２と高濃度のｎ型ド
レイン領域との距離は溝の深さて決まり、平面方向への
距離を大幅に低減することができ、素子面積の大幅な縮
減をはかることが可能となる。
５ＦＥＴに比べ、ｐ型ベース領域２が溝１０の底部に形
成されているため、ｐ型ベース領域２と高濃度のｎ型ド
レイン領域との距離は溝の深さて決まり、平面方向への
距離を大幅に低減することができ、素子面積の大幅な縮
減をはかることが可能となる。
また、溝１０の側壁の一部にもゲート絶縁膜４を介して
ゲー）［極５が形成されているため、溝１０の側壁に沿
って電子の蓄積層か形成され、オン抵抗か低減する。
ゲー）［極５が形成されているため、溝１０の側壁に沿
って電子の蓄積層か形成され、オン抵抗か低減する。
このように本発明の構造をとることにより、最小限の面
積でチャネル幅を最大限にとることができ、単位面積当
たりのオン抵抗はドレイン電極を裏面に形成した場合と
同程度に抑えることができる。
積でチャネル幅を最大限にとることができ、単位面積当
たりのオン抵抗はドレイン電極を裏面に形成した場合と
同程度に抑えることができる。
従来からＬＤＭＯＳとＣＭＯ３ＩＣ、ハイボラＩＣ等の
ＩＣを集積するパワーＩＣは提案されているが、ＬＤＭ
ＯＳのオン抵抗か高いため、用途は小電流用〜中電流用
に限られていた。特にＬＤＭＯＳを複数個集積して多出
力パワーＩＣを構成する場合、素子面積の増大は致命的
であり、このため現在のところたかだか１〜２八程への
電流容量のものしか実現されていなかったのに対し、本
発明では、オン抵抗を低く抑えることかでき大電流用の
パワーＩＣの形成が可能となる。
ＩＣを集積するパワーＩＣは提案されているが、ＬＤＭ
ＯＳのオン抵抗か高いため、用途は小電流用〜中電流用
に限られていた。特にＬＤＭＯＳを複数個集積して多出
力パワーＩＣを構成する場合、素子面積の増大は致命的
であり、このため現在のところたかだか１〜２八程への
電流容量のものしか実現されていなかったのに対し、本
発明では、オン抵抗を低く抑えることかでき大電流用の
パワーＩＣの形成が可能となる。
以上説明してきたように、本発明の横型ＤＭＯ９ＦＥＴ
では、基板表面にドレイン領域を形成すると共に、この
ドレイン領域に近接して溝を配設し、この溝の底部にベ
ース領域およびソース領域を形成し、溝の側壁にゲート
電極を形成してチャネルとして用いているため、素子の
微細化が容易となり、かつ溝の側壁に電子の蓄積層が形
成されてオン抵抗の低減をはかることか可能となる。
では、基板表面にドレイン領域を形成すると共に、この
ドレイン領域に近接して溝を配設し、この溝の底部にベ
ース領域およびソース領域を形成し、溝の側壁にゲート
電極を形成してチャネルとして用いているため、素子の
微細化が容易となり、かつ溝の側壁に電子の蓄積層が形
成されてオン抵抗の低減をはかることか可能となる。
第１図は本発明の実施例の横型ＤＭＯ８ＦＥＴを示す図
、第２図（ａ）乃至第２図（ｈ）は同ＦＥＴの製造工程
図、第３図は従来例の横型ＤＭＯ５ＦＥＴを示す図であ
る。 １・・・ｎ型シリコン基板、２・・・ｐ型ベース領域、
３・・・高濃度のｎ十型ソース領域、４・・・ゲート絶
縁膜、５・・・ゲート電極、６・・・高濃度のｎ生型ド
レイン領域、７・・・層間絶縁膜、８・・・ソース電極
、９・・ドレイン電極、１０・・・溝。 代理人 弁理士 三 好 秀 和 光１ 図
、第２図（ａ）乃至第２図（ｈ）は同ＦＥＴの製造工程
図、第３図は従来例の横型ＤＭＯ５ＦＥＴを示す図であ
る。 １・・・ｎ型シリコン基板、２・・・ｐ型ベース領域、
３・・・高濃度のｎ十型ソース領域、４・・・ゲート絶
縁膜、５・・・ゲート電極、６・・・高濃度のｎ生型ド
レイン領域、７・・・層間絶縁膜、８・・・ソース電極
、９・・ドレイン電極、１０・・・溝。 代理人 弁理士 三 好 秀 和 光１ 図
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基板の一主面に形成された溝と、 前記溝の底部に配設された第２導電型のベース領域と、 前記ベース領域内に配設された第１導電型のソース領域
と、 前記溝近傍の半導体基板の一主面に形成されたドレイン
領域と、 前記ベース領域表面から前記溝の側壁にかけてゲート絶
縁膜を介して形成されたゲート電極とを具備したことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26316590A JPH04142078A (ja) | 1990-10-02 | 1990-10-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26316590A JPH04142078A (ja) | 1990-10-02 | 1990-10-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04142078A true JPH04142078A (ja) | 1992-05-15 |
Family
ID=17385682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26316590A Pending JPH04142078A (ja) | 1990-10-02 | 1990-10-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04142078A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349224A (en) * | 1993-06-30 | 1994-09-20 | Purdue Research Foundation | Integrable MOS and IGBT devices having trench gate structure |
| JP2011061094A (ja) * | 2009-09-11 | 2011-03-24 | Furukawa Electric Co Ltd:The | 電界効果トランジスタの製造方法 |
| JP2019054106A (ja) * | 2017-09-14 | 2019-04-04 | 株式会社東芝 | 半導体装置 |
-
1990
- 1990-10-02 JP JP26316590A patent/JPH04142078A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349224A (en) * | 1993-06-30 | 1994-09-20 | Purdue Research Foundation | Integrable MOS and IGBT devices having trench gate structure |
| JP2011061094A (ja) * | 2009-09-11 | 2011-03-24 | Furukawa Electric Co Ltd:The | 電界効果トランジスタの製造方法 |
| JP2019054106A (ja) * | 2017-09-14 | 2019-04-04 | 株式会社東芝 | 半導体装置 |
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