KR20000071270A - 영전압 스위칭을 위한 동기 정류기 플라이백 회로 - Google Patents

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Abstract

본 발명은 연속모드(CCM)과 불연속모드(DCM)에서 동기정류기의 2차측 스위치인 모스 트랜지스터(MOSFET)의 기생 다이오드 도통시 발생되는 손실을 최소로하고, 불연속 모드(DCM)에서 모두 영전압 스위칭(Zero Voltage Switching: ZVS)이 가능토록 한 영전압 스위칭을 위한 동기 정류기 플라이백 회로에 관한 것으로 특히, 펄스폭 변조부에서 출력되는 게이트 구동 신호를 지연시킨 후 펄스폭 변조부에서 출력되는 기준전압과 비교하여 그 결과치를 증폭하여 동기 정류부의 구동신호로 제공하는 동기 정류기 드라이버와; 게이트 구동수단에서 출력되는 게이트 구동 신호를 레벨 변환하여 동기 정류기의 게이트를 구동하는 레벨 변환수단; 및 동기 정류기 드라이버에서 출력되는 구동신호를 상기 레벨 변환수단측으로 전달하는 절연 트랜스포머를 포함하여 상기 펄스폭 변조부의 출력 신호를 반전시켜 동기 정류기의 게이트를 구동함으로써, 2차측 스위치인 모스 트랜지스터(MOSFET)의 기생 다이오드 도통시 발생되는 손실을 최소로하였으며, 불연속 모드(DCM) 고정주파수 상태에서 영전압 스위칭(Zero Voltage Switching: ZVS)하도록 하여 효율을 상승시킬 수 있는 효과가 있다.

Description

영전압 스위칭을 위한 동기 정류기 플라이백 회로{Syncronous rectifier flyback circuit for zero voltage switching}
본 발명은 플라이백 회로에 관한 것으로 특히, 연속모드(CCM)과 불연속모드(DCM)에서 동기정류기의 2차측 스위치인 모스 트랜지스터(MOSFET)의 기생 다이오드 도통시 발생되는 손실을 최소로하고, 불연속 모드(DCM)에서 모두 영전압 스위칭(Zero Voltage Switching: ZVS)이 가능토록 한 영전압 스위칭을 위한 동기 정류기 플라이백 회로에 관한 것이다.
최근 들어, 전세계적으로 노트북 PC는 소형화, 경량화 되어감과 동시에 고성능화를 추구함으로써 필연적으로 멀티미디어 체제구축, CPU의 고속화, 메모리 증가 등등 시스템의 사양 증대가 지속적으로 요구되는 실정이다.
또한, 각 시스템 사양 각각의 자원에 대한 용량이 증가하는 관계로 노트 북 PC용 AC 아답터(ADAPTER)도 현재는 45∼50와트(W)의 전력을 사용하나 점차 60와트, 75와트 및 80와트 이상의 고용량화와 휴대가 간편한 초소형 슬립화 및 고효율의 요구가 높아지고 있다.
더욱이, AC 아답터를 고효율화로 해야하는 이유는 효율이 높아진다는 것은 내부 전력손실이 작다는 것이며, 이는 내부 발열이 작다는 것을 의미하기 때문에 소형화가 가능하게 된다.
그러나, 현재 AC 아답터로 사용되는 가장 대표적인 방식으로, 플라이백(Fly back) 회로 방식과 공진형 방식이 있는데, 그중 플라이백(Fly back) 회로 방식은 반도체 소자인 MOSFET의 턴-오프(Turn-off) 전압(Vds)과 턴-온(Turn-on) 전류(Ids)의 교차가 큰 하드 스위칭(Hard Switching)하기 때문에 전력의 손실이 크다는 단점이 있으며, 공진형 방식은 스위칭 손실을 줄일 수 있어 소형, 경량화에 대해 유효한 방법이나, 전압과 전류를 정현파 형상으로 만들기 때문에 제어성이 나쁘고, 스위칭소자에 전압, 전류 스트레스(stress)가 크다는 단점을 내포하고 있다.
따라서, 근래에는 효율이 높다는 점으로 인해 동기 정류기(Synchronous Rectifier : SR)를 사용하는 동기 정류방식이 주목받고 있는데, 동기 정류기는 출력 다이오드 대신 MOSFET를 사용하고 동기 정류기 도통시 Rds(on)손실(IF 2* Rds(on))이 발생하나 Rds(on)은 0.020 ~ 0.025Ω 정도로 매우 작으므로 손실이 작기 때문에 효율 상승에 큰 효과가 있다.
상기와 같은 동기 정류방식을 적용한 종래 AC 아답터의 구성중 종래에 동기 정류기를 적용한 플라이백 회로의 일 예를 도시하면 첨부한 도 1과 같다.
도시된 바와 같이, 일차측 에너지를 이차측으로 유도 시키는 트랜스(T)와, 상기 트랜스(T)의 일차측 전압을 스위칭 하는 스위치(SW)와, 상기 트랜스(T)의 이차측 전압을 정류하는 동기 정류기(SR)로 구성되었다.
이와 같이 구성된 종래 SR을 적용한 플라이백 회로는 연속 모드(CCM)와 불연속 모드(DCM)로 동작을 하는데, 이하에서는 이를 분리하여 설명한다.
먼저, 연속 모드로 동작하는 경우, 도 2에서 2a로 표시되는 전압을 스위치(SW)의 게이트 전압을 제어하면, 도 2에서 2b로 표시되는 바와 같이 트랜스(T)의 일차측 전류(ipri)는 상기 스위치(SW)의 온동작 구간에서 1차 함수적으로 증가하게 된다.
이때, 상기 스위치(SW)의 온동작 구간에서 상기 트랜스(T)의 일차측 코일(Lm)에는 에너지가 축적되고, 상기 스위치(SW)의 턴오프 시점에 상기 트랜스(T)의 극성이 전환되어 첨부한 도 2에서 2c로 표시되는 전류파형과 같이 상기 트랜스(T)의 이차측으로 전류(isec)가 흐르게 된다. 이는 "0"되는 구간이 없이 연속적으로 흐르는 CCM모드로 동작함을 알 수 있다.
첨부한 도 2에서 2d로 지칭되는 전압 파형은 상기 스위치(SW)의 드레인-소스 전압 파형이고, 2e로 지칭되는 전압 파형은 상기 트랜스(T)의 2차 전압을 나타낸 것이다.
첨부한 도 2에서 TSR은 동기전류기로 사용되는 MOSFET(SR)의 온 구간이며, DSR은 상기 MOSFET(SR)의 기생 다이오드(D2)의 도통 구간이다. 따라서, 상기 기생 다이오드(D2)의 도통 구간(DSR)도 손실이므로 VSW GS의 턴-오프시 동시에 Vsr GS이 턴-온 되고, Vsr GS의 턴-오프시 동시에 VSW GS이 턴-온 되면 손실이 없어 이상적으로 효율이 최대가 된다.
즉, VSW GS턴-오프와 Vsr GS턴-온 사이, Vsr GS턴-오프와 VSW GS턴-온 사이에 각각 TON D, TOFF D의 지연 타임이 존재해야 하는데, 이는 VSW GS온 구간은 Lm에 에너지 축적 기간이므로, 또한 Vsr GS온 구간에 VSW GS가 턴-온 되면 출력 콘덴서(C3)의 방전이 일어나므로 지연 타임이 필요하다.
도 3은 상기 도 2와 같은 플라이백 회로가 불연속 모드로 동작하는 경우에 대한 파형 예시도인데, 도 3에서 3a로 지칭되는 부분은 스위치(SW)의 게이트 구동 전압이고, 3b, 3c는 트랜스(T)의 1차 및 2차 전류이다. 아울러 3d는 상기 스위치(SW)의 드레인-소스 전압이다.
이하에서는 불연속 모드로 동작하는 경우를 설명하기로 한다.
불연속 모드는 인덕턴스가 작아서 VSW GS턴-온 구간 동안 도 3에서의 참조반호 3a로 표시되는 트랜스포머의 일차측(Lm)에 저장된 에너지가 VSW GS가 턴-온 되기 전에 VSW GS턴-오프 동안 완전히 소비되기에 2차 전류 ISEC가 "0"이 된다.
상기 트랜스(T)의 이차측전류(isec)가 "0"이 된 이후, t3로 지칭되는 시점에서 t4로 지칭되는 시점에 해당하는 TDCM구간은 상기 스위치(SW) 내부에 존재하는 기생 캐패시턴스(C1)와 상기 동기정류기(SR) 내부에 존재하는 기생 캐패시턴스(C2)의 합즉, 전체 캐패시턴스 용량과 상기 트랜스(T)의 누설 인덕턴스(Llk)에 의해 LC공진을 하는 구간으로 입력 전압과 부하에 따라 변한다.
상기와 같은 문제점을 해소하기 위한 본 발명의 목적은 연속모드(CCM)과 불연속모드(DCM)에서 동기정류기의 2차측 스위치인 모스 트랜지스터(MOSFET)의 기생 다이오드 도통시 발생되는 손실을 최소로하고, 불연속 모드(DCM)에서 모두 영전압 스위칭(Zero Voltage Switching: ZVS)이 가능토록 한 영전압 스위칭을 위한 동기 정류기 플라이백 회로를 제공하는 데 있다.
도 1은 종래 플라이백 회로의 구성도,
도 2는 도 1에 도시되어 있는 회로의 CCM 모드 동작시 각부 동작 파형도,
도 3은 도 1에 도시되어 있는 회로의 DCM 모드 동작시 각부 동작 파형도,
도 4는 본 발명에 따른 동기 정류방식을 적용한 AC 아답터의 블록 구성 예시도,
도 5는 본 발명에 의한 영전압 스위칭을 위한 동기 정류기 플라이백 회로의 구성도,
도 6은 본 발명에 의한 영전압 스위칭을 위한 동기 정류기 플라이백 회로의 상세 구성도,
도 7은 도 6의 동기 정류기 플라이백 회로가 CCM 모드로 동작한 경우의 동기 정류기 게이트 전압 및 스위치 게이트 전압 파형도,
도 8은 도 6의 동기 정류기 플라이백 회로가 CCM 모드로 동작한 경우의 동기 정류기 게이트 전압과 트랜스의 2차 전류 파형도,
도 9는 도 6의 동기 정류기 플라이백 회로가 DCM 모드로 동작한 경우의 동기 정류기 게이트 전압과 트랜스 2차 전류의 파형도,
도 10은 도 6의 동기 정류기 플라이백 회로가 DCM 모드로 동작한 경우의 동기 게이트 전압 및 스위치 게이트 전압 파형도,
도 11은 도 6의 동기 정류기 플라이백 회로가 DCM 모드로 동작한 경우의 스위치 전압과 트랜스 1차 전류의 파형도.
상기 목적을 달성하기 위한 본 발명의 특징은 펄스폭 변조신호를 발생하는 펄스폭 변조부와, 상기 펄스폭 변조부에서 출력되는 펄스폭 변조신호에 따라 스위칭 동작을 하는 스위치와, 상기 스위치의 스위칭 동작에 따라 일차측 전압을 이차측으로 유도 시키는 트랜스와, 상기 트랜스의 2차측 출력 전압을 정류하는 동기 정류기를 구비한 플라이백 회로에 있어서:
상기 펄스폭 변조부에서 출력되는 게이트 구동 신호를 지연시킨 후 상기 펄스폭 변조부에서 출력되는 기준전압과 비교하여 그 결과치를 증폭하여 상기 동기 정류부의 구동신호로 제공하는 동기 정류기 드라이버와; 상기 게이트 구동수단에서 출력되는 게이트 구동 신호를 레벨 변환하여 상기 동기 정류기의 게이트를 구동하는 레벨 변환수단; 및 상기 동기 정류기 드라이버에서 출력되는 구동신호를 상기 레벨 변환수단측으로 전달하는 절연 트랜스포머를 포함하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 부가적인 특징으로 상기 동기 정류기 드라이버는 상기 펄스폭 변조부에서 출력되는 게이트 구동 신호를 지연시키는 신호 지연수단과; 상기 신호 지연수단에서 출력되는 게이트 구동 신호와 상기 펄스폭 변조부에서 출력되는 기준전압을 비교하고 그 결과치를 증폭하여 상기 동기정류 수단의 턴-오프시 보상된 게이트 구동 신호를 발생하는 반전 및 보상 수단을 포함하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 부가적인 다른 특징으로 상기 신호 지연수단은 시정수 만큼 상기 스위치 게이트 구동 신호를 지연시키는 저항 및 콘덴서로 구성된 RC필터를 사용하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 부가적인 또 다른 특징으로 상기 반전 및 보상수단은 상기 펄스폭 변조부에서 출력되는 기준전압과 상기 신호 지연수단에서 출력되는 신호를 비교하는 비교기와; 상기 비교기의 출력 신호를 증폭하여 동기 정류기의 게이트 구동 신호를 발생하는 버퍼 증폭기를 포함하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 부가적인 또 다른 특징으로 상기 버퍼 증폭기는 소정의 양전압을 제 1저항을 통해 콜렉터 단자에 입력받고 상기 양전압을 제 2저항을 통해 베이스 단자에 입력받되 상기 베이스 단자에 걸리는 상기 비교기의 출력신호에 의해 온/오프 동작하는 제 1트랜지스터와; 상기 제 1트랜지스터의 에미터 단자에 걸리는 전압을 에미터 단자로 입력받고 베이스 단자에는 상기 비교기의 출력신호가 입력되어 상기 제 1트랜지스터와 반동하여 동작하는 제 2트랜지스터를 포함하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 부가적인 또 다른 특징으로 상기 레벨 변환수단은 상기 동기 정류기의 게이트 단자와 접지단 사이에 연결되는 제 3저항과; 상기 동기 정류수단의 게이트 단자에 캐소드 단자가 연결되고 접지단에 애노드 단자가 연결되는 제 1다이오드와; 상기 절연 트랜스포머의 2차측 전압 출력단과 상기 동기 정류수단의 게이트 단자사이에 제 4저항; 및 상기 절연 트랜스포머 2차측의 접지단과 상기 제 1다이오드의 애노드 단자 사이에 연결되는 제 2콘덴서를 포함하는 데 있다.
본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 후술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.
우선, 본 발명을 설명하기에 앞서, 본 발명에 적용된 기술적 사상을 간략히 살펴보면, 종래 기술에서의 문제점이 트랜스(T)의 2차측 전류(isec)가 동기 정류기(SR) 내부의 기생 다이오드를 통해 흐름에 따라 발생되는 전력의 손실과, 동기 정류기(SR)의 온/오프 동작시 지연시간에 의해 동작 조건의 구간과 다른 구간에서 동작한다는 것이므로, 지연시간을 줄이고 상기 기생 다이오드를 통한 트랜스(T)의 2차측 전류(isec) 흐름을 억제하는 것이 기술의 관건이다.
따라서, 플라이백 컨버터 내부 스위치(SW)의 턴오프 시점에 동기 정류기(SR)를 턴온시키고 2차측 전류 isec와 동시에 동기정류기의 게이트 단자와 소오스단자간의 전압(Vsr GS)을 턴오프시킨다면 상기 동기 정류기(SR)의 기생 다이오드를 통한 트랜스(T)의 2차측 전류(isec) 흐름을 억제할 수 있다는데 착안한 것이다.
또한, 소프트 스위칭인 영전압 스위칭(Zero Voltage Switching: ZVS)으로 동작케함으로 스위칭 손실을 줄이는데 착안한 것이다.
이하, 본 발명의 바람직한 실시 예를 상세하게 설명한다.
첨부한 도 4는 본 발명에 따른 동기 정류방식을 적용한 AC 아답터의 블록 구성 예시도로서, 입력되는 상용 교류전원에 섞여있는 노이즈를 제거한 후 후단에 구비되어 있는 디바이스측으로 전달하며 역으로 후단의 디바이스 측에서 발생되는 전원 노이즈가 상용 교류전원 입력단측으로 전달되는 것을 방지하는 EMI필터(10)와, 상기 EMI필터(10)를 통해 입력되는 AC전원을 정류하여 DC전원으로 전환시키는 브릿지 정류부(20)와, 상기 브릿지 정류부(20)를 통해 정류되어진 DC전원을 입력되는 스위칭 제어신호에 따라 펄스형태의 신호로 변환하며 변환되어진 전압의 변동분에 대하여 내부에 구비되어 있는 트랜스(T)를 통해 유도 에너지를 출력하는 플라이백 컨버터(40)와, 상기 플라이백 컨버터(40)에서 출력되는 유도전원을 특정 동기신호에 의해 정류하는 동기 정류부(50)와, 상기 동기 정류부(50)를 통해 최종 출력되는 전압의 상태를 감지하여 전단으로 전압상태에 대한 정보를 전달하는 피드백부(90)와, 상기 피드백부(90) 및 상기 동기 정류부(50)의 후단에 위치하는 디바이스들의 손상을 방지하는 보호회로(100)와, 상기 동기 정류부(50)의 출력전압 상태에 따라 상기 피드백부(90)를 통해 1차측으로 피드백되는 신호를 입력받아 제어신호용 PWM신호를 변조시켜 출력하는 PWM콘트롤러(70), 및 상기 PWM콘트롤러(70)에서 출력되는 제어신호와 기준전압 신호에 상기 동기 정류부(50)의 동기상태를 제어하기 위한 SR게이트 드라이버(80)로 크게 분류 구성된다.
상기와 같이 구성되는 본 발명에 따른 동기 정류방식을 적용한 AC 아답터의 구성중 동기 정류방식에 관련한 부분의 구성을 살펴보면, 첨부한 도 5에 도시되어 있는 바와 같이, 첨부한 도 4의 플라이백 컨버터(40)와 동기 정류부(50) 및 SR게이트 구동부(80)의 간략적인 회로구성과, PWM 콘트롤러(70)가 도시되어 있다.
첨부한 도 5에 도시되어 있는 구성을 살펴보면, 펄스폭 변조신호를 발생하는 PWM 콘트롤러(70)와, 상기 PWM 콘트롤러(70)에서 출력되는 펄스폭 변조신호에 따라 스위칭 동작을 하는 스위치(SW)와, 상기 스위치(SW)의 스위칭 동작에 따라 일차측 전압을 이차측으로 유도 시키는 트랜스(T)와, 상기 트랜스(T)의 2차측 출력 전압을 정류하는 동기 정류부(50)와, 상기 PWM 콘트롤러(70)에서 출력되는 게이트 구동신호를 지연시킨 후 상기 PWM 콘트롤러(70)에서 출력되는 기준전압과 비교하여 그 결과치를 증폭하여 상기 동기 정류부(50)의 구동신호로 제공하는 SR게이트 드라이버(80)로 구성된다.
이때, 동기 정류부(50)는 상기 트랜스(T)의 2차측 전압 출력단과 접지단 사이에 병렬 연결되어 있는 제 3콘덴서(C3)와, 상기 트랜스(T)의 2차측 일단에 드레인 단자가 연결되고 접지단에 소스단자가 연결되는 동기 정류기(SR)로 구성되어 있으며, 상기 SR게이트 드라이버(80)는 상기 PWM 콘트롤러(70)에서 출력되는 신호를 지연시키는 신호 지연부(81)와, 상기 신호 지연부(81)에서 출력되는 신호를 위상 반전시켜 동기 정류기의 게이트 구동 신호로 출력하는 반전 및 보상부(82)로 이루어지며, 상기 신호 지연부(81)는 시정수만큼 입력 신호를 지연시키는 저항(R1) 및 콘덴서(C4)로 구성된다.
또한, 상기 반전 및 보상부(82)는 원칩화된 IC로 구성되는 경우를 나타낸 것으로, 그 외의 구성으로 상기 반전 및 보상부(82)에서 출력되는 신호로 상기 동기 정류부(40)내에 구비되어 있는 동기 정류기(SR)의 게이트를 구동하는 절연 트랜스포머(IT)가 구비되어 있으며, 상기 동기 정류기(SR)의 게이트 단자와 접지단 사이에 연결되는 제 3저항(R3)과, 상기 동기 정류기(SR)의 게이트 단자에 캐소드 단자가 연결되고 접지단에 애노드 단자가 연결되는 제 4다이오드(D4)와, 상기 절연 트랜스포머(IT)의 2차측 전압 출력단과 상기 동기 정류기(SR)의 게이트 단자사이에 제 2저항(R2) 및 상기 절연 트랜스포머(IT) 2차측의 타단과 상기 제 4다이오드(D4)의 애노드 단자 사이에 연결되는 제 6콘덴서(C6)가 구비되어 있다.
상기와 같이 구성된 도 5의 실시예에서 반전 및 보상부(82)는 하나의 단일 칩으로 구성한 것이며, 만약 생산단가의 문제를 들어 소자들로 구성한다면 첨부한 도 6과 같다.
첨부한 도면 도 6은 본 발명에 의한 영전압 스위칭을 위한 동기 정류기 플라이백 회로의 구성도이다.
도 6의 구성중 도 5의 구성과 다른 부분인 상기 지연 보상부(82)의 구성을 살펴보면, 상기 PWM 콘트롤러(70)에서 출력되는 기준전압(Vref)과 상기 신호 지연부(81)에서 출력되는 신호를 비교하는 비교기(OP)와, 상기 비교기(OP)의 출력 신호를 증폭하여 지연이 보상된 동기 정류기 게이트 구동 신호를 발생하는 버퍼 증폭기(83)로 구성된다.
또한, 상기 버퍼 증폭기(83)는 소정의 양전압(Vcc)을 제 5저항(R5)을 통해 콜렉터 단자에 입력받고 상기 양전압(Vcc)을 제 4저항(R4)을 통해 베이스 단자에 입력받되 상기 베이스 단자에 걸리는 상기 비교기(OP)의 출력신호에 의해 온/오프 동작하는 제 1트랜지스터(Q1)와, 상기 제 1트랜지스터(Q1)의 에미터 단자에 걸리는 전압을 에미터 단자로 입력받고 베이스 단자에는 상기 비교기(OP)의 출력신호가 입력되어 상기 제 1트랜지스터(Q1)와 반동하여 동작하는 제 2트랜지스터(Q2)로 구성된다.
이와 같이 구성된 본 발명에 의한 플라이백 회로의 동작을 첨부한 도 6을 기준으로 살펴보면, PWM 콘트롤러(70)에서 스위치 게이트를 구동시키기 위한 게이트 구동 신호와 기준전압(Vref)을 발생하게 되며, 상기 게이트 구동 신호에 의거 스위치(SW)의 게이트를 구동한다.
그리고, 트랜스(T)는 상기 스위치(SW)의 스위칭 동작에 따라 일차측 에너지를 이차측으로 유도 시키게 되며, 동기 정류기(SR)는 상기 트랜스(T)의 이차측 출력 전압을 정류하여 출력시킨다.
동기정류기의 게이트 단자와 소오스 단자간의 전압(Vsr GS)을 턴오프한 후 기생다이오드 손실을 최소화하기 위해 상기 PWM 콘트롤러(70)의 출력신호를 직접이용하였고, 1차측 메인 스위치인 모스 트랜지스터와 2차측 스위치인 동기정류기의 동시 도통하는 것을 방지하기 위하여 즉, VsW GS의 턴오프구간과 Vsr GS의 턴온구간이 겹치는 구간이 없도록 지연시간 T를 주기위해 본 발명은 신호 지연부(81)에서 상기 PWM 콘트롤러(70)에서 출력되는 스위치의 게이트 구동 신호를 저항(R1) 및 제 4콘덴서(C4)의 시정수만큼 지연시킨다.
그리고, 반전 및 보상부(82)내의 비교기(OP)는 상기 신호 지연부(81)에서 얻어지는 신호를 반전 데이터 입력단으로 입력받고, 상기 PWM 콘트롤러(70)에서 출력되는 기준전압(Vref)을 비반전 데이터 입력단에 입력받아 그 크기를 비교한 후 그 비교치에 따른 전압신호를 하이 혹은 로우 상태의 전압신호로 출력한다.
그리고, 비교기(OP)의 출력은 버퍼 증폭기(83)에서 증폭되어 동기 정류기(SR)의 게이트 구동 신호로 출력된다. 이때, 버퍼 증폭기(83)에서 증폭되어진 신호는 상기 비교기(OP)에서 출력되는 신호에 대하여 위상 반전된 상태를 유지하며, 증폭되어진 것이다.
이렇게 증폭되어 출력되는 게이트 구동 신호는 절연 트래스포머(IT)를 통한 후 저항(R2, R3)에 의해 분압된 후 상기 동기 정류기(SR)의 게이트를 구동하게 된다.
상기에서, CCM 모드의 동작시에는 VsW GS의 턴오프와 동시에 TON D지연시킨 후 VsR GS이 턴온되기 때문에 동기정류기(SR)의 기생다이오드를 통한 손실을 줄였으며(첨부한 도 7참조), 트랜스(T)의 2차측 전류(isec) 오프와 동시에 VsR GS이 턴오프되어 동기정류기(SR)의 기생다이오드를 통한 전류의 흐름이 발생되지 않기 때문에 손실이 발생되지 않는다(첨부한 도 8참조).
또한, DCM 모드의 동작시에는 트랜스(T)의 2차 전류 isec가 "0"으로 된 후 동기 정류기(SR)가 온(on)을 유지하여 isec가 (-)값을 가지며(첨부한 도 9참조), 동기 정류기(SR)가 턴-오프된 후 트랜스(T)의 일차측 전류 ipri는 기존의 플라이백에서 "0"에서 증가하는 것과 달리 VsW GS가 턴온되기전 (-)에서부터 1차 함수적으로 증가한다(첨부한 도 11참조).
또한, 1차측 스위치 소자인 모스 트랜지스터의 VsW GS이 "0"으로 떨어지고 트랜스(T)의 일차측 전류 ipri는 (-)에서 증가하여 전압과 전류의 교차가 없어 스위칭 송실이 없게된다. 즉, 영전압일 때 턴-온 되므로 영전압 스위칭이 이루어지는 것이다.
또한, 지금까지는 동기정류기 플라이백회로에서는 주파수를 가변하는 방식에서만 영전압 스위칭(ZVS)을 동작하였으나, 고정 주파수에서도 영전압 스위칭(ZVS)이 가능해진다. 또한, CCM모드는 저전압 입력시 그리고 최대 부하상태에서 동작하고, DCM모드에서 영전압 스위칭(ZVS)동작은 저전압 입력상태에서 경부하상태이거나 고전압 입력상태에서 모든 범위의 부하상태인 경우 동작한다.
첨부한 도면 도 7은 CCM 모드시 본 발명에 의한 동기 정류기 플라이백 회로의 동기 정류기 게이트 전압과 스위치의 게이트 전압 파형을 나타낸 것이고, 도 8은 동기 정류기의 게이트 전압과 2차 전류 파형을 나타낸 것이다.
또한, 첨부한 도면 도 9는 도 6의 동기 정류기 플라이백 회로가 DCM 모드로 동작한 경우의 동기 정류기 게이트 전압과 트랜스 2차 전류의 파형도 이고, 도 10는 도 6의 동기 정류기 플라이백 회로가 DCM 모드로 동작한 경우의 동기 게이트 전압 및 스위치 게이트 전압 파형도 이며, 도 11은 도 6의 동기 정류기 플라이백 회로가 DCM 모드로 동작한 경우의 스위치 전압과 트랜스 1차 전류의 파형도를 나타낸 것이다.
이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
이상에서 상술한 바와 같이 본 발명은 펄스폭 변조부의 출력을 이용하고 게이트 구동기를 이용하여 상기 펄스폭 변조부의 출력 신호를 반전시켜 동기 정류기의 게이트를 구동함으로써, 2차측 스위치인 모스 트랜지스터(MOSFET)의 기생 다이오드 도통시 발생되는 손실을 최소로하였으며, 불연속 모드(DCM) 고정주파수 상태에서 영전압 스위칭(Zero Voltage Switching: ZVS)하도록 하여 효율을 상승시킬 수 있는 효과가 있다.

Claims (6)

  1. 펄스폭 변조신호를 발생하는 펄스폭 변조부와, 상기 펄스폭 변조부에서 출력되는 펄스폭 변조신호에 따라 스위칭 동작을 하는 스위치와, 상기 스위치의 스위칭 동작에 따라 일차측 전압을 이차측으로 유도 시키는 트랜스와, 상기 트랜스의 2차측 출력 전압을 정류하는 동기 정류기를 구비한 플라이백 회로에 있어서:
    상기 펄스폭 변조부에서 출력되는 게이트 구동 신호를 지연시킨 후 상기 펄스폭 변조부에서 출력되는 기준전압과 비교하여 그 결과치를 증폭하여 상기 동기 정류부의 구동신호로 제공하는 동기 정류기 드라이버와;
    상기 게이트 구동수단에서 출력되는 게이트 구동 신호를 레벨 변환하여 상기 동기 정류기의 게이트를 구동하는 레벨 변환수단; 및
    상기 동기 정류기 드라이버에서 출력되는 구동신호를 상기 레벨 변환수단측으로 전달하는 절연 트랜스포머를 포함하는 것을 특징으로 하는 동기 정류기를 사용한 플라이백 회로.
  2. 제 1 항에 있어서,
    상기 동기 정류기 드라이버는 상기 펄스폭 변조부에서 출력되는 게이트 구동 신호를 지연시키는 신호 지연수단과;
    상기 신호 지연수단에서 출력되는 게이트 구동 신호와 상기 펄스폭 변조부에서 출력되는 기준전압을 비교하고 그 결과치를 증폭하여 상기 동기정류 수단의 턴-오프시 보상된 게이트 구동 신호를 발생하는 반전 및 보상 수단을 포함하는 것을 특징으로 하는 동기 정류기를 사용한 플라이백 회로.
  3. 제 2 항에 있어서,
    상기 신호 지연수단은 시정수 만큼 상기 스위치 게이트 구동 신호를 지연시키는 저항 및 콘덴서로 구성된 RC필터를 사용하는 것을 특징으로 하는 동기 정류기를 사용한 플라이백 회로.
  4. 제 1 항에 있어서,
    상기 반전 및 보상수단은 상기 펄스폭 변조부에서 출력되는 기준전압과 상기 신호 지연수단에서 출력되는 신호를 비교하는 비교기와;
    상기 비교기의 출력 신호를 증폭하여 동기 정류기의 게이트 구동 신호를 발생하는 버퍼 증폭기를 포함하는 것을 특징으로 하는 동기 정류기를 사용한 플라이백 회로.
  5. 제 4 항에 있어서,
    상기 버퍼 증폭기는 소정의 양전압을 제 1저항을 통해 콜렉터 단자에 입력받고 상기 양전압을 제 2저항을 통해 베이스 단자에 입력받되 상기 베이스 단자에 걸리는 상기 비교기의 출력신호에 의해 온/오프 동작하는 제 1트랜지스터와;
    상기 제 1트랜지스터의 에미터 단자에 걸리는 전압을 에미터 단자로 입력받고 베이스 단자에는 상기 비교기의 출력신호가 입력되어 상기 제 1트랜지스터와 반동하여 동작하는 제 2트랜지스터를 포함하는 것을 특징으로 하는 동기 정류기를 사용한 플라이백 회로.
  6. 제 1 항에 있어서,
    상기 레벨 변환수단은 상기 동기 정류기의 게이트 단자와 접지단 사이에 연결되는 제 3저항과;
    상기 동기 정류수단의 게이트 단자에 캐소드 단자가 연결되고 접지단에 애노드 단자가 연결되는 제 1다이오드와;
    상기 절연 트랜스포머의 2차측 전압 출력단과 상기 동기 정류수단의 게이트 단자사이에 제 4저항; 및
    상기 절연 트랜스포머 2차측 접지단과 상기 제 1다이오드의 애노드 단자 사이에 연결되는 제 2콘덴서를 포함하는 것을 특징으로 하는 동기 정류기를 사용한 플라이백 회로.
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