KR20010006702A - 수신기, 프로그램 가능한 회로 및 디지털 필터 계산 방법 - Google Patents

Abstract

본 발명은 계산 소자와 메모리 레지스터들을 포함하는 프로그램 가능한 코-프로세서 회로의 도움으로 다양한 다른 필터들을 멀티플렉스 하도록 하는 디지털 필터들을 계산하는 방법을 제공한다. 본 발명은 현재 필터의 결과의 부분의 예상된 계산을 이 결과의 계산에 포함된 마지막 데이터가 수신되기 전에 수행하는 것을 포함한다. 이러한 목적을 위해, 소정의 필터 계수와 선행하는 결과들의 계산을 위해 이미 사용된 대응하는 입력 데이터 사이의 연속적인 곱셈들이 현재 결과의 계산을 예상하기 위해 반복 적인 방법으로 중간 결과에 축적된다. 각각의 마지막 결과에 대한 마지막 중간 결과의 계산은 새로운 입력 데이터가 수신될 때마다 트리거되어, 각각의 필터 결과는 이 결과에 포함된 마지막 입력 데이터가 수신되면 즉시 활용 가능하다.

Description

수신기, 프로그램 가능한 회로 및 디지털 필터 계산 방법{Receiver, programmable circuit and method of calculating digital filters}

소정의 계수로 디지털 필터를 형성하기 위해 메인 프로세서와 연결되도록 의도된 프로그램 가능한 코-프로세서 회로에 관한 것이고, 이 회로는 제어 소자에 의해 제어되는 계산 소자를 포함하고 출력에 필터 결과의 순서를 생성하기 위해 입력 데이터를 수신한다.

또한, 본 발명은 필터 장치를 포함하는 복조 블록을 포함하는 디지털 텔레비전 수신기에 관한 것이다.

마지막으로 본 발명은 프로그램 가능한 코-프로세서 회로의 도움으로 소정의 계수로 멀티플렉스된 디지털 필터가 효력을 발휘하도록 필터를 계산하는 방법에 관한 것이다.

본 발명은 수많은 응용들을 갖고, 특히, ＜＜멀티미디어 시스템＞＞이라 불리는 시스템에서 예를 들어 명세된 알고리즘으로 타입 DSP의 신호 프로세서를 사용하는 동안 디지털 필터가 효력을 갖도록 하는 응용들을 갖는다.

1998년 5월 ISCASSP에서 발간된 T.C.Denk 등에 의한 ＜＜Reconfigurable hardware for efficient implementation of programmable FIR filters＞＞라는 제목의 논문은 필터 결과의 계산을 이 결과에 포함된 마지막 데이터의 도달 전에 예상 가능하게 하는 유한 임펄스 응답 필터 구조를 설명한다. 이런 목적을 위해, 이미 수신된 데이터들은 현재 마지막 결과의 계산을 위해 예상된 중간 계산에서 사용된다는 시각에서 저장된다. 이 방법은 필터 프로세서의 계산 속도가 데이터의 수신 속도와 동기 된다는 것을 암시한다.

본 발명은 디지털 필터들을 계산하기 위한 알려진 회로보다 더 많은 유동성을 허용하는 코-프로세서 회로를 설명한다. 특히, 본 발명은 데이터의 입력 비율과 프로세서의 계산 속도가 서로 링크되지 않는 동안, 수많은 타입의 다른 필터들을 멀티플렉스할 수 있다.

그러므로, 회로에 개요에서 정의된 타입이 제공되고, 현재 필터 결과의 예상된 반복 계산을 효력을 갖도록 하기 위해, 계산 소자가 수신된 입력 데이터와 필터 계수 사이의 연속적인 곱셈을 중간 결과에 합산하는 어큐뮬레이터를 포함하고, 제어 소자가 새로운 데이터를 수신함과 동시에 현재 결과의 상기 예상된 계산의 마지막 반복을 트리거하기 위해 제공된다는 점에서 특징을 갖는다.

본 발명의 특성에 따라, 위에서 설명된 회로가 길이(L)를 갖는 필터를 형성하기 위해 제공되며, ＜＜y_n＞＞으로 표시된 필터 결과의 순서는 아래의 식으로 나타낼 수 있다.

(1)

여기서 y_n은 순간(n)에서의 필터의 결과이고, w_k는 인덱스(k)를 갖는 소정의 계수이며, x_-k는 순간(n-k)에서 수신된 입력 데이터이며, 각각의 반복이 y_n-1로 표기된 선행하는 필터 결과의 계산에 이미 사용된 p 연속 입력 데이터와 방정식(1)에 대응하는 필터 계수 사이의 p 곱셈의 계산을 실현하는 동안, p는 계산 소자에 의해 병렬적으로 계산될 곱셈의 수와 동일한 포지티브 정수이고, 상기 예상된 계산의 반복들은 필터 결과(y_n)에 포함된 마지막 데이터가 도달하기 전에 영향을 받는다.

본 발명의 다른 특성에 따라, 그러한 회로가 다양한 멀티플렉스된 디지털 필터가 효력을 갖도록 하기 위해 중앙 집중된 처리 소자에 의해 제어되고 상기 계산 소자와 상호 작용하는 복수의 제어 소자를 구성하면서 제공되고, 상기 처리 소자는 상기 필터의 우선 순위 기능으로서의 필터 결과의 예상된 계산을 트리거하기 위해 각각의 필터에 연관된 우선 순위 표시를 포함하는 것을 특징으로 한다.

본 발명의 특정한 실시예에 따라, 각각의 제어 소자는 각각의 필터의 계수를 저장하기 위한 초기화 상태, 새로운 입력 데이터의 도달을 기다리는 비활성 상태, 반복 계산의 도움으로 이미 수신된 연속적인 데이터와 대응하는 필터 계수 사이의 곱셈을 중간 결과에 합산하기 위한 예상된 반복 계산 상태, 현재 결과의 상기 예상된 반복 계산의 마지막 반복을 계산하기 위한 마지막 반복을 계산하는 상태의 4-상태 자동화를 실현한다.

본 발명의 중요한 특성에 따라, 중앙 집중된 처리 소자는 새로운 입력 데이터가 입력될 때마다, 상기 새로운 데이터가 의미하는 필터의 마지막 반복의 계산 상태를 활성하기 위해 제공된다.

또한 본 발명은 개요에서 정의된 타입의 필터 계산 방법을 제공하고, 각각의 필터의 계수를 저장하기 위한 초기화 단계, 현재 필터 결과의 계산을 예상하기 위해 반복 계산의 도움으로 연속적으로 수신된 입력 데이터와 대응하는 필터의 계수 사이의 곱셈을 중간 결과에 합산하기 위한 예상된 반복 계산 단계, 현재 결과의 예상된 반복 계산의 마지막 반복의 계산을 위해 각각의 새로운 데이터가 수신될 때 트리거된 마지막 반복을 계산하는 단계를 포함한다.

도 1은 본 발명에 따라 필터 계산 방법을 설명하기 위한 자동화도.

도 2는 본 발명에 따른 중앙 집중화된 처리 소자의 동작도.

도 3은 본 발명에 따른 코-프로세서 회로의 블록도.

도 4는 본 발명에 따른 디지털 텔레비전 수신기 블록도.

* 도면의 주요부분에 대한 부호의 설명 *

30 : 계산 소자 31 : 상태 장치

32 : 조직기

본 발명의 이러한 관점은 제한되지 않은 실시예로 아래에 설명되는 실시예를 참고로 명백해질 것이고 명확하다.

특히, 본 발명은 디지털 유한 임펄스 응답 필터의 계산에 적용되고, 다양한 필터들이 단일 메인 프로세서의 도움으로 멀티플렉스된 경우에 매우 장점이 크다. 본 발명은 매우 큰 스케일의 집적회로(VLSI)의 요구에도 호환 가능하다.

디지털 케이블이나 위성 텔레비전과 같은 디지털 원격 통신 시스템에 사용되는 복조 알고리즘은 더 많은 계산 전력을 요구하고, 이것으로부터 필터 계산의 메인 프로세서를 경감하기 위한 코-프로세서 회로의 사용 아이디어가 유래한다. 전문화된 프로그램 가능한 회로는 근본적으로, 특히, 필터의 프로그램 가능한 계수를 저장하기 위한 메모리 레지스터를 포함하는 디지털 신호 프로세서 또는 DSP에 의해 형성될 수 있다.

특히, 본 발명은 효과적인 방법으로 다른 필터의 수많은 타입을 멀티플렉스하기 위한 디지털 필터 계산 방법을 제안한다. 문제는 최소한의 잠재 시간으로 각각의 필터에 대한 아래 방정식(1)의 해결을 포함한다.

(1)

여기서 y_n은 순간(n)에서의 필터의 결과이고, L은 필터 길이이며, w_k는 인덱스(k)를 갖는 소정의 계수이며, x(n-k)는 순간(n-k)에서 수신된 입력 데이터이다.

그리하여, 단일 필터 결과의 계산은 L 곱하기와 L의 결과의 합산을 요구한다. 방정식(1)의 정확한 계산을 포함하는 방법은 현재의 필터 결과에 포함된 마지막 데이터가 수신될 때까지의 모든 입력 데이터의 저장을 의미한다. 이 방법의 주요한 결점은 필터 길이에 비례적인 y(n)의 전송과 x(n)의 수신 사이의 잠재 시간에 있다.

본 발명은 방정식(1)을 계산하는 다른 방법을 제안하고, 계산 y(n)에 포함된 x(n)로 표기된 마지막 데이터가 수신되기 전이지만 y(n-1)로 표기된 선행하는 결과가 계산된 후에, 이것은 예상된 방법으로 필터 결과 y(n)의 부분 계산을 포함한다. 이러한 목적으로, 이 방법은 방정식(1)에 따라 필터의 소정의 계수와 대응하는 입력 데이터 사이의 연속적인 곱셈을 중간 결과에 합산하기 위한 어큐뮬레이션 단계(반복 예상된 계산 단계로 불림)를 포함하고, 이것은 선행하는 필터 결과의 계산을 위해 이미 사용되어 왔다. y'(n)로 표기된 각각의 중간 결과는 반복적으로 미리 계산된 중간 결과의 합과 가장 최근의 활용 가능한 데이터의 곱셈의 합을 수신하고, 이것은 k{L-1,...,1}의 x(n-k)이며, 이것은 적절한 필터 계수로 선행하는 필터 결과 y(n-1)의 계산을 위해 사용되었다. 이것은 아래의 식을 산출한다.

y'(n) ＜- y'(n) + w_k* x(n-k) 여기서 k{L-1,...,1}

여기서 기호(＜-)는 표시의 왼쪽 결과가 오른쪽의 결과를 수신함을 나타낸다.

프로세서가 1 이상의 정수인 p와 p의 곱인 L로 p 연속적 데이터의 워드 형식에서 병렬의 다양한 데이터를 처리하기 위해 제공된다면, 중간 결과의 계산은 다음과 같다.

여기서 i{L/p,...,2}

그러면, 현재의 필터 결과의 예상된 반복 계산은 데이터가 도달함에 따라 연속적인 어큐뮬레이션 단계들에서 영향을 받으므로, 필터 결과 y(n)의 계산에 포함된 마지막 데이터 x(n)가 도달하는 동안, 마지막 결과 y(n)를 얻기 위해 단지 마지막 계산 단계만이 남는다. 이 마지막 단계는 방정식(1)에 따라 w₀로 표기된 대응하는 소정의 계수로 x(n)의 곱셈의 계산과 이런 곱셈을 마지막으로 축적된 중간 결과에 부가하는 것을 포함한다. 마지막 반복 단계로 불리는 이 마지막 단계는 프로세서의 수행을 상당히 개선하는 어떤 길이의 필터도 클락 사이클로 효력을 갖게 할 수 있다.

앞에서 언급한 경우에, p가 워드에 담긴 데이터의 수인 곳에서 수많은 데이터를 병렬로 처리하기 위해 프로세서가 제공되는 경우에, 마지막 반복의 계산은 다음과 같다.

또한, 초기화 단계는 제 1 필터 결과의 계산이 시작할 수 있는 제 1 수신된 데이터뿐만 아니라 필터 계수를 저장하기 위해 제공된다.

이 방법에 따라, 데이터의 입력 속도와 프로세서의 계산 속도는 독립적일 수 있고, 또한 다양한 다른 필터들을 멀티플렉스하도록 한다.

도 1은 위에서 설명한 방법으로 필터의 계산을 수행하기 위한 자동화의 상태도를 나타낸다. 이것은 INIT, WAIT, ANTI 및 LATA로 표기된 4 상태를 포함하고, 여기서 INIT는 필터 계수를 저장하기 위한 초기화 상태, ANTI는 반복적인 계산의 도움으로 이미 수신된 연속적인 입력 데이터와 대응하는 필터 계수 사이의 곱셈을 중간 결과에 합산하도록 의도된 예상된 반복 계산 상태이며, 이것은 결국 이미 활용 가능한 수신된 데이터의 도움으로 현재 결과의 부분적인 계산을 예상하게 하며, WAIT는 새로운 입력 데이터의 도달을 기다리는 동안 다른 할 일이 없을 때, 예를 들어, 현재 결과의 모든 예상된 반복 계산이 ANTI상태에서 완성된 때, 프로세서의 상태가 비활성 상태를 의미하고, LATA는 현재 결과의 예상된 계산의 마지막 반복의 계산 상태에 대응하고, 이것은 새로운 입력 데이터가 수신될 때 트리거된다.

그리하여, 현재 중간 결과의 마지막 반복의 계산은 각각의 새로운 입력 데이터의 수신과 동기된다. 그러므로, 자동화는 단일 특정 이벤트에 응답하여 어떤 4개의 가능한 상태로부터 상태 LATA에 전달하기 위해 제공된다: 새로운 입력 데이터(new_data)의 수신. 이것은 데이터를 수신하는 동안은 이 상태를 유지한다. 그리하여, LATA 상태에서 프로세서는 마지막 결과 y(n)의 계산의 마지막 반복을 계산하여 이 결과를 필터의 출력에 보낸다. 새로운 입력 데이터가 x(n)로 표기되는 동안, 마지막 반복의 계산은 곱셈 w₀*x(n)의 계산으로 y₁'(n)로 표기된 이미 계산된 중간 결과에 부가하는 것을 포함한다.

프로세서가 앞으로 LATA 상태로부터 새로운 입력 데이터를 수신하지 않는 경우에, 이미 활용 가능한 데이터의 도움으로 중간 결과 y'(n+1)의 계산을 반복하여 다음 필터 결과 y(n+1)의 계산을 예상하기 위해 상태 ANTI에 자동적으로 위치된다. i{1,...,L}과 k=L-i에 대해, y_i'(n+1)로 표기된 결과 y(n+1)의 계산을 위해 의도된 중간 결과의 i^th반복은 다음과 같다.

y_i'(n+1) ＜- y_i-1'(n+1)+w_k* x(n-k)

y'₀(n+1)=0

여기서 기호(＜-)는 기호의 왼쪽에 결과가 오른쪽의 결과를 받는다는 것을 나타낸다. 인덱스(k)는 k가 엄격하게 포지티브(k＞0)인 동안, 예상된 계산(k--)의 각각의 반복 후에 감소된다. k가 0이 될 때와 새로운 데이터의 수신이 없을 경우에, 이미 계산된 중간 결과는 y_L-1'(n+1)로 표기되고, 프로세서는 다음 입력 데이터 x(n+1)를 기다리기 위해 자동적으로 상태 WAIT로 되고, 이것은 결과 y(n+1)의 계산을 종결하게 할 것이다.

요약하면, 프로세서의 상태가 어떤 것이든지, 새로운 입력 데이터가 수신되면 자동적으로 LATA 상태가 된다. 이렇게 하는 동안, 선행하는 필터 결과를 계산하기 위해 이미 사용되고, 활용 가능한 데이터가 포함된 모든 예상된 결과가 종결될 때, 일단 초기화 페이스 INIT가 종결되면, 다음 결과의 예상된 계산의 모든 반복이 종결되지 않는 한 상태 ANTI 또는 상태 WAIT가 될 수 있다.

도 2는 다양한 멀티플렉스된 독립된 디지털 필터들 사이의 계산을 조직화하는 조직기 또는 중앙 집중화된 처리 소자의 상태도를 나타낸다. 각각의 필터는 예를 들어, 도 1을 참고로 위에서 설명된 4-상태 장치에 따라 동작하는 독립된 자동화 또는 제어 소자에 의해 제어된다. 조직기는 각각의 필터에 우선 순위 인덱스를 할당하여 계산의 구조를 최적화 한다.

도 2에 도시된 실시예에 따라 조직기는 21 및 22로 번호를 붙인 두 상태를 포함한다. Fj로 표기되고 정의된 필터를 의미하는 입력 데이터의 수신은 조직기를 상태 21로 만들고, 이것은 필터를 고려하여 마지막 반복 LATA의 계산 상태를 트리거한다. 트리거하는 이벤트는 참조 new_data Fj를 전달하는 화살표에 의해 도면에 도시된다. 나머지 시간 동안, 조직기는 우선 순위의 정도에 의존하는 다양한 필터의 예상된 계산 상태 ANTI를 트리거하기 위해 상태 22에 있다.

이러한 계산을 효율적으로 처리하기 위해, 조직기와 상태 장치는 각각의 필터의 특정 내용을 알아야한다. 다시 말해, 소유된 데이터의 타입, 필터의 타입, 판독 및 기록 포인터의 위치 등. 조직기는 필터의 예상된 계산을 비록 종결되지 않았어도 이런 다른 필터에 대한 새로운 데이터가 수신되면 그것의 우선 순위에 관계없이 다른 필터를 위해 마지막 반복의 계산을 트리거하기 위해 인터럽트한다.

만약 새로운 입력 데이터의 수신이 없다면, 조직기는 새로운 입력 데이터의 수신을 기다리는 동안 최고의 우선 순위를 가진 필터의 예상된 계산을 트리거한다.

본 발명에 따른 필터 프로세서는 도 3의 블록 다이어그램의 형식으로 나타난다: 다양한 필터의 소정의 계수와 계산에서 사용되기 전에 입력 데이터를 각각 저장하기 위한 메모리 레지스터(DATA RF 및 TAPS RF), 근본적으로 곱셈기에 의해 형성된 레지스터(DATA RF 및 TAPS RF)에 저장된 계수와 데이터를 수신하기 위한 입력을 갖는 계산 소자(30), n이 곱해진 필터(명확성을 위해, 단일 레지스터는 도 3에 도시된다.)를 위한 가산기 및 n 합산(summing-up) 레지스터(IR RF), 반복 계산에 따라 입력 데이터와 저장된 계수 사이의 연속적인 곱셈을 중간 결과에 합산하도록 의도된 각각의 합산 레지스터, 위에 위치한 다양한 블록들을 제어하기 위해 각각의 필터에 연결된 제어 소자 또는 상태 장치(31), 다양한 필터의 상태 장치를 제어하기 위한 중앙 집중된 처리 소자 또는 조직기(32).

초기화 상태(INIT)동안, 각각의 필터의 계수들은 제 1 수신된 데이터(그들의 번호는 필터의 길이와 동일함, 즉, 계수의 수와 동일)들이 레지스터(DATA RF)에 저장되는 동안, 레지스터(TAPS RF)에 저장된다. 각각의 상태 장치(31)는 데이터의 저장을 제어하기 위해 메모리 레지스터(DATA RF 및 TAPS RF)에 제어 신호를 보낸다. 이들이 수신될 때, 입력 데이터(DATA)들은 계산 소자(30)에 의해 사용된다는 시각에서 레지스터(DATA RF)에 저장된다.

각각의 시간에 새로운 입력 데이터(DATA)가 수신되고, 데이터의 목적지 필터의 상태 장치는 마지막 반복(LATA)의 계산 상태를 활성하기 위해 제어 신호(NEW_DATA)를 수신한다. 그러면 상태 장치는 새로운 필터 결과 y(n)가 출력에 활용 가능하다는 것을 나타내고 결과 y(n)에 대해 예상된 중간 결과의 연속적인 반복을 갖는 합산 레지스터(IR RF)를 재-초기화하기 위한 신호(NEW_RESULT)를 발생한다. 상태(LATA 및 ANTI)에서, 도 3에 점선으로 그려진 제어 신호들은 레지스터(DATA RF 및 TAPS RF)에 보내져서, 이러한 두 상태에서 수행된 계산에 필요한 데이터를 계산 소자에 분배한다.

도 4는 실시예의 일환으로 전송 채널을 통해 전송된 데이터 프레임들의 디코딩을 보장하기 위한 세트 탑 박스 또는 디지털 텔레비전 수신기의 일반적인 다이어그램이다. 이것은 아날로그 입력 신호를 수신하고 이것을 낮은 중간 주파수로 전환하기 위한 튜너를 포함하는 블록 튜너(TUNER), 수신된 아날로그 신호를 디지털화하고 이것을 디지털 데이터 프레임의 방법으로 신호를 형성하는 데이터의 동기를 보장하기 위해 복조하기 위한 복조 블록(DEMOD), 채널에 의해 유발된 전송 에러를 정정하기 위한 에러 정정 블록(FEC)(Forward Error Correction), 예를 들어 수신된 메시지를 디코딩하기 위한 MPEG 표준에 따라 디코더를 사용하는 소스 디코딩 블록(MPEG)과, 특히 케소드 광선 튜브를 포함하는 디스플레이 블록(TV)을 포함한다.

디지털 필터링은 복조기(42)의 기능을 보장하기 위해 필수적이다. 이것은 도 3에 도시된 타입의 회로의 도움으로 유리한 방법에서 실현될 수 있다.

실시예의 도움으로 특히, 형식과 입력 속도를 변경한 데이터를 수신하도록 의도된 필터의 다양한 형식의 멀티플렉싱을 허용하는 수신기, 필터 처리 회로 및 디지털 필터 계산 방법을 설명하고 도시했다. 명백히, 본 발명의 범위를 벗어나지 않고, 많은 변형들은 설명된 실시예의 모드에 제공될 수 있다.

본 발명은 디지털 필터들을 계산하기 위한 알려진 회로보다 더 많은 유동성을 허용하는 코-프로세서 회로를 제공하고, 특히, 본 발명은 데이터의 입력 비율과 프로세서의 계산 속도가 서로 링크되지 않는 동안, 수많은 타입의 다른 필터들을 멀티플렉스할 수 있다.

Claims (7)

1. 소정의 계수로 디지털 필터를 형성하기 위하여 메인 프로세서에 연결되도록 되어 있는 프로그램 가능한 코-프로세서 회로로서, 제어 소자에 의해 제어되는 계산 소자를 구비하고 있고, 출력 상에 필터 결과의 시퀀스를 생성하기 위하여 입력 데이터를 수신하는 프로그램 가능한 코-프로세서 회로에 있어서,

   상기 계산 소자는 수신된 입력 데이터와 상기 필터 계수들 간의 연속적인 곱을 중간 결과에 합산하도록 하는 어큐뮬레이터를 포함하여, 상기 현재 필터 결과의 예상된 반복 계산을 실현한다는 점과, 상기 제어 소자는 새로운 데이터의 수신과 동시에 상기 현재 결과의 상기 예상된 계산의 마지막 반복을 트리거하기 위해 제공된다는 점을 특징으로 하는 프로그램 가능한 코-프로세서 회로.
2. 제 1 항에 있어서,

   길이(L)를 갖는 필터를 형성하기 위해, [y_n]으로 표기된 필터 결과의 시퀀스를 다음과 같이 나타낼 수 있는 프로그램 가능한 코-프로세서 회로로서,

   (1)

   여기서, y_n은 순간(n)에서의 필터의 결과이고, w_k는 인덱스(k)를 갖는 소정의 계수이며, x_-k는 순간(n-k)에서 수신된 입력 데이터이고,

   p는 상기 계산 소자에 의해 병렬적으로 계산될 곱셈의 수와 동일한 포지티브 정수이고, 각각의 반복이 y_n-1로 표기된 상기 선행하는 필터 결과의 계산에 이미 사용된 p 연속 입력 데이터와 방정식(1)에 따라 대응하는 필터 계수 사이의 p 곱셈의 계산을 실현하는 동안, 상기 예상된 계산의 반복들은 상기 필터 결과(y_n)에 포함된 마지막 데이터가 도달하기 전에 영향을 받는 것을 특징으로 하는 프로그램 가능한 코-프로세서 회로.
3. 제 1 항 또는 제 2 항에 있어서,

   다양한 멀티플렉스된 디지털 필터들이 효력을 갖도록 하기 위해 중앙 집중된 처리 소자에 의해 제어되고 상기 계산 소자와 상호 작용하는 복수의 제어 소자를 구성하고,

   상기 처리 소자는 상기 필터의 우선 순위 기능으로서의 필터 결과의 상기 예상된 계산을 트리거하기 위해 각각의 필터에 연관된 우선 순위 표시를 포함하는 것을 특징으로 하는 프로그램 가능한 코-프로세서 회로.
4. 제 3 항에 있어서,

   각각의 상기 필터의 계수를 저장하기 위한 초기화 상태,

   새로운 입력 데이터의 도달을 기다리는 비활성 상태,

   반복 계산의 도움으로 이미 수신된 연속적인 데이터와 대응하는 필터 계수 사이의 곱셈을 중간 결과에 합산하기 위한 예상된 반복 계산 상태,

   상기 현재 결과의 상기 예상된 반복 계산의 마지막 반복을 계산하기 위해 마지막 반복을 계산하는 상태의 4-상태 자동화를 각각의 제어 소자가 실현하는 것을 특징으로 하는 프로그램 가능한 코-프로세서 회로.
5. 제 4 항에 있어서,

   상기 중앙 집중된 처리 소자는 각각의 새로운 입력 데이터가 수신될 때, 상기 새로운 데이터가 의미하는 필터의 마지막 반복의 계산 상태를 활성하기 위해 제공되는 프로그램 가능한 코-프로세서 회로.
6. 디지털 입력 데이터를 수신하기 위한 디지털 텔레비전 수신기에 있어서, 필터 장치를 갖는 복조 블록을 포함하고,

   상기 필터 장치는 상기 수신된 데이터를 필터하기 위해 제 1 항 내지 제 5 항 중 어느 한 항의 회로를 포함하는 디지털 텔레비전 수신기.
7. 입력 데이터를 수신하고 필터 결과들의 시퀀스를 출력 상에 생성하기 위한 프로그램 가능한 코-프로세서 회로의 도움으로 소정의 계수로 멀티플렉스된 디지털 필터들이 효력을 갖도록 하는 계산 방법으로서,

   각각의 필터의 상기 계수를 저장하기 위한 초기화 단계,

   상기 현재 필터 결과의 계산을 예상하기 위해, 반복 계산의 도움으로 연속적으로 수신된 입력 데이터와 대응하는 필터의 상기 계수 사이의 곱셈을 중간 결과에 합산하기 위한 예상된 반복 계산 단계,

   상기 현재 결과의 예상된 반복 계산의 마지막 반복의 계산을 위해 각각의 새로운 데이터가 수신될 때 트리거된 마지막 반복을 계산하는 단계를 포함하는 것을 특징으로 하는 계산 방법.