KR20010008564A - 반도체장치의 트랜지스터 제조방법 - Google Patents
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Abstract
반도체장치의 트랜지스터 제조방법이 개시되어 있다. 본 발명은 기판 전면에 게이트산화막, 도프트 폴리실리콘막, 텅스텐 실리사이드막, 및 하드마스크용 절연막을 순차적으로 적층한 후에 게이트 마스크를 이용한 사진 및 식각 공정으로 적층된 하드마스크용 절연막과, 텅스텐 실리사이드막과 도프트 폴리실리콘막을 셀프 얼라인하도록 패터닝하여 게이트전극을 형성하며, 게이트전극이 형성된 기판 전면에 이후 열처리 공정시 폴리실리콘막 및 게이트산화막의 열화를 방지하기 위해 질화박막을 형성하며, 게이트전극을 마스크로 삼아 도전형 불순물을 저농도로 주입하여 게이트전극을 사이에 두고 이격된 활성 영역 표면에 LDD 영역을 형성하는 제조 공정으로 이루어진다. 본 발명에 따르면, 게이트전극 패터닝 후에 식각 공정에 의한 게이트산화막의 손상을 보상하면서 이온주입의 스크린 역할을 하고자 산화 공정을 실시하지 않고 질화박막을 형성함으로써 안정된 게이트전극의 형태를 확보하면서 게이트전극 에지하부의 게이트산화막의 두께를 일정하게 유지한다.
Description
본 발명은 반도체장치의 트랜지스터 제조방법에 관한 것으로서, 특히 게이트전극을 패터닝한 후에 실시되는 이온주입 공정을 위해서 게이트전극과 기판 표면에 형성되는 버퍼막의 제조 공정시 발생되는 게이트전극의 측면 결함과 게이트산화막의 불균일한 성장을 막을 수 있는 기술이다.
대개 반도체소자의 게이트전극은 도프트 폴리실리콘을 사용하여 도전성을 갖고 있는데, 반도체 장치의 고집적도에 따라 디자인룰이 작아질 경우 폴리실리콘의 높은 비저항으로 인해 면저항이 증가하게 된다. 그러면, 게이트전극의 면저항이 증가하면 집적회로 내에서 신호 전송 시간이 지연되어 소자의 동작속도를 향상시키는데 문제가 된다.
이를 위해서, 도프트 폴리실리콘 상부에 비저항이 낮으면서도 고온에서 안정한 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등의 고융점 금속으로 이루어진 실리사이드막으로 이루어진 게이트전극을 구성하고 있다.
도 1a 내지 도 1c는 종래 기술에 의한 트랜지스터의 제조 공정중에서 게이트전극 및 LDD 영역의 제조 공정을 순서적으로 나타낸 단면도들로서, 이를 참조하면 종래의 기술은 다음과 같다. 여기서, 게이트전극은 고집적 반도체장치에 맞추어 도프트 폴리실리콘막/텅스텐 실리사이드막/캡핑 폴리실리콘막/하드마스크가 적층된 구조로 한다.
우선, 도 1a에 도시된 바와 같이, 반도체기판으로서 실리콘기판(10)에 소자의 활성 영역 및 분리 영역을 정의하기 위한 필드산화막(도시하지 않음)을 형성하고, 그 전면에 게이트산화막(12), 도프트 폴리실리콘막(14) 및 텅스텐 실리사이드막(16)을 순차적으로 적층한다. 그리고, 그 위에 캡핑 폴리실리콘막(18)을 추가 형성하고, 그 위에 포토레지스트 패턴을 이용한 하부 구조물의 식각시 정확한 패터닝을 도와주는 하드마스크(20) 및 비반사막(도시하지 않음)을 적층하도록 한다.
이어서, 게이트 마스크를 이용한 사진 공정 및 식각 공정으로 상기 적층된 하드마스크(20), 캡핑 폴리실리콘막(18), 텅스텐 실리사이드막(16) 및 도프트 폴리실리콘막(14)을 셀프 얼라인하도록 패터닝하여 게이트전극(G)을 형성한다.
이어서, 도 1b에 도시된 바와 같이 상기 게이트전극(G)이 형성된 결과물에 게이트전극 식각 공정시 게이트산화막의 식각 손상을 보상하면서 이후 형성될 LDD 이온주입시 스크린 역할을 하고자 기판 전면에 산화박막(22)을 형성한다.
그 다음, 도 1c에 도시된 바와 같이, 산화박막이 형성된 기판에 게이트전극(G)을 마스크로 삼아 도전형 불순물로서, P(Phosphrous)을 저농도로 주입하여 게이트전극(G)을 사이에 두고 이격된 활성 영역 표면에 LDD 영역(26)을 형성하고 이후 일련의 제조 공정을 진행하여 트랜지스터를 완성한다.
그러나, 상기와 같은 반도체장치의 종래 기술은 게이트전극의 패터닝 공정시 발생되는 게이트전극 측벽의 식각 손상을 발생하고, 이후 실시되는 산화막 공정시 게이트전극의 텅스텐막이 산화물질과 반응하여 도면부호 23에서와 같은 산화텅스텐막이 성장된다. 또한, 산화 공정시 도프트 폴리실리코막(14) 에지 아래의 게이트산화막의 두께가 도면부호 24에서와 같이 증가하게 된다. 이러한 게이트산화막의 두께 증가는 채널 길이를 좁혀서 트랜지스터의 전기적 특성을 변화시키게 된다.
본 발명의 목적은 텅스텐 게이트전극 형성후 식각 공정에 의한 게이트산화막의 손상을 보상하면서 이온주입의 스크린 역할을 하고자 게이트전극의 기판 전면에 산화막 대신에 질화박막을 형성함으로써 게이트전극내 텅스텐의 산화 현상을 방지하면서 게이트산화막의 두께 증가를 막을 수 있는 반도체장치의 트랜지스터 제조방법을 제공하는데 있다.
도 1a 내지 도 1c는 종래 기술에 의한 트랜지스터의 제조 공정중에서 게이트전극 및 LDD 영역의 제조 공정을 순서적으로 나타낸 단면도들,
도 2a 내지 도 2c는 본 발명에 따른 트랜지스터의 게이트전극 및 LDD영역 제조 공정을 순서적으로 나타낸 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
100: 실리콘 기판 102: 게이트산화막
104: 도프트 폴리실리콘막 106: 텅스텐실리사이드막
108: 캡핑 폴리실리콘막 110: 하드마스크
112: 질화박막 114: LDD 영역
상기 목적을 달성하기 위하여 본 발명은 활성 영역 및 소자 분리 영역으로 정의된 반도체기판의 활성 영역에 게이트산화막, 도프트 폴리실리콘막, 텅스텐 실리사이드막 및 하드마스크가 적층된 게이트전극을 갖는 트랜지스터를 형성함에 있어서, 기판 전면에 게이트산화막, 도프트 폴리실리콘막, 텅스텐 실리사이드막, 및 하드마스크용 절연막을 순차적으로 적층하는 단계와, 게이트 마스크를 이용한 사진 및 식각 공정으로 적층된 하드마스크용 절연막과, 텅스텐 실리사이드막과 도프트 폴리실리콘막을 셀프 얼라인하도록 패터닝하여 게이트전극을 형성하는 단계와, 게이트전극이 형성된 기판 전면에 이후 열처리 공정시 폴리실리콘막 및 게이트산화막의 열화를 방지하기 위해 질화박막을 형성하는 단계와, 게이트전극을 마스크로 삼아 도 전형 불순물을 저농도로 주입하여 게이트전극을 사이에 두고 이격된 활성 영역 표면에 LDD 영역을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2a 내지 도 2c는 본 발명에 따른 트랜지스터의 게이트전극 및 LDD영역 제조 공정을 순서적으로 나타낸 단면도들로서, 이를 참조하면 본 발명의 제조 공정은 다음과 같다. 참고적으로, 본 실시예에서는 게이트전극이 도프트 폴리실리콘막/텅스텐 실리사이드막/캡핑 폴리실리콘막/하드마스크가 적층된 구조로 한다.
우선, 도 2a에 도시된 바와 같이, 반도체기판으로서 실리콘기판(100)에 소자의 활성 영역 및 분리 영역을 정의하기 위한 필드산화막(도시하지 않음)을 형성하고, 그 전면에 게이트산화막(102), 도프트 폴리실리콘막(104) 및 텅스텐 실리사이드막(106)을 순차적으로 적층한다. 이때, 게이트산화막(102)은 50∼100Å, 도프트 폴리실리콘막(104)은 400∼1000Å, 텅스텐 실리사이드막(106)은 500∼1600Å의 두께로 하는 것이 바람직하다.
그리고, 텅스텐 실리사이드막(106) 상부에 저항값을 낮추기 위한 캡핑 폴리실리콘막(108)을 추가 형성하고, 그 위에 포토레지스트 패턴을 이용한 하부 구조물의 식각시 정확한 패터닝을 도와주는 하드마스크(110) 및 비반사막(도시하지 않음)을 적층하도록 한다.
이어서, 게이트 마스크를 이용한 사진 공정을 진행하여 상기 하드마스크(110) 상부에 포토레지스트 패턴(도시하지 않음)을 형성하고, 플라즈마 건식식각을 이용하여 상기 하드마스크(110), 캡핑 폴리실리콘막(108) 텅스텐 실리사이드막(106) 및 도프트 폴리실리콘막(104)을 셀프 얼라인하도록 패터닝하여 게이트전극(G)을 형성한다. 그리고, 포토레지스트 패턴을 제거한다.
이어서, 도 2b에 도시된 바와 같이, 상기 게이트전극(G)이 형성된 기판 전면에 이후 LDD 이온주입 공정시 채널링을 방지하면서 열처리 공정시 폴리실리콘막(104) 및 게이트산화막(102)의 열화를 방지하기 위한 질화박막(112)을 형성한다. 이때, 질화박막(112)은 50∼100Å의 두께로 형성하며 700∼720℃의 반응챔버 온도에서 SiH4+ NH3화학기상증착공정을 이용한다.
또한, 질화박막(112)을 증착하기 이전에 800℃이상의 고온에서 게이트전극(G) 식각시 발생한 기판 및 게이트전극의 표면손상을 보상하기 위하여 질화처리를 실시할 수도 있다.
그 다음, 도 2c에 도시된 바와 같이, 상기 게이트전극(G)을 마스크로 삼아 도전형 불순물로서, P을 저농도로 주입하여 게이트전극(G)을 사이에 두고 이격된 활성 영역 표면에 LDD 영역(114)을 형성한다.
계속해서, 도면에 도시되지는 않았지만, 게이트전극(G) 측벽에 절연성의 스페이서를 형성하고, 게이트전극 및 스페이서를 마스크로 삼아 도전형 불순물로서 As(Arsenic)을 고농도로 주입하여 스페이서 에지 근방과 필드산화막 사이에 드러난 활성 영역내에 소스/드레인 영역(도시하지 않음)을 형성하여 본 발명에 의한 트랜지스터를 완성한다.
상기한 바와 같이 본 발명은, 게이트전극 패터닝 후에 식각 공정에 의한 게이트산화막의 손상을 보상하면서 이온주입의 스크린 역할을 하고자 산화 공정을 실시하지 않고 질화박막을 형성함으로써 종래 산화 공정시 발생하는 텅스텐막의 비균일한 성장 및 게이트전극 에지하부의 게이트산화막의 두께 성장으로 인한 채널길이 감소 등의 문제점을 개선한다.
이에 따라 본 발명은 트랜지스터의 성능 및 수율을 향상시킬 수 있다.
Claims (3)
- 활성 영역 및 소자 분리 영역으로 정의된 반도체기판의 활성 영역에 게이트산화막, 도프트 폴리실리콘막, 텅스텐 실리사이드막 및 하드마스크가 적층된 게이트전극을 갖는 트랜지스터를 형성함에 있어서,상기 기판 전면에 게이트산화막, 도프트 폴리실리콘막, 텅스텐 실리사이드막, 및 하드마스크용 절연막을 순차적으로 적층하는 단계;게이트 마스크를 이용한 사진 및 식각 공정으로 적층된 하드마스크용 절연막과, 텅스텐 실리사이드막과 도프트 폴리실리콘막을 셀프 얼라인하도록 패터닝하여 게이트전극을 형성하는 단계;상기 게이트전극이 형성된 기판 전면에 이후 열처리 공정시 상기 폴리실리콘막 및 게이트산화막의 열화를 방지하기 위해 질화박막을 형성하는 단계; 및상기 게이트전극을 마스크로 삼아 도 전형 불순물을 저농도로 주입하여 상기 게이트전극을 사이에 두고 이격된 활성 영역 표면에 LDD 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 질화박막은 50∼100Å의 두께로 형성하며 700∼720℃의 반응챔버 온도에서 SiH4+ NH3화학기상증착공정을 이용하는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 질화박막을 증착하기 이전에 800℃이상의 고온에서 게이트전극 식각시 발생한 손상을 보상하기 위하여 질화처리를 실시하는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
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Cited By (2)
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| KR100956594B1 (ko) * | 2003-06-30 | 2010-05-11 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR101062835B1 (ko) * | 2003-07-14 | 2011-09-07 | 주식회사 하이닉스반도체 | 이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법 |
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- 1999-07-02 KR KR1019990026471A patent/KR20010008564A/ko not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100956594B1 (ko) * | 2003-06-30 | 2010-05-11 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR101062835B1 (ko) * | 2003-07-14 | 2011-09-07 | 주식회사 하이닉스반도체 | 이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19990702 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |