KR20020036733A - 적층 세라믹 전자부품의 제조방법 및 적층 세라믹 전자부품 - Google Patents

적층 세라믹 전자부품의 제조방법 및 적층 세라믹 전자부품 Download PDF

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Abstract

본 발명에 따르면, 적층 세라믹 전자부품을 제조하기 위하여 적층 스테이지 상에 제 1 전사재 및 제 2 전사재를 준비한다. 제 1 전사재는 자성체 세라믹 영역 및 비자성체 세라믹 영역을 포함하며 표면에 도체를 갖는 도체 부착 복합 그린 시트와, 상기 도체 부착 복합 그린 시트를 지지하는 제 1 캐리어 필름을 포함한다. 제 2 전사재는 세라믹 그린 시트와, 상기 세라믹 그린 시트를 지지하는 캐리어 필름을 포함한다. 적층 세라믹 전자부품은 세라믹 그린 시트를 순서대로 전사하는 제 1 전사 공정; 도체 부착 복합 그린 시트를 전사하는 제 2 전사 공정; 제 2 전사재의 세라믹 그린 시트를 전사하는 제 3 전사 공정을 거쳐 제조된다. 따라서, 소망하는 도체 및 세라믹 소결체 내부의 구조를 고정밀도로 제조할 수 있고 공정이 간략하며 비용이 저렴한 적층 세라믹 전자부품을 제공할 수 있다.

Description

적층 세라믹 전자부품의 제조방법 및 적층 세라믹 전자부품{Method of manufacturing laminated ceramic electronic component, and laminated ceramic electronic component}
본 발명은 적층 인덕터나 적층 공통 모드 초크 코일 등의 적층 세라믹 전자부품의 제조방법에 관한 것으로, 보다 상세하게는 전사법을 사용하여 적층 공정을 행하는 적층 세라믹 전자부품의 제조방법 및 상기 제조방법에 의해 제조된 적층 세라믹 전자부품에 관한 것이다.
소형화된 인덕터 부품으로서, 모놀리식 세라믹 소결 기술을 사용한 모놀리식 코일이 알려져 있다. 예를 들어, 일본국 특허 공개공보 (소)56-155516호에 모놀리식 인덕터로서 개자로형(open magnetic circuit type) 모놀리식 코일이 개시되어 있다. 상기 공보에 따르면, 자성체 세라믹 페이스트를 복수회 인쇄하여 하측의 외층을 형성한다. 코일의 일부를 형성하는 도체와 자성체 페이스트를 교대로 인쇄한다. 이와 같이 하여 코일 도체가 제조된다. 코일 도체의 인쇄 중에 비자성체 페이스트도 인쇄된다. 코일 도체를 인쇄한 후, 상측의 외층을 형성하기 위하여 자성체 페이스트를 복수회 인쇄한다. 이와 같이 하여 얻어진 적층체를 두께 방향으로 가압한 후, 소결하여 개자로형 모놀리식 코일을 제조한다.
상술한 개자로형 모놀리식 코일의 제조방법에 있어서, 자성체 페이스트, 비자성체 페이스트 및 도전 페이스트를 인쇄함으로써 적층체가 얻어진다. 이와 같은 인쇄 적층 공법에서는 한 층이 미리 인쇄된 층 상에 인쇄된다. 코일 도체를 형성하기 위하여 인쇄된 도체의 높이와 그외 부분의 높이가 다르기 때문에 인쇄된 하층의 평탄성이 충분하지 못하다. 따라서, 자성체 페이스트, 비자성체 페이스트 또는 도전 페이스트는 인쇄할 때 번지는 경향이 있어 소망의 모놀리식 코일을 고정밀도로 제조할 수 없다.
상기 인쇄 적층 공법에서 자성체 페이스트, 비자성체 페이스트 및 도전 페이스트는 각각 하층과 친화성이 있어야 하므로, 사용할 수 있는 페이스트의 종류에는 제한이 있다.
상기 인쇄 적층 공법에서 미리 인쇄된 페이스트는 다음 페이스트를 인쇄하기 전에 어느 정도 건조시킬 필요가 있다. 인쇄 공정은 시간이 걸리고 복잡한 공정을 포함하기 때문에 모놀리식 코일의 비용을 절감하기 어렵다는 문제점이 있다.
따라서, 본 발명의 목적은 소망하는 도체 및 세라믹 소결체 내부 구조를 고정밀도로 제조할 수 있는 신뢰성이 있고 저비용이며 간단한 구성의 적층 세라믹 전자부품을 제조하는데 있다. 또한, 본 발명의 목적은 이러한 적층 세라믹 전자부품의 제조방법을 제공하는데 있다.
본 발명의 넓은 국면은 적층 세라믹 전자부품의 제조방법에 관한 것으로, 상기 제조방법은 제 1 세라믹 영역 및 제 1 세라믹 영역과는 다른 세라믹으로 구성된 제 2 세라믹 영역을 포함하는 복합 세라믹 그린 시트의 한 표면에 도체가 부착된 도체 부착 복합 그린 시트와, 복합 그린 시트를 지지하는 제 1 캐리어 필름(carrier film)을 포함하는 제 1 전사재(transfer member)를 준비하는 공정; 세라믹 그린 시트와 상기 세라믹 그린 시트를 지지하는 제 2 캐리어 필름을 포함하는 제 2 전사재를 준비하는 공정; 적층 스테이지 상에 적어도 하나의 제 2 전사재의 세라믹 그린 시트를 전사하는 제 1 전사 공정; 이미 적층된 적어도 하나의 세라믹 그린 시트 상에, 적어도 하나의 제 1 전사재의 도체 부착 복합 그린 시트를 전사하는 제 2 전사 공정; 이미 적층된 상기 도체 부착 복합 그린 시트 상에, 적어도 하나의 제 2 전사재의 세라믹 그린 시트를 전사하는 제 3 전사 공정; 상기 제 1∼제 3 전사 공정에 의해 얻어진 적층체를 소결하는 공정; 을 포함한다.
바람직한 실시형태에 있어서, 적층 세라믹 전자부품의 제조방법은 복수의 제 1 전사재를 준비하는 공정; 적층 후 복수의 도체 부착 복합 그린 시트 사이에 도체가 접속하도록, 적어도 하나의 제 1 전사재의 도체 부착 복합 그린 시트의 복합 세라믹 그린 시트에 비어홀 전극을 형성하는 공정; 을 더 포함한다.
다른 바람직한 실시형태에 있어서, 복수의 도체 부착 복합 그린 시트가 적층되었을 때, 복수의 도체가 상기 비어홀 전극을 개재하여 접속되어서 코일 도체를 형성한다.
또 다른 바람직한 실시형태에 있어서, 상기 제 1 세라믹 영역이 자성체 세라믹으로 구성되고, 상기 제 2 세라믹 영역이 비자성체 세라믹으로 구성된다.
다른 바람직한 실시형태에 있어서, 상기 제 2 전사재의 세라믹 그린 시트가 자성체 세라믹으로 구성된다.
다른 바람직한 실시형태에서는, 제 1 전사재에 있어서 상기 도체가 상기 복합 그린 시트의 상면에 형성된다.
다른 바람직한 실시형태에서는, 제 1 전사재에 있어서 상기 도체가 상기 복합 그린 시트의 하면에 형성된다.
다른 바람직한 실시형태에 있어서, 적층 세라믹 전자부품의 제조방법은 자성체 세라믹 페이스트 및 비자성체 세라믹 페이스트를 인쇄함으로써, 제 1 세라믹 영역 및 제 2 세라믹 영역을 형성하는 공정을 더 포함한다.
다른 바람직한 실시형태에 있어서, 적층 세라믹 전자부품의 제조방법은 비어홀 전극이 형성된 영역 외에 제 1, 제 2 세라믹 영역을 형성하는 공정; 그 후, 비어홀 전극을 형성하기 위하여 도전 페이스트를 상기 영역에 충전하는 공정; 을 더 포함한다.
또 다른 바람직한 실시형태에 있어서, 적층 세라믹 전자부품의 제조방법은 복합 세라믹 그린 시트를 준비한 후에 비어홀 전극이 형성된 부분에 관통홀을 형성하고, 상기 관통홀에 도전 페이스트를 충전하여 비어홀 전극을 형성한다.
또 다른 바람직한 실시형태에 있어서, 상기 제 2 전사재의 세라믹 그린 시트는 제 2 캐리어 필름 상에 세라믹 그린 시트를 성형함으로써 제조된다.
또 다른 바람직한 실시형태에 있어서, 적층 세라믹 전자부품의 제조방법은 제 1, 제 2 세라믹 영역을 갖는 복합 세라믹 그린 시트, 및 상기 복합 세라믹 그린 시트를 지지하는 제 3 캐리어 필름을 포함하는 제 3 전사재를 준비하는 공정; 제 1 전사 공정과 제 3 전사 공정 사이에 적어도 하나의 제 3 전사재로부터 복합 세라믹 그린 시트를 전사하는 공정; 을 더 포함한다.
본 발명의 다른 넓은 국면은 적층 세라믹 전자부품에 관한 것으로, 상술한 제조방법에 의해 얻어진 세라믹 소결체; 상기 세라믹 소결체의 외부 표면 상에 배열되고, 상기 세라믹 소결체 내의 도체와 전기적으로 접속되는 복수의 외부 전극; 을 포함한다.
본 발명의 또 다른 넓은 국면은 적층 세라믹 전자부품에 관한 것으로, 세라믹 소결체; 코일부 및 상기 코일부의 양단과 접속된 제 1, 제 2 인출부를 갖는 상기 세라믹 소결체 내에 배열된 적어도 하나의 코일 도체; 제 1 인출부의 단부 또는 제 2 인출부의 단부와 전기적으로 접속된 세라믹 소결체의 외부 표면 상에 배열된 복수의 외부 전극; 을 포함하며, 상기 세라믹 소결체는 자성체 세라믹 및 비자성체 세라믹을 포함하고, 상기 코일 도체의 코일부가 비자성체 세라믹으로 피복되고, 상기 코일 도체의 제 1, 제 2 인출부가 비자성체 세라믹으로 피복된다.
도 1은 본 발명의 제 1 실시형태에 따른 적층 세라믹 전자부품의 외관을 나타내는 사시도이다.
도 2a∼도 2c는 각각 도 1의 A-A선, B-B선 및 C-C선에 따른 적층 세라믹 부품의 단면도이다.
도 3a∼도 3f는 제 1 실시형태의 적층 세라믹 전자부품을 제조하기 위하여 준비된 복합 그린 시트를 설명하는 평면도이다.
도 4a∼도 4f는 제 1 실시형태의 적층 세라믹 전자부품을 제조하기 위하여 준비된 복합 그린 시트를 나타내는 도식적 평면도이다.
도 5a∼도 5c는 제 1 실시형태에서 준비된 복합 그린 시트를 제조하는 제조 공정을 설명하기 위한 평면도이다.
도 6a∼도 6d는 제 1 실시형태에서 준비된 제 1 전사재를 준비하는 공정을 설명하기 위한 평면도이다.
도 7a∼도 7c는 제 1 실시형태에서 준비된 도체 부착 복합 그린 시트를 제조하는 제조 공정을 설명하기 위한 평면도이다.
도 8a∼도 8c는 제 1 실시형태에 있어서, 제 2 전사재로부터 세라믹 그린 시트를 전사하는 것을 설명하기 위한 평면도이다.
도 9a 및 도 9b는 제 1 실시형태에 있어서, 제 1 전사재로부터 도체 부착 복합 그린 시트를 전사하는 공정을 설명하기 위한 평면도이다.
도 10은 본 발명의 제 2 실시형태에 따른 적층 세라믹 전자부품을 나타내는 사시도이다.
도 11a 및 도 11b는 각각 도 10의 A-A선 및 B-B선에 따른 적층 세라믹 부품의 단면도이다.
도 12a∼도 12d는 제 2 실시형태에서 적층된 복합 그린 시트를 나타내는 평면도이다.
도 13a 및 도 13b는 제 2 실시형태에서 준비된 도체 부착 복합 그린 시트 및 복합 그린 시트를 나타내는 평면도이다.
도 14a∼도 14d는 제 2 실시형태에 있어서, 제 2 코일을 형성하는 적층 부분에 사용되는 복합 그린 시트를 나타내는 평면도이다.
도 15는 본 발명의 제 2 실시형태의 변형예에 따른 적층 세라믹 전자부품을 나타내는 사시도이다.
도 16a 및 도 16b는 각각 도 15의 A-A선 및 B-B선에 따른 제 2 실시형태의 변형예의 단면도이다.
도 17은 본 발명의 제 3 실시형태에 따른 적층 세라믹 전자부품의 사시도이다.
도 18a∼도 18c는 각각 도 17의 A-A선, B-B선 및 C-C선을 따른 적층 세라믹 전자부품의 단면도이다.
도 19는 본 발명의 제 4 실시형태에 따른 적층 세라믹 전자부품의 외관을 나타내는 사시도이다.
도 20a∼도 20c는 각각 도 19의 A-A선, B-B선 및 C-C선을 따른 적층 세라믹 전자부품의 단면도이다.
도 21은 본 발명의 제 5 실시형태에 따른 적층 세라믹 전자부품의 외관을 나타내는 사시도이다.
도 22a∼도 22c는 각각 도 21의 A-A선, B-B선 및 C-C선을 따른 적층 세라믹 전자부품의 단면도이다.
도 23은 본 발명의 제 6 실시형태에 따른 적층 세라믹 전자부품의 종단면도이다.
도 24는 도 23에 나타낸 제 6 실시형태의 적층 세라믹 전자부품의 변형예를 나타내는 종단면도이다.
도 25는 도 23에 나타낸 제 6 실시형태의 적층 세라믹 전자부품의 다른 변형예를 나타내는 종단면도이다.
이하의 도면을 참조하면서 본 발명의 실시형태를 설명하여 본 발명을 명확하게 한다.
도 1은 본 발명의 제 1 실시형태에 따른 적층 세라믹 전자부품(1)의 외관을 나타내는 사시도이다. 상기 적층 세라믹 전자부품(1)은 폐자로형의 공통 모드 모놀리식 초크 코일이다.
상기 적층 세라믹 전자부품(1)은 직육면체의 세라믹 소결체(2)를 포함한다. 상기 세라믹 소결체(2) 상에는 제 1, 제 2 외부 전극(3,4) 및 제 3, 제 4 외부 전극(5,6)이 형성된다. 외부 전극(3,4)은 세라믹 소결체(2)의 한쪽 단면에 형성되고, 외부 전극(5,6)은 외부 전극(3,4)이 형성된 단면과 대향하는 세라믹 소결체(2)의 다른 단면에 형성된다.
도 2a는 도 1의 A-A선에 따른 적층 세라믹 부품의 단면도이고, 도 2b는 도 1의 B-B선에 따른 적층 세라믹 부품의 단면도이며, 도 1c는 도 1의 C-C선에 따른 적층 세라믹 부품의 단면도이다.
세라믹 소결체(2)는 자성체 세라믹(7) 및 비자성체 세라믹(8)을 포함한다. 제1, 제 2 코일(9,10)은 상기 비자성체 세라믹(8) 내부에 형성된다. 상기 코일(9,10)은 세라믹 소결체(2) 내부에 폭 방향으로 권회되어 있다. 코일(9)의 상측의 인출부(9a)는 세라믹 소결체(2)의 단면(2a)에 인출되고, 코일(9)의 하측의 인출부(9b)는 세라믹 소결체(2)의 단면(2b)에 인출된다. 또한, 코일(10)의 상측의 인출부(10a)도 단면(2a)에 인출되고, 하측의 인출부(10b)는 단면(2b)에 인출된다.
도 2b는 도 1의 B-B선을 따른 단면을 나타내는 것으로, 코일 인출부(9a,9b)는 점섬으로 나타낸다. 코일 인출부(10a,10b)는 실제로 위쪽 페이지에 평행한 부분에 놓여 도 2b의 평면에는 나타나지 않지만, 일점 쇄선으로 나타낸다.
도 11b, 도 16b, 도 18b, 도 20b, 및 도 22b도 동일하게 나타낸다.
단면(2a)에 인출된 코일(9,10)의 인출부(9a,10a)는 각각 외부 전극(3,4)과 전기적으로 접속된다. 반면에, 코일(9,10)의 인출부(9b,10b)는 각각 단면(2b) 상에 외부 전극(5,6)과 전기적으로 접속된다.
제 1 코일(9) 및 제 2 코일(10)은 세라믹 소결체(2) 내부에 두께 방향으로 배치된다. 비자성체 세라믹(8) 내부에 형성된 코일(9,10)은 상, 하측에서부터 자성체 세라믹(7)으로 피복된다.
이 실시형태의 적층 세라믹 전자부품(1)의 제조방법을 도 3a∼도 9b를 참조하여 설명한다.
도 2a∼도 2c에 나타낸 외층(2c,2d)을 제조한다. 복수의 제 2 전사재를 형성하기 위하여 직육면체의 자성체 세라믹 그린 시트를 갖는 캐리어 필름을 준비한다.
외층(2c,2d) 사이에 끼인 부분을 형성하기 위하여 도 3a∼도 3f 및 도 4a∼도4f에 나타낸 시트를 준비한다. 도 3a에 나타낸 복합 그린 시트(11)는 제 1 세라믹 영역으로서 자성체 세라믹 영역(12)을, 제 2 세라믹 영역으로서 비자성체 세라믹 영역(13)을 포함한다. 도 3b∼도 7c에 관하여 자성체 세라믹 및 비자성체 세라믹은 도 3a에 나타낸 바와 같이 해칭 영역을 다른 방향으로 하여 구별된다.
복합 그린 시트(11)를 얻기 위하여, 도 5a에 나타낸 바와 같이 테레프탈산 폴리에틸렌과 같은 합성 수지로 제작된 캐리어 필름(14)을 준비한다. 캐리어 필름(14) 상에 자성체 세라믹 페이스트를 인쇄하여 자성체 세라믹 영역(12)을 형성한다.
자성체 세라믹 영역(12)이 형성되어 있지 않은 영역 상의 캐리어 필름(14) 상에 비자성체 세라믹 페이스트를 인쇄하여 비자성체 세라믹 영역(13)을 형성한다(도 5c 참조).
이와 같이 하여, 캐리어 필름(14) 상에 복합 그린 시트(11)를 포함하는 본 발명의 제 3 전사재(15)가 준비된다.
도 3b에 나타낸 도체 부착 복합 그린 시트(21)도 유사한 방법으로 형성한다. 도체 부착 복합 그린 시트(21)에 있어서, 복합 그린 시트(11) 상에 도전 페이스트를 전기적으로 인쇄함으로써 코일(9)의 일부를 형성하는 도체(22)가 제조된다. 도체(22)의 외측단은 인출부(9a)의 상부를 형성한다.
도체 부착 복합 그린 시트(21)의 제조방법을 도 6a∼도 6d를 참조하여 설명한다.
도 6a에 나타낸 바와 같이 제 1 캐리어 필름(23)을 준비한다. 제 1 캐리어 필름(23) 상에 자성체 세라믹 페이스트 및 비자성체 세라믹 페이스트를 순서대로 인쇄하여 자성체 세라믹 영역(24) 및 비자성체 세라믹 영역(25)을 형성한다. 이와 같이 하여 복합 그린 시트를 제조한다. 이 복합 그린 시트의 상면에, 구체적으로 비자성체 세라믹 영역(25)의 상면에, 도전 페이스트를 인쇄하여 도체(22)를 형성한다.
이에 따라, 도 6d에 나타낸 제 1 전사재(26)가 얻어진다.
제 1 전사재(26)에 있어서, 상기 도체(22)는 내측단에 비어홀 전극(27)을 갖는다. 상기 비어홀 전극(27)은 레이저 또는 펀칭을 사용하여 관통홀을 개구하고, 상기 도체(22)를 형성하는 동안 도전 페이스트를 상기 관통홀 내에 충전하도록 인쇄함으로써 형성된다.
도 3c에 나타낸 도체 부착 복합 그린 시트(31)도 유사한 방법으로 형성한다.도 7a에 있어서, 복합 그린 시트(11,21)와 동일하게 하여 캐리어 필름(도시하지 않음) 상에 복합 그린 시트(32)를 형성한다. 또한, 도 3c에 자성체 세라믹 영역(33) 및 비자성체 세라믹 영역(34)을 나타낸다.
복합 그린 시트(32)에 있어서, 비어홀 전극이 형성된 부분에 관통홀을 개구한다. 도전 페이스트를 복합 그린 시트(32)의 상면에 인쇄한다. 인쇄 공정 동안 도전 페이스트를 관통홀에 충전한다. 도 7b 및 도 7c에 나타낸 바와 같이, 도체(35)는 상기 관통홀(32a)을 충전하는 비어홀 전극(36)과 전기적으로 접속된다.
도 3d에 나타낸 도체 부착 복합 그린 시트(41)는 상기 도체 부착 복합 그린 시트(31)와 동일한 구성을 갖는다. 이 도체 부착 복합 그린 시트(31,41)는 도체(35,45)와 접속되어 1턴 코일(one turn of coil)을 형성한다. 도체 부착 복합그린 시트(31,41)를 반복하여 적층함으로써 소망하는 권수를 갖는 코일을 제조할 수 있다.
도 3e에 나타낸 도체 부착 복합 그린 시트(51)는 상기 도체 부착 복합 그린 시트(21)와 동일하게 단부에 하측 인출부(9b)를 갖는 도체(52)를 포함한다. 도체 부착 복합 그린 시트(51)는 비어홀 전극이 없는 코일(9)의 하단 부분을 포함한다.
도체 부착 복합 그린 시트(51)의 하측에는 도 3f에 나타낸 복합 그린 시트(11)를 필요한 수만큼 적층한다.
도 4a∼도 4f는 적층 세라믹 전자부품(1)의 하부에 배열된 코일(10)을 수용하는 복합 그린 시트를 나타내는 도식적 평면도이다. 도 4a에 나타낸 바와 같이, 코일(9,10)을 분리하기 위한 복합 그린 시트(11)가 하부의 정상에 적층된다. 복합 그린 시트(11)의 하부에는 도 4b∼도 4f에 나타낸 도체 부착 복합 그린 시트(61, 62,63,64) 및 복합 그린 시트(11)가 이 순서로 적층된다. 도체 부착 복합 그린 시트(61,64)는 각각 제 1 코일(9)에 사용된 도체 부착 복합 그린 시트(21,51)에 대응하고, 각각 도체(65,66)를 갖는다. 코일 인출부(10a,10b)의 위치가 도체 부착 복합 그린 시트(21,51)의 코일 인출부(9a,9b)의 위치와 다르다. 도체 부착 복합 그린 시트(62,63)는 상기 도체 부착 복합 그린 시트(31,41)와 동일한 구성을 갖는다.
이 실시형태의 적층 세라믹 전자부품(1)을 제조하기 위하여, 자성체 세라믹으로 제작된 외층을 형성하는 복수의 그린 시트를 상하로 적층한 후, 그 사이에 도 3a∼도 4f에 나타낸 복합 그린 시트를 적층한다. 얻어진 적층체를 두께 방향으로 가압한 후 소결한다. 따라서, 도 1에 나타낸 세라믹 소결체(2)가 얻어진다. 세라믹 소결체(2)의 외부 표면에 외부 전극(3∼6)을 형성한다. 따라서, 적층 세라믹 전자부품(1)이 얻어진다.
상기 복합 그린 시트의 적층 방법을 도 8a∼도 9b를 참조하여 설명한다.
도 8a에 나타낸 바와 같이, 하측 외층 부분을 형성하기 위하여 제 2 전사재(71)를 준비한다. 상기 제 2 전사재(71)는 제 2 캐리어 필름(72) 상에 배열된 직육면체의 자성체 세라믹을 포함한다.
도 8b에 나타낸 바와 같이, 평탄한 적층 스테이지(74) 상에, 제 2 전사재(71)를 자성체 세라믹 그린 시트(73)의 측면에서 가압한다. 제 2 캐리어 필름(72)은 자성체 세라믹 그린 시트(73)로부터 박리된다. 이와 같이 하여, 자성체 세라믹 그린 시트(73)를 제 2 전사재(71)에서 적층 스테이지(74)로 전사할 수 있다.
상기 공정을 반복함으로써, 도 8c에 나타낸 바와 같이 복수의 자성체 세라믹 그린 시트(73)를 적층한다. 도 4f에 나타낸 복합 그린 시트(11)를 동일한 전사법에 의해 적층한다. 복합 그린 시트(11)가 캐리어 필름(14)에 지지되고, 이에 따라 제 3 전사재(15)가 형성된다. 제 3 전사재(15)를 도 8c에 나타내는 바와 같이, 이미 적층된 자성체 세라믹 그린 시트(73) 상에 가압된 복합 그린 시트(11)에 적층하고, 상기 캐리어 필름(14)을 박리한다. 이와 같이 하여, 복합 그린 시트(11)가 제 3 전사재(15)로부터 전사된다.
도 9a에 나타내는 바와 같이, 도체 부착 복합 그린 시트(51)를 동일한 전사법으로 적층한다. 즉, 제 1 캐리어 필름(77)으로 지지된 도체 부착 복합 그린시트(51)를 갖는 제 1 전사재(78)를 준비한다. 제 1 전사재(78)를 이미 적층된 복합 그린 시트(11) 상에 가압된 도체 부착 복합 그린 시트(51)에 적층한다. 그런 후 제 1 캐리어 필름(77)을 박리한다. 이와 같이 하여, 도체 부착 복합 그린 시트(51)가 적층된다. 도 9b에 나타내는 바와 같이, 도체 부착 복합 그린 시트(41)도 동일한 전사법으로 적층한다. 상기 공정을 거쳐 상술한 세라믹 소결체(2)를 얻기 위한 적층체가 얻어진다.
이 실시형태의 적층 세라믹 전자부품(1)의 제조방법에 있어서, 캐리어 필름에 지지된 복합 그린 시트 또는 도체 부착 복합 그린 시트를 갖는 전사재를 준비한다. 복합 그린 시트 및 도체 부착 복합 그린 시트를 순서대로 적층한다. 따라서, 세라믹 소결체(2)를 얻기 위한 적층체가 얻어진다.
도 10은 본 발명의 제 2 실시형태에 따른 적층 세라믹 전자부품으로서 칩형 모놀리식 공통 모드 초크 코일을 나타내는 사시도이다. 도 11a 및 도 11b는 각각 도 10의 A-A선 및 B-B선에 따른 적층 세라믹 전자부품의 단면도이다.
적층 세라믹 전자부품(101)은 세라믹 소결체(102)를 포함한다. 제 2 실시형태에 있어서도, 제 1, 제 2 코일(9,10)은 세라믹 소결체(102)의 상측 부분 및 하측 부분에 배열된다. 세라믹 소결체(102)는 상기 세라믹 소결체(2)와 동일하게 자성체 세라믹(103) 및 비자성체 세라믹(104)으로 구성된다. 상기 코일(9,10)의 코일부는 비자성체 세라믹(104) 내부에 형성된다.
제 2 실시형태는 비자성체 세라믹(104)이 코일(9,10)의 코일부에만 형성되고, 인출부(9a,9b,10a,10b)에는 형성되지 않은 점이 제 1 실시형태와 다르다. 제 2실시형태의 적층 세라믹 전자부품(101)의 그 외의 점은 제 1 실시형태의 적층 세라믹 전자부품(1)과 동일하다.
세라믹 소결체(102)는 도 12a∼도 12d, 도 13a와 도 13b, 도 14a∼도 14d에 나타낸 시트를 적층하고, 얻어진 적층체를 소결함으로써 얻어진다.
도 12a에 나타낸 직육면체의 자성체 세라믹 그린 시트(111)를 필요한 수만큼 적층함으로써 적층 세라믹 전자부품(101)의 상측 부분 및 하측 부분에 외층을 형성한다.
상측의 코일(9)을 제조하기 위하여 도 12b에 나타낸 도체 부착 그린 시트(112), 도 12c에 나타낸 도체 부착 그린 시트(113), 도 12d에 나타낸 도체 부착 그린 시트(114)를 이 순서로 상측에서 하측으로 적층한다. 도체 부착 그린 시트(112)는 자성체 세라믹 영역(116) 및 비자성체 세라믹 영역을 포함한다. 비자성체 세라믹 영역은 도 12b에 도시하지는 않지만 도체(118)의 하측에 형성된다. 비어홀 전극은 도체(118)의 내측 단부에 배열된다. 비어홀 전극은 레이저 또는 펀칭을 사용하여 세라믹 그린 시트 내부에 관통홀을 개구함으로써 형성되고, 관통홀에 도체(118)와 동일한 재료로 제조된 도전 페이스트를 충전함으로써 형성된다.
도 12c에 나타낸 도체 부착 그린 시트(113)는 직육면체 프레임 내부의 코일부의 영역에 형성된 직육면체 비자성체 세라믹 영역(119), 및 남은 영역에 형성된 자성체 세라믹 영역(120)을 포함한다. 직육면체 프레임 내부의 비자성체 세라믹 영역(119)의 1/2턴 부분에 있어서, 도전 페이스트를 인쇄함으로써 도체(121)가 형성된다. 상기 도체(121)는 한쪽 단부(121a)에 비어홀 전극을 갖는다.
도 12d에 나타낸 도체 부착 그린 시트(114)는 상기 도체 부착 그린 시트(113)와 동일하게 직육면체의 비자성체 세라믹 영역(119)을 포함한다. 도체(122)는 상기 도체(121)와 접속되어 1턴 코일을 형성한다. 상기 도체(122)는 도체(121)의 단부만을 피복한다.
도체 부착 그린 시트(113,114)를 교대로 적층함으로써 적절한 턴수의 코일(9)을 제조한다.
도체 부착 그린 시트(114)의 하측에는 도 13a에 나타낸 복합 그린 시트(123)를 적층한다. 복합 그린 시트(123)는 직육면체의 비자성체 세라믹 영역(125), 및 상기 복합 그린 시트(123)의 남은 영역에 형성된 자성체 세라믹 영역(124)을 포함한다. 코일 인출부(9b)를 갖는 도체(126)는 1/2턴에 의해 비자성체 세라믹 영역(125)을 피복하도록 인쇄된다. 상기 도체(126)의 내측 단부는 상측에 적층된 도체 부착 복합 그린 시트의 비어홀 전극과 전기적으로 접속된다. 따라서, 복합 그린 시트(123)는 비어홀 전극을 갖지 않는다.
도체 부착 복합 그린 시트(123)의 하측에는 도 13b에 나타낸 복합 그린 시트(131)를 필요한 수만큼 적층한다. 복합 그린 시트(131)는 직육면체의 비자성체 세라믹 영역(133), 및 상기 복합 그린 시트(131)의 남은 영역에 형성된 자성체 세라믹 영역(132)을 포함한다. 복합 그린 시트(131)는 상부 코일(9)과 하부 코일(10)을 분리하도록 배열된다.
도 14a∼도 14d는 코일(10)을 형성하는 적층체에 사용된 복합 그린 시트를 나타내는 평면도이다. 복합 그린 시트(141)는 코일 인출부의 위치가 다른 것을 제외하고 도체 부착 복합 그린 시트(123)과 동일한 구성을 갖는다. 즉, 도체(142)는 코일(10)의 인출부(10a)를 갖는다.
도 14b 및 도 14c에 나타낸 도체 부착 복합 그린 시트(143,144)는 코일(9)을 형성하는 도체 부착 복합 그린 시트(113,114)와 동일한 구성을 갖는다. 도 14d에 나타낸 도체 부착 복합 그린 시트(145)는 상부 코일(9)에 배열된 도체 부착 그린 시트(112)와 실질적으로 동일한 구성을 갖는다. 즉, 도체(146)는 코일(10)의 인출부(10b)를 갖는다.
상술한 복합 그린 시트를 제 1 실시형태와 동일한 전사법에 의해 적층하고, 적층체의 상부 및 하부에 자성체 세라믹 그린 시트(111)를 전사법에 의해 적층한다. 얻어진 적층체를 두께 방향으로 가압한 후 소결한다. 따라서, 제 2 실시형태의 세라믹 소결체(102)가 얻어진다.
제 1, 제 2 실시형태의 세라믹 소결체(2,102)는 각각 4개의 외부 전극으로 형성된다. 제 1, 제 2 실시형태의 변형예와 같이 적층 세라믹 전자부품(151)은 세라믹 소결체(152)의 외부 표면 상에 6개 또는 그 이상의 외부 전극(153∼158)을 포함한다. 이 경우에, 도 16a 및 도 16b에 나타낸 바와 같이, 세라믹 소결체(152)는 제 1, 제 2 실시형태와 동일한 방법으로 두께 방향에 배열된 3개의 코일을 포함한다.
본 발명에 있어서, 세라믹 소결체 내에 배열된 코일의 수 및 내부 전극의 수는 어떤 특정한 수로 한정되지 않는다.
도 17은 본 발명의 제 3 실시형태에 따른 적층 세라믹 전자부품(201)의 외관을 나타내는 사시도이다. 도 18a∼도 18c는 각각 도 17의 A-A선, B-B선 및 C-C선을따른 적층 세라믹 전자부품(201)의 단면도이다. 제 3 실시형태의 적층 세라믹 전자부품(201)에 있어서, 제 1, 제 2 실시형태와 같이 세라믹 소결체(202)는 자성체 세라믹(203) 및 비자성체 세라믹(204)으로 구성된다. 세라믹 소결체(202)는 제 1, 제 2 코일(9,10)을 수용한다. 코일(9)은 코일 도체가 권회되어 있는 코일부와 제 1, 제 2 인출부(9a,9b)를 포함한다. 또한, 코일(10)도 코일 도체가 권회되어 있는 코일부와 제 1, 제 2 인출부(10a,10b)를 포함한다. 비자성체 세라믹(204)은 제 2 실시형태와 다르다. 제 2 실시형태의 적층 세라믹 전자부품(1)에 있어서, 비자성체 세라믹층은 코일(9)의 코일 인출부(9a,9b) 및 코일(10)의 코일 인출부(10a,10b)의 상측과 하측에는 형성되어 있지 않는다. 제 3 실시형태에 있어서는 각 코일 인출부(9a,10a)가 비자성체 세라믹층(204a) 사이에 끼워져 있고, 각 코일 인출부(9b,10b)가 비자성체 세라믹층(204b) 사이에 끼워져 있다. 제 3 실시형태의 나머지 구성은 상기 제 2 실시형태와 동일하다. 동일한 부품에 대해서는 동일한 참조 부호로 나타내고, 설명은 생략한다.
비자성체 세라믹층(204a,204b) 내에 코일 인출부(9a,9b,10a,10b)를 형성함으로써 노멀 임피던스(normal impedance)를 감소시킬 수 있다.
제 1 실시형태에 있어서도, 코일 인출부(9a,9b,10a,10b)는 비자성체 세라믹 내에 형성되어 있기 때문에 제 1 실시형태도 낮은 노멀 임피던스를 갖는다는 이점이 있다.
도 19는 본 발명의 제 4 실시형태에 따른 적층 세라믹 전자부품(251)의 외관을 나타내는 사시도이다. 도 20a∼도 20c는 각각 도 19의 A-A선, B-B선 및 C-C선을따른 적층 세라믹 전자부품의 단면도이다.
제 4 실시형태의 적층 세라믹 전자부품(251)은 제 3 실시형태와 동일하게, 비자성체 세라믹층(204c,204d)의 내부에 형성된 코일(9)의 코일 인출부(9a,9b) 및 코일(10)의 코일 인출부(10a,10b)를 포함한다. 도 20c에 나타낸 바와 같이, 코일 인출부(9a,10a)를 둘러싸는 비자성체 세라믹층(204c,204d)은 세라믹 소결체(252)의 각각의 높이에 있어서, 전체 폭을 따라 연장된다. 제 3 실시형태에 있어서, 코일 인출부(9a,10a) 주위의 부분은 비자성체 세라믹층(204a,204b)으로 형성된다. 제 4 실시형태에서는 코일 인출부에 있어서 비자성체 세라믹층(204c,204d)은 세라믹 소결체(252)의 전체 폭을 따라 연장된다.
도 21은 본 발명의 제 5 실시형태에 따른 적층 세라믹 전자부품(301)의 외관을 나타내는 사시도이다. 도 22a∼도 22c는 각각 도 21의 A-A선, B-B선 및 C-C선을 따른 적층 세라믹 전자부품의 단면도이다.
도 22a에 나타내는 바와 같이 제 5 실시형태의 적층 세라믹 전자부품(301)에 있어서, 세라믹 소결체(302)는 자성체 세라믹(303) 및 비자성체 세라믹(304)을 포함한다. 비자성체 세라믹(304)은 세라믹 소결체(302)의 길이 방향에서 코일(9,10)의 코일부로부터 바깥쪽으로 연장한다. 즉, 세라믹 소결체(302)는 중앙에 자성체 세라믹(303), 길이 방향의 양 단부에 비자성체 세라믹(304)을 포함한다. 비자성체 세라믹(304)은 코일(9,10)의 코일부를 피복하기 위하여 세라믹 소결체(302)의 길이 방향 단부로부터 안쪽으로 연장된다. 따라서, 코일(9,10)의 코일 인출부(9a,9b,10a,10b)는 비자성체 세라믹(304)으로 피복되어 있다. 세라믹 소결체(302)의 길이 방향 단부는 전체적으로 비자성체 세라믹(304)으로 형성된다. 제 5 실시형태의 그 외의 구성은 제 2 실시형태와 동일하다.
제 5 실시형태의 적층 세라믹 전자부품(301)에 있어서, 비자성체 세라믹(304)이 코일 인출부(9a,9b,10a,10b)를 전체적으로 피복하고 있기 때문에, 적층 세라믹 전자부품(301)의 고주파 특성 및 노멀 임피던스가 향상된다.
도 23은 본 발명의 제 6 실시형태에 따른 적층 세라믹 전자부품(401)의 종단면도이다.
적층 세라믹 전자부품(401)에 있어서, 세라믹 소결체(402)는 코일(403)을 포함한다. 코일(403)의 상단은 세라믹 소결체(402)의 단면(402a)에 인출되고, 반면에 코일(403)의 하단은 다른 단면(402b)에 인출된다. 제 1∼제 5 실시형태에서와 동일하게, 상기 코일(403)은 비자성체 세라믹(405)으로 피복되고, 상기 적층 세라믹 전자부품(401)의 남은 부분은 자성체 세라믹(406)으로 형성된다. 비자성체 세라믹층(407)은 코일(403)의 상부(403a)와 하부(403b) 사이에, 세라믹 소결체(402) 내의 높이에 있어서 전체적으로 가로 방향으로 연장된다.
408, 409는 외부 전극을 나타낸다. 외부 전극(408,409)은 각각 단면(402a,403b)을 피복하도록 배열된다. 외부 전극(408,409)은 코일(403)의 상단 및 하단에 전기적으로 접속된다. 제 6 실시형태의 적층 세라믹 전자부품(401)도 제 1∼제 5 실시형태와 동일한 방법으로 제조한다. 즉, 전사법에 의해 도체 부착 복합 그린 시트를 적층하고, 적층체 상하에 자성체 그린 시트를 적층하여, 얻어진 적층체를 소결한다. 제 6 실시형태의 적층 세라믹 전자부품(401)을 제 1 실시형태의 적층세라믹 전자부품(1)과 동일하게, 종래의 모놀리식 인덕터와 비교하여 간단한 공정을 거쳐 저렴한 비용으로 제조할 수 있다. 도체를 인쇄할 때 복합 그린 시트의 정상면이 평탄하기 때문에, 도전 페이스트의 인쇄 정밀도를 높일 수 있다.
제 6 실시형태의 적층 세라믹 전자부품(401)은 코일(403)의 상측 부분(403a)과 하측 부분(403b) 사이에 비자성체 세라믹층(407)을 포함하기 때문에, 개자로형 인덕터를 제공한다. 코일(403)의 각 높이에서 코일 도체간의 자속(magnetic flux)의 발생을 억제한다. 또한, 상측 부분(403a)과 하측 부분(403b) 사이에 자속이 발생하는 것을 억제한다. 따라서, 전류 중첩 특성이 우수하고 인덕턴스값의 저하가 발생하기 어려운 모놀리식 인덕터를 제공할 수 있다.
도 24는 도 23에 나타낸 제 6 실시형태의 적층 세라믹 전자부품(401)의 변형예의 종단면도이다. 적층 세라믹 전자부품(401)은 세라믹 소결체(402) 내에 중간 위치에 가로 부분으로 전체적으로 연장된 비자성체 세라믹층(407)을 포함한다. 도 24에 나타낸 바와 같이, 비자성체 세라믹층(407a)은 코일(403)이 권회되어 있는 영역내에만 연장된다. 이 경우, 개자로형 인덕터를 얻는다.
도 25는 적층 세라믹 전자부품(401)의 또 다른 변형예를 나타내는 종단면도이다. 도 25에 나타낸 적층 인덕터(421)에 있어서, 비자성체 세라믹층(407b)은 코일(403)이 권회되어 있는 영역의 외측에만 배열된다. 이 경우도, 개자로형 인덕터를 얻는다.
코일의 상측 부분(403a)과 하측 부분(403b) 사이에 이르는 큰 자속을 억제하기 위하여, 비자성체 세라믹층(407,407a,407b)은 상기 자속을 차단하는 위치에 배열된다. 비자성체 세라믹층의 위치는 상기 실시형태 및 변형예로 한정되지 않는다.
본 발명의 적층 세라믹 전자부품의 제조방법에 따르면, 상기 제 1, 제 2 전사재를 준비하고 제 1∼제 3 전사 공정을 거쳐, 세라믹 적층체가 얻어진다. 인쇄를 반복하는 종래의 인쇄 적층 공법에 비하여, 공정이 간략하고 적층 세라믹 전자부품의 비용을 절감할 수 있다.
인쇄 적층 공법에 있어서, 하층의 표면의 평탄성이 충분하지 않아 페이스트가 번지거나 밀리는 경우가 발생하여, 세라믹 부품은 특성에 변동이 있었다. 반면에, 본 발명에 따르면 도체가 인쇄된 하층은 평탄하다. 또한, 도체 부착 복합 그린 시트 및 세라믹 그린 시트는 전사법에 의해 적층되기 때문에, 신뢰성이 우수하고 특성의 변동이 적은 적층 세라믹 전자부품을 제공할 수 있다.
도체 부착 복합 그린 시트의 도체와 접속하도록 적어도 하나의 제 1 전사재에 있어서, 비어홀 전극은 복합 그린 시트에 형성된다. 복수의 도체가 비어홀 전극을 개재하여 전기적으로 접속된다. 따라서, 인덕터로서 기능하는 코일 도체를 용이하게 제조할 수 있다.
제 1 세라믹 영역이 자성체 세라믹으로 형성되고, 제 2 세라믹 영역이 비자성체 세라믹으로 형성된다. 코일을 형성하는 도체를 비자성체 세라믹 영역에 배열함으로써, 개자로형 적층 코일을 용이하게 제조할 수 있다.
제 2 전사재의 세라믹 그린 시트를 자성체 세라믹으로 형성하는 경우, 적층 세라믹 전자부품의 상측 및 하측의 외층을 자성체 세라믹으로 형성한다.
제 1 세라믹 영역 및 제 2 세라믹 영역이 각각 자성체 세라믹 페이스트 및 비자성체 세라믹 페이스트를 인쇄함으로써 형성된다. 제 1, 제 2 세라믹 영역이 서로 포개지지 않기 때문에, 평탄한 정상면을 갖는 복합 세라믹 그린 시트를 용이하게 제조할 수 있다.
복합 세라믹 그린 시트를 제조하는 경우, 비어홀 전극 형성 영역 외에 제 1, 제 2 세라믹 영역을 유지하고, 비어홀 전극 형성 영역에 도전 페이스트를 충전함으로써, 비어홀 전극을 제조한다. 이와 같은 방법으로, 높은 신뢰성의 전기적 접속을 갖는 비어홀 전극을 제조할 수 있다.
복합 세라믹 그린 시트를 형성한 후, 비어홀 전극 형성 영역에 관통홀을 개구하고 관통홀에 도전 페이스트를 충전함으로써, 비어홀 전극을 제조한다. 비어홀 전극 형성의 공정이 간략화된다. 관통홀에 도전 페이스트를 충전하는 공정을 도체를 인쇄하는 공정과 동시에 행하여, 공정의 간략화를 도모할 수 있다.
제 2 캐리어 필름 상에 세라믹 그린 시트를 성형함으로써 제 2 전사재의 세라믹 그린 스트를 제조하는 경우, 닥터 블레이드법 등의 세라믹 그린 시트 성형법을 사용한다.
복합 세라믹 그린 시트 및 상기 복합 세라믹 그린 시트를 지지하는 제 3 캐리어 필름을 포함하는 제 3 전사재를 준비한다. 복합 세라믹 그린 시트를 제 1 전사 공정과 제 3 전사 공정 사이에 적어도 하나의 제 3 전사재로부터 전사한다. 제 1 세라믹 영역과 제 2 세라믹 영역 중 하나를 코일 등의 도체의 상하와 접촉하도록 형성한다.
본 발명의 적층 세라믹 전자부품은 본 발명의 적층 세라믹 전자부품의 제조방법에 의해 얻어진다. 세라믹 소결체 내에 제 1, 제 2 세라믹 영역을 갖는 적층 세라믹 전자부품에 있어서, 제 1, 제 2 세라믹 영역의 재료를 선택함으로써 개자로형 적층 코일 등의 여러 기능을 갖는 적층 세라믹 전자부품을 제조할 수 있다.
본 발명에 의해 제공되는 적층 세라믹 전자부품에 있어서, 코일의 코일부뿐만 아니라 제 1, 제 2 코일 인출부도 비자성체 세라믹 내에 형성되기 때문에, 상기 부품을 모놀리식 인덕터로 사용하는 경우, 노멀 임피던스를 감소시킬 수 있다.

Claims (14)

  1. 제 1 세라믹 영역 및 제 1 세라믹 영역과는 다른 세라믹으로 구성된 제 2 세라믹 영역을 갖는 복합 세라믹 그린 시트의 한 표면에 도체가 부착된 도체 부착 복합 그린 시트와, 복합 그린 시트를 지지하는 제 1 캐리어 필름(carrier film)을 포함하는 제 1 전사재(transfer member)를 준비하는 공정;
    세라믹 그린 시트와 상기 세라믹 그린 시트를 지지하는 제 2 캐리어 필름을 포함하는 제 2 전사재를 준비하는 공정;
    적층 스테이지 상에 적어도 하나의 제 2 전사재의 세라믹 그린 시트를 전사하는 제 1 전사 공정;
    이미 적층된 적어도 하나의 세라믹 그린 시트 상에, 적어도 하나의 제 1 전사재의 도체 부착 복합 그린 시트를 전사하는 제 2 전사 공정;
    이미 적층된 상기 도체 부착 복합 그린 시트 상에, 적어도 하나의 제 2 전사재의 세라믹 그린 시트를 전사하는 제 3 전사 공정;
    상기 제 1∼제 3 전사 공정에 의해 얻어진 적층체를 소결하는 공정; 을 포함하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  2. 제 1항에 있어서, 복수의 제 1 전사재를 준비하는 공정;
    적층 후 복수의 도체 부착 복합 그린 시트 사이에 도체가 접속하도록, 적어도 하나의 제 1 전사재의 도체 부착 복합 그린 시트의 복합 세라믹 그린 시트에 비어홀전극을 형성하는 공정; 을 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  3. 제 2항에 있어서, 복수의 도체 부착 복합 그린 시트가 적층되었을 때, 복수의 도체가 상기 비어홀 전극을 개재하여 접속되어서 코일 도체를 형성하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  4. 제 1항에 있어서, 상기 제 1 세라믹 영역이 자성체 세라믹으로 구성되고, 상기 제 2 세라믹 영역이 비자성체 세라믹으로 구성되어 있는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  5. 제 4항에 있어서, 상기 제 2 전사재의 세라믹 그린 시트가 자성체 세라믹으로 구성되어 있는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  6. 제 1항에 있어서, 제 1 전사재에 있어서 상기 도체가 상기 복합 그린 시트의 상면에 형성되어 있는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  7. 제 1항에 있어서, 제 1 전사재에 있어서 상기 도체가 상기 복합 그린 시트의 하면에 형성되어 있는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  8. 제 1항에 있어서, 자성체 세라믹 페이스트 및 비자성체 세라믹 페이스트를 인쇄함으로써, 상기 제 1 세라믹 영역 및 상기 제 2 세라믹 영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  9. 제 2항에 있어서, 비어홀 전극이 형성된 영역 외에 상기 제 1, 제 2 세라믹 영역을 형성하는 공정; 그 후, 비어홀 전극을 형성하기 위하여 상기 영역에 도전 페이스트를 충전하는 공정; 을 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  10. 제 2항에 있어서, 상기 복합 세라믹 그린 시트를 준비한 후에 비어홀 전극이 형성된 부분에 관통홀을 형성하고, 상기 관통홀에 도전 페이스트를 충전하여 비어홀 전극을 형성하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  11. 제 1항에 있어서, 상기 제 2 전사재의 세라믹 그린 시트가 상기 제 2 캐리어 필름 상에 세라믹 그린 시트를 성형함으로써 제조되는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  12. 제 1항에 있어서, 상기 제 1, 제 2 세라믹 영역을 갖는 복합 세라믹 그린 시트, 및 상기 복합 세라믹 그린 시트를 지지하는 제 3 캐리어 필름을 포함하는 제 3 전사재를 준비하는 공정;
    상기 제 1 전사 공정과 상기 제 3 전사 공정 사이에 적어도 하나의 제 3 전사재로부터 복합 세라믹 그린 시트를 전사하는 공정; 을 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  13. 제 1항에 따른 제조방법에 의해 얻어진 세라믹 소결체; 상기 세라믹 소결체의 외부 표면 상에 배열되고, 상기 세라믹 소결체 내의 도체와 전기적으로 접속되는 복수의 외부 전극; 을 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
  14. 세라믹 소결체;
    코일부 및 상기 코일부의 양단과 전기적으로 접속된 제 1, 제 2 인출부를 갖는 상기 세라믹 소결체 내에 배열된 적어도 하나의 코일 도체;
    제 1 인출부의 단부 또는 제 2 인출부의 단부와 전기적으로 접속된 세라믹 소결체의 외부 표면에 배열된 복수의 외부 전극; 을 포함하며,
    상기 세라믹 소결체는 자성체 세라믹 및 비자성체 세라믹을 포함하고, 상기 코일 도체의 코일부가 비자성체 세라믹으로 피복되고, 상기 코일 도체의 제 1, 제 2 인출부가 비자성체 세라믹으로 피복되는 것을 특징으로 하는 적층 세라믹 전자부품.
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