KR20020043779A - 소자분리막 형성 방법 - Google Patents
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Abstract
본 발명은 소자분리막 형성 방법에 관한 것으로, 특히 한 번의 식각 공정으로 4 ∼ 104㎛의 넓은 면적을 갖는 주변회로의 활성 영역의 일정부위의 소자분리 산화막과 스크라이브-레인(Scribe-lane)의 얼라인 키(Align key)가 형성될 부위의 소자분리 산화막을 식각하므로, 공정 횟수가 감소되어 그에 따른 비용이 절감되므로 소자 제조의 경제성을 향상시키는 효과가 있다.
Description
본 발명은 소자분리막 형성 방법에 관한 것으로, 특히 한 번의 식각 공정으로 4 ∼ 104㎛의 넓은 면적을 갖는 주변회로의 활성 영역의 일정부분의 소자분리 산화막과 스크라이브-레인(Scribe-lane)의 얼라인 키(Align key)가 형성될 부위의 소자분리 산화막을 식각하여 소자 제조의 경제성을 향상시키는 소자분리막 형성 방법에 관한 것이다.
반도체 소자는 매년 집적도의 증가 추세를 보이고 있으며, 이러한 집적도의 증가는 소자 각각의 구성 요소 면적 및 크기의 감소를 수반하게 되어 여러 가지 공정상의 제약을 맞게 되는데 그 중에서 소자 분리가 문제된다.
소자 분리 기술에는 크게 로코스(LOCOS)방법과 기판을 깍아 낸 다음에 CVD산화막으로 채운뒤에 평탄화하는 트렌치 아이솔레이션(Trench Isolation)방법이 있다.
종래의 소자분리막 형성 방법은 도 1a에서와 같이, 트렌치 아이솔레이션 방법에 있어서, 소자분리 영역과 활성 영역이 정의된 반도체 기판(11)상에 패드(Pad) 산화막(12), 질화막(13) 및 제 1 감광막(도시하지 않음)을 순차적으로 형성한 다음, 상기 제 1 감광막을 상기 소자분리 영역 상측에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 질화막(13), 패드 산화막 및 반도체 기판(11)을 선택 식각하여 트렌치(14)를 형성한다.
도 1b에서와 같이, 상기 제 1 감광막을 제거한 다음, 상기 트렌치(14)를 포함한 전면에 소자분리 산화막(15)을 형성한다.
도 1c에서와 같이, 상기 소자분리 산화막(15)상에 제 2 감광막(도시하지 않음)을 도포한 다음, 상기 제 2 감광막을 주변회로의 활성 영역의 일정부분에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 소자분리 산화막(15)을 선택 식각한 후, 상기 제 2 감광막을 제거한다.
도 1d에서와 같이, 상기 소자분리 산화막(15)을 시엠피(Chemical Mechanical Polishing: CMP) 방법으로 상기 트렌치(14)내에만 남으면서 평탄화 시킨 후, 상기 반도체 기판(11)상에 형성된 질화막(13) 및 패드 산화막(12)을 제거한다.
도 1e에서와 같이, 상기 소자분리 산화막(15)을 포함한 전면에 제 3 감광막(도시하지 않음)을 도포한 다음, 상기 제 3 감광막을 스크라이브-레인의 얼라인 키가 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 소자분리 산화막(15)을 선택 식각하여 얼라인 키(16)를 형성한 다음, 상기 제 3 감광막을 제거한다.
종래의 소자분리막 형성 방법은 주변회로의 활성 영역의 일정부분의 소자분리 산화막과 스크라이브-레인의 얼라인 키가 형성될 부위의 소자분리 산화막을 각각 두 단계의 식각 공정으로 식각하므로, 공정 횟수가 증가하여 그에 따른 비용이 증가되므로 소자 제조의 경제성을 저하시키는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 한 번의 식각 공정으로 4 ∼ 104㎛의 넓은 면적을 갖는 주변회로의 활성 영역의 일정부분의 소자분리 산화막과 스크라이브-레인의 얼라인 키가 형성될 부위의 소자분리 산화막을 식각하여 공정 횟수를 감소시키는 소자분리막 형성 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1e는 종래의 소자분리막 형성 방법을 나타낸 공정 단면도
도 2a내지 도 2d는 본 발명의 실시 예에 따른 소자분리막 형성 방법을 나타낸 공정 단면도
< 도면의 주요 부분에 대한 부호의 설명 >
11, 31 : 반도체 기판 12, 32 : 패드 산화막
13, 33 : 질화막 14, 34 : 트렌치
15, 35 : 소자분리 산화막 16, 36 : 얼라인 키
본 발명의 소자분리막 형성 방법은 반도체 기판 상에 패드 산화막과 질화막을 형성하고 상기 질화막, 패드 산화막 및 일정 두께의 반도체 기판을 식각하여 소자분리용 트렌치를 형성하는 단계, 상기 트렌치를 포함한 전면에 소자분리 산화막을 형성하는 단계, 상기 주변회로부의 활성 영역의 일정부분과 스크라이브-레인의 얼라인 키 예정 영역의 소자분리 산화막을 선택 식각하여 얼라인 키를 형성하는 단계 및 상기 소자분리 산화막을 평탄화 식각 공정을 실시한 후, 상기 질화막과 패드 산화막을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 소자분리막 형성 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 소자분리막 형성 방법을 나타낸 공정 단면도이다.
본 발명의 실시 예에 따른 소자분리막 형성 방법은 도 2a에서와 같이, 트렌치 아이솔레이션 방법에 있어서, 소자분리 영역과 활성 영역이 정의된 반도체 기판(31)상에 패드 산화막(32), 질화막(33) 및 제 1 감광막(도시하지 않음)을 순차적으로 형성한 다음, 상기 제 1 감광막을 상기 소자분리 영역 상측에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 질화막(33), 패드 산화막(32) 및 반도체 기판(31)을 선택 식각하여 트렌치(34)를 형성한다.
도 2b에서와 같이, 상기 제 1 감광막을 제거한 다음, 상기 트렌치(34)를 포함한 전면에 소자분리 산화막(35)을 형성한다.
도 2c에서와 같이, 상기 소자분리 산화막(35)상에 제 2 감광막(도시하지 않음)을 도포한 다음, 상기 제 2 감광막을 4 ∼ 104㎛의 넓은 면적을 갖는 주변회로의 활성 영역의 일정부분과 스크라이브-레인의 얼라인 키가 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 소자분리 산화막(35)을 500 ∼ 3000Å의 깊이로 선택 식각한 후, 상기 제 2 감광막을 제거한다.
여기서, 상기 스크라이브-레인의 소자분리 산화막(35)의 선택 식각 공정으로 얼라인 키(36)를 형성한다.
도 2d에서와 같이, 상기 소자분리 산화막(35)을 CMP 방법으로 상기 트렌치(33)내에만 남으면서 평탄화 시킨 후, 상기 반도체 기판(31)상에 형성된 질화막(33) 및 패드 산화막(32)을 제거한다.
본 발명의 소자분리막 형성 방법은 한 번의 식각 공정으로 4 ∼ 104㎛의 넓은 면적을 갖는 주변회로의 활성 영역의 일정부분의 소자분리 산화막과 스크라이브-레인의 얼라인 키가 형성될 부위의 소자분리 산화막을 식각하므로, 공정 횟수가 감소되어 그에 따른 비용이 절감되므로 소자 제조의 경제성을 향상시키는 효과가 있다.
Claims (3)
- 반도체 기판 상에 패드 산화막과 질화막을 형성하고 상기 질화막, 패드 산화막 및 일정 두께의 반도체 기판을 식각하여 소자분리용 트렌치를 형성하는 단계;상기 트렌치를 포함한 전면에 소자분리 산화막을 형성하는 단계;상기 주변회로부의 활성 영역의 일정부분과 스크라이브-레인의 얼라인 키 예정 영역의 소자분리 산화막을 선택 식각하여 얼라인 키를 형성하는 단계;상기 소자분리 산화막을 평탄화 식각 공정을 실시한 후, 상기 질화막과 패드 산화막을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 소자분리 산화막을 상기 주변회로의 활성 영역의 면적이 4 ∼ 104㎛인 경우에 식각함을 특징으로 하는 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 소자분리 산화막을 500 ∼ 3000Å의 깊이로 식각함을 특징으로 하는 소자분리막 형성 방법.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100460146B1 (ko) * | 2002-02-19 | 2004-12-04 | 삼성전자주식회사 | 반도체 장치 제조방법 |
| KR100802221B1 (ko) * | 2005-12-30 | 2008-02-11 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| US7485543B2 (en) | 2005-12-30 | 2009-02-03 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device with overlay vernier |
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- 2000-12-04 KR KR1020000072897A patent/KR20020043779A/ko not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100460146B1 (ko) * | 2002-02-19 | 2004-12-04 | 삼성전자주식회사 | 반도체 장치 제조방법 |
| KR100802221B1 (ko) * | 2005-12-30 | 2008-02-11 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| US7485543B2 (en) | 2005-12-30 | 2009-02-03 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device with overlay vernier |
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