KR20020052980A - 반도체 웨이퍼에서 소자를 제조하는데 있어서의 인헨스트피착 제어 - Google Patents

반도체 웨이퍼에서 소자를 제조하는데 있어서의 인헨스트피착 제어 Download PDF

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Abstract

인헨스트 피착 제어 방법은, 반도체 웨이퍼 기판 내에 적어도 하나의 소자를 형성하는 단계, 및 적어도 약 104Pa 정도의 압력으로 반응기 내에서, 웨이퍼상에 실리콘 질화물층을 피착하는 단계를 포함한다.

Description

반도체 웨이퍼에서 소자를 제조하는데 있어서의 인헨스트 피착 제어{ENHANCED DEPOSITION CONTROL IN FABRICATING DEVICES IN A SEMICONDUCTOR WAFER}
본 발명은 반도체 웨이퍼 내의 소자들을 제조하는데 있어서의 인헨스트 피착 제어 방법에 관한 것이다.
반도체 기술에 있어서의 지속적 경향은 보다 많은 및/또는 보다 고속의 반도체 소자를 구비한 집적 회로를 제작하는 것이다. 이러한 초고집적의 추구에 따라 소자 및 회로 특성의 지속적인 열화가 발생되고 있다. 이러한 경향에 있어서, 반도체 소자 제조 단계는 하부 구조를 보호하기 위해 반도체 웨이퍼 위에 실리콘 질화물층을 피착하는 단계를 포함한다.
다양한 실리콘 질화물층의 피착 기술이 공지되어 있다. 이들 중 한 기술이 미국 특허 제6,060,393호에 개시되어 있으며, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 공정을 사용하여 산화 질화물(oxynitride)층이 피착되어 국부 배선을 위한 에칭스톱층으로 사용된다. 미국 특허 제5,997,757에 다른 기술이 개시되어 있으며, 1시간 동안 저압 화학 기상 증착(Low-Pressure Chemical Vapor Deposition; LPCVD) 공정을 사용하여 실리콘 질화물층이 피착된다.
본 발명의 한 목적은 시간에 따른 종래의 실리콘 질화물층의 피착에 대한 인헨스트 피착 제어 및/또는 하부 구조 내에서의 전자 이동도가 향상하는 방법을 제공하는 것이다.
도 1a 내지 1c는 인헨스트 피착 제어를 사용하여 실리콘 질화물층을 형성하고 이후에 유전층을 도포하는 동안의 반도체 웨이퍼의 부분 단면을 나타내는 도.
도 2a 내지 2c는 유전층과 실리콘 질화물층을 통해 연장하는 국부 배선의 형성에 따른 도 1c의 부분을 나타내는 도.
도 3은 n채널 금속 산화물 반도체 전계 효과 트랜지스터의 온 구동 전류 대 오프 전류 특성을 나타내는 도.
도 4는 p채널 금속 산화물 반도체 전계 효과 트랜지스터의 온 구동 전류 대 오프 전류 특성을 나타내는 도.
도 5는 도포한 실리콘 질화물층 내의 서로 다른 응력에 따른 온 구동 전류 변화를 나타내는 도.
도 6은 서로 다른 게이트 길이에 따른 [(트랜스컨덕턴스)×(게이트 길이 Lg)]의 변화를 나타내는 도.
도 7a 내지 7c는 인헨스트 피착 제어를 사용하여 실리콘 질화물층을 형성하고 이후에 유전층을 도포하는 동안의 반도체 웨이퍼의 부분 단면을 나타내는 도.
도 8은 실리콘 질화물층이 없는 경우 n채널 금속 산화물 반도체 전계 효과 트랜지스터에 대해 서로 다른 게이트 전압에 따른 게이트 커패시턴스의 변화를 나타내는 도.
도 9는 제1 비교예에 따른 반도체 웨이퍼의 부분 단면을 나타내는 도.
도 10a 내지 10c는 제2 비교예에 따른 반도체 웨이퍼의 부분 단면을 나타내는 도.
도 11은 제1 비교예에 따른 n채널 금속 산화물 반도체 전계 효과 트랜지스터의 온 구동 전류 대 오프 전류 특성을 나타내는 도.
도 12는 제2 비교예에 따른 n채널 금속 산화물 반도체 전계 효과 트랜지스터에 대해 서로 다른 게이트 전압에 따른 게이트 커패시턴스의 변화를 나타내는 도.
〈도면의 주요 부분에 대한 부호의 설명〉
1: 실리콘 기판
2: 필드 산화물 영역
3: 게이트 산화물층
4: 폴리실리콘층
5: 실리사이드층
6: 게이트
7: 산화물 스페이서
8a: 소스 영역
8b: 드레인 영역
9: 실리콘 질화물층
10: 유전층
본 발명에 따르면, 반도체 웨이퍼의 기판 내에 적어도 하나의 소자를 형성하는 단계와, 적어도 약 104㎩ 정도의 압력하에 반응기 내에서 웨이퍼 위에 실리콘 질화물층을 피착하는 단계를 포함하는 인헨스트 피착 제어 방법이 제공된다.
전술한 목적, 특징 및 장점과 다른 목적, 특징 및 장점들은 첨부 도면으로 예시된 본 발명의 실시예에 대한 다음의 보다 구체적인 설명으로부터 명백해질 것이다. 첨부 도면들은 본 발명의 원리를 설명하기 위해 일부분을 강조한 것이며 실제 축적비를 반영하는 것은 아니다.
이하의 공정 단계 및 구조들은 반도체 웨이퍼 내에 집적 회로를 제조하기 위한 완전한 공정 흐름을 나타내는 것은 아니다. 본 발명은 본 기술 분야에서 사용되는 집적 회로 제조 기술과 더불어 수행될 수 있으며, 본 발명의 이해에 필요한 정도로 공통적으로 수행되는 공정만이 포함된다. 제조 시 소자의 부분 단면을 나타내는 도면들은 실제 축적에 맞게 도시된 것이 아니라 본 발명의 특징을 설명하도록 도시된 것이다.
[실시예]
본 발명의 한 실시예에 따르면, 하부의 소자 또는 소자들의 성능을 향상하도록 하는 방식으로 이중층 유전체를 제작하는데 사용되는 강화 증착 공정이 제공된다. 이 이중층 유전체는 실리콘 질화물층(9) 및 그 상부를 덮는 유전층(10)을 포함한다(도 1c 참조). 예컨대, 이 이중층 유전체는 얇은 실리콘 질화물층(9) 위에 두꺼운 유전층(10)을 포함한다. 본 발명의 실시예들에 따르면, 피착 압력은 실리콘 질화물층(9)의 피착시 모니터되고 제어되며, 적어도 약 104㎩ 정도로 유지된다.
도 1a는 실리콘 질화물층(9)를 포함하는 이중층 유전체를 형성하기 전의 반도체 웨이퍼의 부분 단면을 도시한다. 도시된 바와 같이, 이 부분은 하나 또는 그 이상의 소자가 형성되어 있는 실리콘 기판(1)을 포함한다. 기판(1) 내에는 소자들을 격리하는데 사용되는 필드 산화물 영역(2)이 형성된다. 이 부분은 또한 기판(1) 내에 형성된 소스 영역(8a) 및 드레인 영역(8b)을 갖는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 일부인 게이트(6)를 포함한다. 도시된 바와 같이, 게이트(6)는 게이트 산화물층(3) 상에 형성되며 그 아래로 소스 및 드레인 영역(8a 및 8b) 사이에 채널이 형성된다. 게이트 산화물층(3)은 기판(1) 상에 형성되어 있다. 한 실시예에서, 게이트 산화물층(3)은 2㎚ 두께의 실리콘 산화 질화물(SiOXNY)의 막이다. 게이트(6)는 다결정 실리콘(이하, 폴리실리콘이라 함)의 층(4)을 포함한다. 이 실시예에서, 폴리실리콘층(4)은 150㎚ 정도의 두께이며, 게이트(6)는 또한 폴리실리콘층(4) 상에 형성되는 도전성 실리사이드층(5)을 선택 사항으로서 포함한다. 또한, 이 실시예에서, 게이트(6)는 0.1㎛의 게이트 길이(Lg)를 갖는다. 게이트 길이(Lg)는 소스 및 드레인 영역(8a 및 8b)가 채널을 가로질러 서로 분리되는 방향으로 측정되는 게이트(6)의 치수이다. 가령 실리콘 다이옥사이드(SiO2)로 된 산화물 스페이서(7)는 게이트(6)의 벽 또는 수직 측면 상에 형성된다.
폴리실리콘층(4)과 실리사이드층(5)의 재료에 대해 설명한다. n채널 MOSFET(NMOSFET)에 대해, 폴리실리콘층(4)은 인 및 비소등의 n형 도전체의 도펀트로 도핑된다. p채널 MOSFET(PMOSFET)에 대해, 폴리실리콘층(4)은 붕소 등의 p형 도펀트로 도핑된다. 도핑 이온은 1000℃에서 10초동안 급속 열적 어닐링에 의해 활성화된다. 실리사이드층(5)의 재료는 코발트 실리사이드(CoSi2) 및 니켈 실리사이드(NiSi2)를 포함한다. 소스 및 드레인 영역(8a 및 8b) 상에도 또한 실리사이드층(5)이 형성된다. 즉, 게이트(6)의 상부면과, 소스 및 드레인 영역(8a 및 8b)의 표면이 실리사이드층(5)으로 형성된다.
도 1b는 실리콘 질화물층(9)의 피착시에 반도체 웨이퍼의 부분의 단면의 한 실시예를 나타내고 있다. 실리콘 질화물층(9)은 실리콘 질화물(SiXNY)을 포함하는 유전체 재료 또는 재료들을 포함한다. 이 실시예에서, 실리콘 질화물층(9)은 반응기 챔버 내에서 피착되며, 파선 및 도면 부호 40에 의해 개략적으로 표시되어 있다. LPCVD 공정에 의해 반도체 웨이퍼의 전면에 걸쳐 실리콘 질화물층(9)이 피착된다. 실리콘 질화물층(9)의 두께의 50㎚ 정도이다. 반응기 챔버(40) 내의 피착 공정에서, 실란(SiH4) 및 암모니아(NH3)를 포함하는 반응물의 흐름이 챔버(40) 내에 가해진다. 질소 분자(N2)가 캐리어 가스로 사용된다. 질소 분자(N2) 대신에,헬륨(He), 아르곤(Ar) 등의 다른 불활성 가스가 캐리어 가스로 사용될 수 있다. 암모니아(NH3) 유속은 실란(SiH4) 유속보다 크도록 유지된다. 암모니아(NH3) 유속 대 실란(SiH4) 유속의 비는 100을 크게 초과하지는 않으며 대략 이 값으로부터 약 +30% 또는 약 -20% 만큼 변동하는 것이 적당하다. 한 실시예에 있어서, 실란(SiH4) 유속은 30sccm 내지 50sccm 범위가 적당하다. 암모니아(NH3) 유속은 2000sccm 내지 4000sccm 범위가 적당하다. 질소 분자(N2) 유속은 2000sccm 내지 7000sccm 범위가 적당하다. 이 실시예에 따르면, 게이트(6) 및 스페이서(7) 위로의 실리콘 질화물 피착층(9)은 컨포멀 스텝 커버리지를 제공한다. 반응기 챔버(40) 내의 압력이 약 4 x 104㎩에서 유지될 때 스텝 커버리지가 향상된다. 본 발명의 실시예들에 따르면, 반응기 챔버(40) 내의 압력은 약 1 x 104㎩ 내지 6 x 104㎩이 적당하다. 이러한 압력 조건 하에, 피착 속도는 50㎚/분을 초과하여 50㎚ 두께의 실리콘 질화물층(9)이 1분 내에 피착된다. 반응기 챔버(40) 내에서, 온도는 600℃ 내지 800℃ 범위에 있다.
종래의 LPCVD 공정은 30㎩ 내지 50㎩ 범위의 피착 압력을 유지하는 경향이었다(S.M. Sze의 "VLSI TECHNOLOGY" 제2판, 1998년 McGraw-Hill Book Company에서 출판됨). 이 압력은 본 발명의 실시예들에 따른 1 x 104㎩ 내지 6 x 104㎩의 압력 범위보다 훨씬 작은 것이다. 본 발명의 실시예들의 압력 범위는 종래의 LPCVD 공정에 의해 사용된 피착 압력의 102내지 103배이다.
도 1c를 참조하면, 실리콘 질화물층(9)의 피착 후, 실리콘 질화물층(9) 위로 유전층(10)이 피착된다. 유전층(10)은 임의의 적당한 유전체 재료 또는 재료들[보로포스포실리케이트 글래스(borophosphosilicate glass; BPSG), 또는 하이드로젠 실세스퀴옥산(hydrogen silsesquioxane), 메틸 실세스퀴옥산(methyl silsesquioxane), 메틸레이티드 하이드로젠 실세스퀴옥산(methylated hydrogen silsesquioxane), 또는 플루오르화 실세스퀴옥산(fluorinated silsesquioxane)]를 포함하는 임의의 적당한 실세스퀴옥산을 포함함)를 포함한다. 유전층(10)은, 가령 위에 사용된 재료 또는 재료들에 따른 임의의 적당한 기술을 사용하여 임의의 적당한 두께로 형성될 수 있다. 이 실시예에서, BPSG의 유전층(10)은 플라즈마 강화 화학 기상 증착(PECVD) 공정을 사용하는 피착과 이에 후속하는 화학적 기계적 연마(CMP) 공정을 사용하는 평탄화를 통해 대략 500㎚ 두께로 형성된다. BPSG층(10)은 실리콘 다이옥사이드(SiO2), 약 4wt% 의 붕소, 및 4wt% 의 인을 포함한다. 이러한 PECVD 공정 중의 온도는 약 400℃이며, 이는 실리콘 질화물층(9) 피착을 위한 LPCVD 시의 600℃ 내지 800℃ 범위의 온도보다 낮다. 두 피착 공정 간의 이러한 온도차는 실리콘 질화물층(9) 내에 생성된 인장 응력을 효과적으로 유지시킨다. 실리콘 질화물층(9)의 피착을 위한 높은 온도와 유전층(10)의 피착을 위한 낮은 온도로 인해, 실리콘 질화물층(9)의 인장 응력이 유지된다. 유전층(10)이 실리콘 질화물층(9) 내에 생성된 인장 응력을 유지하는 기능을 한다는 것이 이해될것이다.
실리콘 질화물층(9) 내에 유지되는 인장 응력은 하부 구조에 영향을 끼친다. 실리콘 질화물층(9) 내의 인장 응력에 대해 보다 설명하기 전에, 에칭스톱층으로서 실리콘 질화물층(9)을 사용하는 국부 배선 형성 공정에 대해 도 2a, 2b 및 2c를 참조하여 설명한다.
도 2a에서, 유전층(10)은 CMP 공정을 사용하여 평탄화되었다. 에칭개구(12)와 함께 형성된 패터닝된 레지스트 마스크(11)가 유전층(10)의 상부에 피복된다. 패터닝된 레지스트 마스크(11)에 의해 노출된 유전층(10)은 반응성 이온 에칭(RIE) 에처 내에서 건식 에칭된다. 유전층(10)의 선택 부분들이 에칭개구(12) 아래로부터 제거된다. RIE 에처에 있어서, 옥타플루오르부탄(octafluorobutene; C4F8), 아르곤(Ar) 및 산소(O2)를 포함하는 피드 가스가 사용된다. 에칭 공정은 실리콘 질화물층(9)에서 정지된다.
도 2b에서, 실리콘 질화물층(9)의 선택 부분은 프레온(CHF3)를 포함하는 새로운 피드 가스를 사용하여 동일한 RIE 에처 내에서 에칭개구(12) 아래로부터 건식 에칭된다. 유전층(10) 및 실리콘 질화물층(9)을 통하여 컨택트 홀(12a)이 형성된다. 코발트 실리사이드로 된 하부의 실리사이드층(5)은 상기 에칭 공정 중에 손상되지 않으며, 따라서 소스 및 드레인 영역(8a 및 8b)를 포함하는 하부 구조를 보호한다. 이러한 에칭에서, 선택도(selectivity), 즉 [실리콘 질화물층(9)의 에칭율] 및 [코발트 실리사이드층(5)의 에칭율] 간의 비율은 50을 초과한다.
도 2c에서, 텅스텐(W)을 포함하는 하나 또는 그 이상의 도전 재료가 피착되어 유전층(10)과 실리콘 질화물층(9)을 통하여 생성된 에칭 컨택트 홀(12a) 내에 컨택트 플러그(13)가 형성된다. 컨택트 플러그(13)는 유전층(10) 상에 형성된 금속 영역(14)과 전기적으로 접속된다. 이 실시예에서, 컨택트 홀(12a)이 생성되고 컨택트 플러그(13)가 피착되어 소스 및 드레인 영역(8a 및 8b)과 각각 전기적으로 접속된다. 본 발명의 다른 실시예에서, 유전층(10)과 실리콘 질화물층(9)을 통하여 컨택트 홀이 생성되어 게이트(6)의 실리사이드층(5)을 노출시키고, 이 컨택트 홀 내에 컨택트 플러그가 피착되어 게이트(6)와 전기적으로 접속된다.
본 발명의 상기 실시예(도 1a - 1c 및 2a - 2c 참조)에 따라 제조된 NMOSFET의 성능을 평가하기 위해, 2가지 비교예, 즉 제1 및 제2 비교예가 제시된다. 도 9를 참조하여, 제1 비교예가 설명될 것이다. 이후에 도 10a - 10c를 참조하여 제2 비교예가 설명된다.
도 9를 참조하여, 제1 비교예가 설명된다.
도 9는 국부 배선 공정을 위한 마련된 실리콘 질화물층(107) 및 유전층(108)을 갖는 반도체 웨이퍼의 부분 단면을 나타낸다. 이 부분은 실리콘 기판(101)을 포함한다. 이 부분은 또한 기판(101) 내에 형성된 소스 영역 및 드레인 영역(도시 생략)을 갖는 NMOSFET의 일부인 게이트(105)를 포함한다. 게이트(105)는 기판(101) 상에 형성된 게이트 산화물층(102) 상에 형성된 폴리실리콘층(103)을 포함한다. 게이트(105)는 또한 폴리실리콘층(103)의 상부에 형성된 도전성 실리사이드(104)를 포함한다. 게이트(105)의 벽 또는 수직면들에 산화물 스페이서(106)가부가된다.
실란(SiH4), 일산화 질소(N2O) 및 질소(N2)를 사용하여 플라즈마 강화 화학 기상 증착(PECVD) 시스템에서 대략 480℃에서 50㎚ 정도의 두께로 웨이퍼 상에 실리콘 질화물층(107)이 피착된다. 유전층(108)은 테트라에틸오르소실리케이트(tetraethlorthosilicate; TEOS)로 된 컨포멀층이다. 유전층(108)의 노출된 상면은 CMP 공정을 사용하여 평탄화된다.
도시되지는 않았지만, 에칭개구를 가진 패터닝된 레지스트 마스크가 유전층(108)의 상면에 형성된다. 다마신 기술을 사용하여 국부 배선이 형성되며, 유전층(108)과 실리콘 질화물층(107)의 재료들이 플라즈마 에칭 공정을 사용하여 에칭개구 아래로부터 제거된다. 유전층(108)과 실리콘 질화물층(107)을 통하여 생성된 에칭 개구(109) 내에 글루층(110) 및 플러그(111)가 피착되어 하부 구조와 전기적으로 접속을 이룬다.
도 10a 내지 10c를 참조하여 제2 비교예가 설명된다.
도 10a는 국부 배선 공정을 위해 마련된 실리콘 질화물층(207) 및 유전층(208)을 갖는 반도체 웨이퍼의 부분 단면을 나타낸다. 이 부분은 실리콘 기판(201)을 포함한다. 이 부분은 또한 각각 기판(201) 내에 형성된 소스/드레인 영역(206)을 갖는 MOS의 일부인 게이트(203)를 포함한다. 소스/드레인 영역(206)은 LDD 구조를 갖는다. 게이트(203)는 기판(201) 상에 형성된 게이트 산화물층(202) 상에 형성된 텅스텐 폴리실리사이드층을 포함한다. 게이트(203)는 또한 텅스텐 폴리실리사이드의 상부에 형성된 오프셋 산화물(204)을 포함한다. 게이트(203)의 벽 또는 수직면들에 산화물 스페이서(205)가 부가된다. 각 게이트(203)의 오프셋 산화물(204)은 실리콘 이산화물(SiO2)로 된 막이다. 산화물 스페이서(205)는 실리콘 이산화물(SiO2)로 이루어진다.
암모니아(NH3) 및 실란(SiH4) 또는 다이클로로실란(SiH2Cl2)을 사용하여 저압 화학 기상 증착(LPCVD) 공정에 의해 750℃ 내지 800℃ 범위의 온도에서 약 50 ㎚두께로 웨이퍼 위로 실리콘 질화물층(207)이 피착된다. 질소 분자(N2)가 캐리어 가스로 사용된다. 압력은 10㎩ 내지 100㎩ 범위이다. LPCVD 공정을 사용하여 50 ㎚ 두께로 실리콘 질화물을 피착하는데 요하는 시간은 1시간 정도이다. 유전층(208)은 실리콘 이산화물(SiO2)로 된 컨포멀층이다. 유전층(208)의 노출된 상면은 CMP 공정 사용하여 평탄화된다.
도 10b에서, 에칭개구(210)을 가진 패터닝된 레지스트 마스크가 유전층(208)의 상면에 형성된다. 유전층(208)의 재료는 플라즈마 에칭 공정을 사용하여 에칭개구(210) 아래로부터 제거된다. 이 에칭 공정 시, 실리콘 질화물층(207)이 하부 구조를 보호한다.
도 10c에서, 실리콘 질화물층(207)의 재료는 플라즈마 에칭 공정을 사용하여 에칭개구(210) 아래로부터 제거된다. 유전층(208) 및 실리콘 질화물층(207)을 통하여 생성된 에칭 개구(210a) 내에 플러그(211)가 피착되어 하부 구조로 전기적으로 접속된다.
서로 다른 피착 기술로 이루어진 실리콘 질화물층을 가진 NMOSFET의 성능의 변동을 제1 비교예, 제2 비교예, 및 본 발명의 실시예에 대하여 평가한다.
우선, 제1 비교예에 따라 실리콘 질화물층(107)을 가진 NMOSFET의 성능을 평가한다. 전술한 바와 같이, PECVD 공정을 사용하여 약 480℃ 온도에서 NMOSFET 위로 실리콘 질화물층(107)이 피착된다. 도 11은 실리콘 질화물층에 의해 피복되지 않은 NMOSFET 뿐만 아니라 제1 비교예에 따른 NMOSFET에 있어서의 온 구동 전류(I온) 대 오프 전류(I오프)을 나타냄으로써 요약하고 있다. 도 11에서, 검은 원은 제1 비교예에 따른 NMOSFET에 대한 실험 데이터를, 흰 원은 실리콘 질화물로 피복되지 않은 NMOSFET에 대한 실험 데이터를 나타낸다. 이 실험 데이터들은 온 구동 전류 및 오프 전류를 측정함으로써 얻는다. 온 전류는 조건(게이트 전압 Vg = 0V, 드레인 전압 Vd = 1.5V, 및 소스 전압 Vs = 0V) 하에 측정되었다. 도 11은 서로 다른 게이트 길이(Lg)에 대한 실험 데이터를 도시한다. 10개의 서로 다른 게이트 길이가 선택되었다. 이들 중 몇몇은 0.08㎛ 내지 0.2㎛의 게이트 길이(Lg) 범위에 대한 온 전류 변동을 조사하도록 선택되었으며, 나머지는 0.2㎛ 를 벗어나 이 범위를 초과하는 다른 게이트 길이(Lg)를 갖는 온 전류 변동을 조사하도록 선택되었다. 도 11에서, 흰 원들로 표시된 실험 데이터는 게이트 길이(Lg)가 감소함에 따라 온 전류가 증가하는 경향을 명백히 나타내고 있다. 게이트 길이(Lg)가 특정값보다 적지 않은 한, 검은 원들로 표시되는 실험 데이터로부터도 동일한 온 전류 증가 경향이 나타난다. 그러나, 게이트 길이(Lg)가 이 특정값 이하가 되면 온 전류의 다른 증가 경향이 나타난다. 이 특정값은 0.3㎛ 임이 확인되었다. 동일한 게이트 길이를 갖는, 0.3㎛ 이하의 게이트 길이(Lg)에 걸쳐, 제1 비교예에 따른 NMOSFET는 실리콘 질화물층을 갖지 않는 NMOSFET의 온 전류보다 낮은 온 전류를 갖는다. 이는 제1 비교예에 따른 NMOSFET가 0.3㎛보다 작은 게이트 길이에 걸쳐 열등한 성능을 나타낸다는 것을 의미한다. 본원의 발명자는 이러한 열등한 성능이 제1 비교예에 따른 PECVD 공정 시 피착된 실리콘 질화물층 내에 생성된 압축 응력에 기인한 전자의 이동성 저하로부터 발생한다는 점에 착안하였다.
둘째로, 또한 제2 비교예에 따른 실리콘 질화물층(207)을 가진 NMOSFET의 성능과, 본 발명의 실시예에 따른 실리콘 질화물층(9)를 가진 NMOSFET의 성능을 평가한다. 도 10a의 제2 비교예에서 전술한 바와 같이, LPCVD 공정을 사용하여 10㎩ 내지 100㎩ 범위의 압력 및 약 750℃ 내지 800℃ 온도 범위에서 약 50㎚ 두께로 NMOSFET 위에 실리콘 질화물층(207)이 피착된다. 본 발명의 실시예에서 전술한 바와 같이, PECVD 공정을 사용하여 1×104㎩ 내지 6×104㎩ 범위의 압력 및 약 600℃ 내지 800℃ 온도 범위에서 NMOSFET 위에 실리콘 질화물층(9)이 피착된다. 도 11에서와 유사하게, 도 3은 제2 비교예의 NMOSFET 및 본 발명의 실시예에 따른 NMOSFET에 있어서의 온 구동 전류(I온) 대 오프 전류(I오프)을 나타냄으로써 효과를 요약하고 있다. 도 3에서, 검은 정사각형은 제2 비교예에 따른 NMOSFET에 대한 실험 데이터를, 흰 정사각형은 본 발명의 실시예에 따른 NMOSFET에 대한 실험 데이터를 나타낸다. 도 3 및 11에서, 검은 원들은 제1 비교예에 따른 NMOSFET에 대한 동일한 실험 데이터를 나타낸다. 도 3 및 11에 도시된 실험 데이터들은 동일한 방식으로 온 구동 전류 및 오프 전류를 측정함으로써 얻는다. 도 3에서, 흰 정사각형들로 표시된 실험 데이터는, 동일한 게이트 길이를 갖는, 본 발명의 실시예들에 따른 NMOSFET의 온 전류(I온)은 제1 및 제2 비교예들에 따른 NMOSFET의 온 전류(I온)보다 크다. 이는 본 발명의 실시예에 따른 NMOSFET가 실험 데이터를 얻는데 선택된 거의 모든 게이트 길이에 걸쳐 양호한 성능을 나타낸다는 것을 의미한다. 본원의 발명자는 본 발명의 실시예에 따른 이러한 양호한 성능이 본 발명의 실시예에 따른 고압 LPCVD 공정에서 피착된 실리콘 질화물층 내에 생성된 인장 응력에 기인한 전자 이동도의 개선으로부터 발생한다는 점에 착안하였다.
NMOSFET 내에서 전자 이동도는 중첩하는 실리콘 질화물층 내에서 발생된 응력에 의존한다는 것이 전술한 설명에 명확히 기술되었다. 응력에 의존하는 전자의 이동도에 관해서는 도 5 및 6을 참조하여 더 설명된다. 이러한 설명을 하기 전에, 정공이 전하를 운반하는 PMOSFET 를 생각해보자. 잘 알려진 바와 같이, 정공의 이동도는 전자의 이동도보다 낮다. 또한, 정공 이동도는, 전자의 이동도보다, 중첩하는 실리콘 질화물층에서 발생된 응력에 훨씬 적게 의존한다. 도 4는 오프 전류 I오프에 대한 온 구동 전류 I온을 도시하며, 이는 3개의 서로 다른 PMOSFET 에 공통이며, 이들 중 하나는 제1 비교예이고, 다른 하나는 제2 비교예이며, 나머지 하나는 본 발명의 실시예이다. 따라서, 서로 다른 PMOSFET 에 대한 온 전류는 전혀 또는 거의 차이가 없다.
NMOSFET 의 온 구동 전류 I온은 중첩하는 실리콘 질화물층에서 발생되는 응력에 의존한다. 도 5는 온 전류 I온과 중첩하는 실리콘 질화물층에서 발생되는 응력간의 관계를 도시한다. 흰 정사각형은, 오프 전류 I오프가 5nA/㎛ (= 5 x 10-9A/㎛)일때, 도 3에서와 동일한 조건에서 측정된 온 전류 I온의 실험 데이터를 나타낸다. 도 5는 중첩하는 실리콘 질화물층내의 인장 응력이 증가함에 따른 온 전류의 증가 경향을 나타낸다. 온 전류의 현저한 증가는, 인장 응력이 대략 1000MPa (= 1010dyn/㎠) 일때 발견된다.
NMOSFET 내의 온 전류의 증가는 게이트 길이 Lg 에 의존한다. 도 6에서, 실선은, 본 발명의 실시예에 따른 NMOSFET 에 대해서, 상이한 게이트 길이 Lg 에 따른 [(트랜스컨덕턴스) x (게이트 길이 Lg)]의 변화를 도시한다. 굵은 파선은, 제1 비교예에 따른 NMOSFET 에 대해서, 상이한 게이트 길이 Lg 에 따른 [(트랜스컨덕턴스) x (게이트 길이 Lg)]의 변화를 도시한다. 보통의 파선은, 제2 비교예에 따른 NMOSFET 에 대해서, 상이한 게이트 길이 Lg 에 따른 [(트랜스컨덕턴스) x (게이트 길이 Lg)]의 변화를 도시한다.
도 6은, 게이트 길이 Lg 가, 동일한 게이트 길이를 갖는, 임계값 0.6㎛ 보다 적을 때, 본 발명의 실시예에 따른 [(트랜스컨덕턴스) x (게이트 길이 Lg)]는, 제1 비교예보다 큰, 제2 비교예의 [(트랜스컨덕턴스) x (게이트 길이 Lg)]보다 크다는것을 명확하게 나타낸다. 이것은 본 발명의 실시예에 따른 NMOSFET 는, 게이트 길이 Lg 가 임계값 0.6㎛보다 적을 때, 최상의 동작을 나타낸다는 것을 의미한다.
도 6은 또한, 게이트 길이 Lg 가, 동일한 게이트 길이를 갖는, 임계값 0.6㎛ 보다 클 때, 본 발명의 실시예에 따른 [(트랜스컨덕턴스) x (게이트 길이 Lg)]는, 제1 비교예보다 적은, 제2 비교예의 [(트랜스컨덕턴스) x (게이트 길이 Lg)]보다 적다는 것도 나타낸다.
본 발명자는, 임계값 0.6㎛를 지날 때의 전술한 반전 관계는 채널의 에지에 인가된 응력이 NMOSFET 내의 전자 이동도에 영향을 미치는 정도에 기인한다고 생각한다. 본 발명의 실시예에 따르면, 웨이퍼 위에 피착된 실리콘 질화막은, 게이트 하부의 채널에 의해 분리된 소스/드레인 영역을 갖는 NMOSFET의 게이트 상부 및 측면을 코팅한다. 피착된 실리콘 질화물층은, 채널의 에지에 인가되어 인장 응력을 발생시키는 수평력 성분 및 채널에 대향하는 게이트가 압축 응력을 발생시키도록 하는 수직력 성분을 생성하는, 인장 응력을 갖는다. 채널 내의 압축 응력은, 게이트 길이가 길 때 우세해진다. 채널 내의 인장 응력은 게이트 길이가 0.6㎛보다 적어질 때 우세해진다. 발명자는, 채널 내의 인장 응력이 우세해짐에 따라 전자 이동도가 증가한다고 생각한다. 채널 내의 압축 응력이 현저해지면, 전자 이동도는 제한된다.
도 7a 내지 7c를 참조하여, 본 발명의 다른 실시예가 설명된다. 본 실시예는 실리콘 질화물층(27)의 피착에 대해 도 1a 내지 1c 에 나타난 제1 실시예와 실질적으로 동일하다(도 7b 참조). 실리콘 질화물층(27(도 7b) 및 9(도 1b)은 피착및 구성 방식이 동일하다. 또한, 실리콘 질화물층(27)은, 실리콘 질화물층(9)과 동일한 방식으로 에칭스톱층으로 작용한다.
도 7a는, 실리콘 질화물층(27)을 포함하는 이중층 유전체를 형성하기 전의 반도체 웨이퍼의 일부분의 단면을 나타낸다. 이 부분은 1개 이상의 소자가 형성된 실리콘 기판(21)을 포함한다. 이 부분은 또한, 게이트(23)를 포함하고, 게이트(23) 각각은 기판(21)내에 형성된 소스/드레인 영역(26)을 갖는 MOS 의 일부분이다. 소스/드레인 영역(26)은 LDD 구조를 갖는다. 게이트(23)는 도핑된 텅스텐 폴리실리사이드층을 포함하고, 기판(21)상에 형성된 게이트 산화물층(22)상에 형성된다. 게이트(23)는 또한, 텅스텐 폴리실리사이드의 상부에 형성된 캡 산화물(24)도 포함한다. 산화물 스페이서(25)는 게이트(23)의 수직 측면 또는 벽면에 부가된다.
도 7b는 실리콘 질화물층(27)의 피착중에 반도체의 향상된 부분의 예시적인 단면을 나타낸다. 실리콘 질화물층(27)은 대략 50nm 두께의 박막 실리콘 질화물이다. 실리콘 질화물층(27)은, 암모니아(NH3) 및 실란(SiH4)을 사용하여, LPCVD 공정에 의해, 600℃ 내지 800℃ 범위의 온도에서 반응기 챔버(40)에서 피착된다. 질소 분자(N2)는 캐리어 가스로 이용된다. 압력은 1 x 104Pa 내지 6 x 104Pa의 범위이다. 실리콘 질화물을 50nm의 두께로 피착하는데 필요한 시간은 대략 1분 이하이다.
도 7c를 참조하여, 컨포멀 유전층(28)을 500nm의 두께로 피착한 후에, 그 유전층의 노출된 상부 표면이, CMP 공정에 의해, 평탄화된다. 피착 중의 온도는 대략 500℃ 정도이다. 도시되지 않았지만, 에칭개구를 갖는 패터닝된 레지스트 마스크가 유전층(28)의 상부 표면상에 형성된다. 유전층(28)의 재료는, 드라이 에칭 공정을 사용하여 에칭개구 하부로부터 제거된다. 드라이 에칭 공정에서, 옥타플루오르부탄(C4F8), 아르곤(Ar) 및 산소(O2)를 포함하는 피드 가스가 사용된다. 이 에칭 공정중에, 실리콘 질화물층(27)은 하부 구조를 보호한다. 선택도, 즉, (유전층(28)의 에칭 속도)와 (실리콘 질화물층(27)의 에칭 속도)의 비는 대략 30이다. 실리콘 질화물층(27)의 재료는, 질소 트리플로라이드(NF3) 및 일산화탄소(CO)를 포함하는 피드 가스를 사용하여, 드라이 에칭 공정에서 에칭개구 하부로부터 제거된다. 컨택트 홀(29)은 유전층(28) 및 실리콘 질화물층(27)을 통과하여 형성된다. 도시되지 않았지만, 플러그가 컨택트 홀내에 피착되어 하부 구조와 전기적 접촉을 하게 된다.
본 발명의 실시예에 따라 피착된 실리콘 질화물층(9 또는 27)은 다공질이고, 수소 어닐링동안, 하부 구조로 수소가 통과할 수 있는 충분히 많은 수의 기공 갖는다. 제2 비교예에 따라 설명된 종래의 LPCVD 공정을 사용하여 피착된, 실리콘 질화물층(207)(도 10a 내지 10c 참조)은 응집되어 있어 기공성이 작아진다.
종래의 LPCVD 공정에서, 각각의 게이트(203)의 도핑된 폴리실리콘층은, 실리콘 질화물층(207)이 50nm의 두께로 피착될 때까지, 대략 750℃의 온도에서, 1시간 이상 노출된다. 이러한 고온에서의 장시간 노출로 인해, 폴리실리콘층내의 도핑된불순물 부분은 비활성화되어, 활성화된 불순물의 농도의 현저한 감소를 유발한다. 활성화된 불순물의 농도의 감소는, 게이트(203)의 폴리실리콘 층내에 공핍층을 생성시킨다. 본 발명의 실시예에 따른 피착 공정에서, 게이트(6(도 1a 참조) 또는 23(도 7a 참조))의 폴리실리콘층의 노출 시간은 1분 이하로 매우 짧다. 활성화된 불순물의 농도의 감소 및 이에 따른 폴리실리콘층 내의 공핍층의 생성은 완전히 또는 적어도 만족할만한 정도의 낮은 수준으로 억제된다.
게이트 내의 공핍층의 존재는, 반도체 웨이퍼 내에 형성된 NMOSFET 및 PMOSFET 의 동작에 영향을 미친다. 도 12는 상이한 게이트 전압 Vg 에 따른 게이트 커패시턴스 Cg 의 변화를 도시하여 그 영향을 요약하여 나타낸다. NMOSFET 는, 실리콘 기판상에 형성된 2nm 두께의 산화 질화물층상에 형성된, 100㎛ x 100㎛ 치수의 게이트를 갖는 것으로 생각된다. 제1 의 테스트 샘플이, 도 10a 내지 10c를 참조하여, 제2 비교예에 따라 제조된다. 제2 의 테스트 샘플은 실리콘 질화물층 없이 제조된다. 도 8은, 제2 테스트 샘플에 대해, 상이한 게이트 전압 Vg 에 따른 게이트 커패시턴스 Cg 의 변화를 나타낸다. 도 12에서, 파선은, 제1 테스트 샘플에 대해, 상이한 게이트 전압 Vg 에 따른 게이트 커패시턴스 Cg 의 변화를 나타내고, 실선은 도 8에 도시된 게이트 커패시턴스 Cg 의 변화를 도시한다. 도 12로부터, 게이트 전압이 0.5V 를 초과하면 게이트 커패시턴스 Cg 에 상당한 편차가 있다는 것을 알 수 있다. 이 편차는, 제1 테스트 샘플의 게이트 내에 공핍층의 존재로 인한 것이다. 제3 테스트 샘플은 본 발명의 실시예에 따라 실리콘 질화물층의 피착 공정을 사용하여 제조된다. 도 8은 제3 테스트 샘플에 대해, 상이한 게이트 전압 Vg 에 따른 게이트 커패시턴스 Cg 의 변화를 나타낸다. 도 8에서의 실선은, 본 발명의 실시예에 따라 제조된 제3 테스트 샘플의 게이트 내에 공핍층이 없다는 점에서, 도 12의 실선과 유사하다. 따라서, 게이트 전압이 0.5V 를 초과하면, 바람직하지 않은 편차는 없게 된다.
본 발명의 실시예에서, 실란(SiH4) 및 암모니아(NH3)를 포함하는 반응물이, 실리콘 질화물층(9)을 피착하는 반응기 챔버(40)에 인가된다. 본 발명의 다른 실시예에서, 플루오르실란(SiHXF4-X)이 실란(SiH4) 대신에 사용되고, 여기서 x = 0, 1, 2, 3 또는 4이다. 이 실시예에서, 플루오르실란(SiHXF4-X) 및 암모니아(NH3)를 포함하는 반응물은 흐름에 의해 챔버(40)내에 인가된다. 질소 분자(N2)는 캐리어 가스로 이용된다. 질소 분자(N2) 대신에, 헬륨(He) 및 아르곤(Ar)과 같은 다른 불활성 가스가 캐리어 가스로 이용될 수도 있다.
본 발명의 다른 실시예에서, 다이실란(Si2H6)이 실란(SiH4) 대신에 이용된다. 이 경우에, 피착 온도는 600℃ 이하로 유지되어야 한다. 본 발명의 또 다른 실시예에서, 다이클로로실란(SiH2Cl2)이 실란(SiH4) 대신에 이용된다.
본 발명에 따른 실시예에서, 반응기 챔버(40)내의 적당한 압력은 1 x 104Pa 내지 6 x 104Pa의 범위이다. 이 범위의 압력은 일반적으로 적당하다. 이 범위보다 높은 피착 압력이 이용되면, 실리콘 질화물층의 두께 변화가 증가하고, 파티클이빈번하게 발생한다. 피착 압력이 이 범위보다 낮으면, 피착 속도가 하락한다.
예시적인 실시예와 결합되어, 본 발명이 특정적으로 설명되었지만, 당업자는 다수의 대체례, 변형례 및 변경례를 전술한 설명을 참조하여 명확히 알 수 있다. 따라서, 첨부된 특허청구범위는, 본 발명의 범주 및 사상의 범위내의 모든 대체례, 변형례 및 변경례를 포함하게 된다.
본 발명에 의해 시간에 따른 종래의 실리콘 질화물층의 피착에 대한 인헨스트 피착 제어 방법이 제공되어 하부 구조 내에서의 전자 이동도가 향상된다.

Claims (22)

  1. 반도체 웨이퍼 기판내에 적어도 하나의 소자를 형성하는 단계; 및
    반응기 내에서, 적어도 약 104Pa 정도의 압력에서, 웨이퍼 위에 실리콘 질화물층을 피착하는 단계를 포함하는 것을 특징으로 하는 인헨스트 피착 제어 방법.
  2. 제1항에 있어서,
    상기 소자는 MOS 소자의 형태인 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 소자는 NMOSFET 형태인 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 실리콘 질화물층은 실리콘 질화물(SiXNY)을 포함하는 것을 특징으로 하는 방법.
  5. 제3항에 있어서,
    상기 실리콘 질화물층은, NMOSFET 내의 전자 이동도를 높이는 힘 성분을 발생시키는 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 실리콘 질화물층을 피착하는 단계는,
    선택된 반응물을 CVD 챔버내로 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서,
    상기 선택된 반응물을 반응기로 주입하는 단계는,
    암모니아(NH3)를 주입하는 단계; 및
    플루오르실란(SiHXF4-X)을 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제3항에 있어서,
    상기 NMOSFET 는 상부면 및 측면을 갖는 게이트를 포함하고,
    상기 실리콘 질화물층의 피착 단계 중에, 상기 피착된 실리콘 질화물층은 상기 NMOSFET의 게이트의 상부면 및 측면위쪽에 피착되는 것을 특징으로 하는 방법.
  9. 제7항에 있어서,
    상기 소자는 상부면 및 측면을 갖는 게이트를 구비한 NMOSFET 의 형태이고,
    상기 실리콘 질화물층 피착 단계 중에, 상기 피착된 실리콘 질화물층은 상기 NMOSFET의 게이트의 상부면 및 측면위쪽에 피착되는 것을 특징으로 하는 방법.
  10. 제6항에 있어서,
    상기 실리콘 질화물층은 실리콘 질화물(SiXNY)을 포함하고,
    상기 선택된 반응물을 상기 반응기로 주입하는 단계는,
    암모니아(NH3)를 주입하는 단계; 및
    실란(SiH4)을 주입하는 단계를 포함하고,
    상기 실리콘 질화물층을 피착하는 단계 중의 압력은 1 x 104Pa 내지 6 x 104Pa 범위인 것을 특징으로 하는 방법.
  11. 제10항에 있어서,
    상기 소자는 상부면 및 측면을 갖는 게이트를 구비한 NMOSFET 의 형태이고,
    상기 실리콘 질화물층 피착 단계 중에, 상기 실리콘 질화물층은 상기 NMOSFET의 게이트의 상부면 및 측면위쪽에 피착되는 것을 특징으로 하는 방법.
  12. 제7항에 있어서,
    상기 실리콘 질화물층은 실리콘 질화물(SiXNY)을 포함하고,
    상기 소자는, 상부면 및 측면을 갖는 게이트, 표면을 갖는 소스 영역, 및 표면을 갖는 드레인 영역을 구비한 NMOSFET 의 형태이고,
    상기 실리콘 질화물층의 피착 단계 전에, 상기 게이트의 상부면 및, 소스 및 드레인 영역의 표면을 실리사이드로 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서,
    상기 실리콘 질화물층 피착 단계 중에, 상기 실리콘 질화물층은 상기 NMOSFET의 게이트의 상부면 및 측면위쪽에 피착되는 것을 특징으로 하는 방법.
  14. 제10항에 있어서,
    상기 소자는, 상부면 및 측면을 갖는 게이트, 표면을 갖는 소스 영역, 및 표면을 갖는 드레인 영역을 구비한 NMOSFET 의 형태이고,
    상기 실리콘 질화물층의 피착 단계 전에, 상기 게이트의 상부면 및, 소스 및 드레인 영역의 표면을 실리사이드로 형성하는 단계를 더 포함하고,
    상기 실리콘 질화물층 피착 단계 중에, 상기 실리콘 질화물층은 상기 NMOSFET 의 게이트의 상부 및 측면위쪽에 피착되고,
    상기 실리콘 질화물층을 피착하는 단계 중의 압력은 1 x 104Pa 내지 6 x 104Pa 범위인 것을 특징으로 하는 방법.
  15. 제10항에 있어서,
    상기 소자는, 상부면 및 측면을 갖는 게이트, 표면을 갖는 소스 영역, 및 표면을 갖는 드레인 영역을 구비한 NMOSFET 의 형태이고,
    상기 실리콘 질화물층의 피착 단계 전에, 상기 게이트의 상부면 및, 소스 및 드레인 영역의 표면을 실리사이드로 형성하는 단계를 더 포함하고,
    상기 실리콘 질화물층을 피착하는 단계 중의 압력은 1 x 104Pa 내지 6 x 104Pa 범위인 것을 특징으로 하는 방법.
  16. 제7항에 있어서,
    상기 실리콘 질화물층은 실리콘 질화물(SiXNY)을 포함하고,
    상기 소자는 상부면 및 측면을 갖는 게이트를 구비한 NMOSFET 의 형태이고,
    상기 실리콘 질화물층의 피착 단계 전에, 상기 게이트의 상부면 상에 실리콘 이산화물의 캡을 형성하는 단계; 및
    상기 실리콘 질화물층의 피착 단계 전에, 상기 게이트의 측면 상에 실리콘 이산화물의 측벽을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 제16항에 있어서,
    상기 실리콘 질화물층 피착 단계 중에, 상기 실리콘 질화물층은 상기NMOSFET 의 게이트의 상부 및 측면위쪽에 피착되는 것을 특징으로 하는 방법.
  18. 제10항에 있어서,
    상기 소자는 상부면 및 측면을 갖는 게이트를 구비한 NMOSFET 의 형태이고,
    상기 실리콘 질화물층의 피착 단계 전에, 상기 게이트의 상부면 상에 실리콘 이산화물의 캡을 형성하는 단계; 및
    상기 실리콘 질화물층의 피착 단계 전에, 상기 게이트의 측면 상에 실리콘 이산화물의 측벽을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서,
    상기 실리콘 질화물층 피착 단계 중에, 상기 피착된 실리콘 질화물층은 상기 NMOSFET 의 게이트의 상부 및 측면위쪽에 피착되는 것을 특징으로 하는 방법.
  20. 제1항에 있어서,
    상기 실리콘 질화물층은 1 x 1010dyn/㎠의 인장 응력을 갖는 것을 특징으로 하는 방법.
  21. 제9항에 있어서,
    상기 게이트는, 상기 드레인 및 소스 영역이 채널을 가로질러 이격되어 있는방향으로 많아야 0.6㎛ 만큼 연장하는 것을 특징으로 하는 방법.
  22. 제1항에 있어서,
    유전층을 상기 실리콘 질화물층 위에 피착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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