KR20040101257A - 통신장치에 대한 이득 제어 - Google Patents

통신장치에 대한 이득 제어 Download PDF

Info

Publication number
KR20040101257A
KR20040101257A KR10-2004-7013607A KR20047013607A KR20040101257A KR 20040101257 A KR20040101257 A KR 20040101257A KR 20047013607 A KR20047013607 A KR 20047013607A KR 20040101257 A KR20040101257 A KR 20040101257A
Authority
KR
South Korea
Prior art keywords
gain
receiver
gain control
transmitter
parameter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR10-2004-7013607A
Other languages
English (en)
Other versions
KR101092263B1 (ko
Inventor
블랙피터제이
신두샤야나나가부샤나
찰라라구
셀트만케빈
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20040101257A publication Critical patent/KR20040101257A/ko
Application granted granted Critical
Publication of KR101092263B1 publication Critical patent/KR101092263B1/ko
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3036—Automatic control in amplifiers having semiconductor devices in high-frequency amplifiers or in frequency-changers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3052—Automatic control in amplifiers having semiconductor devices in bandpass amplifiers (H.F. or I.F.) or in frequency-changers used in a (super)heterodyne receiver
    • H03G3/3068—Circuits generating control signals for both R.F. and I.F. stages
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Control Of Amplification And Gain Control (AREA)
  • Circuits Of Receivers In General (AREA)
  • Transceivers (AREA)
  • Transmitters (AREA)
  • Amplifiers (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
  • Tone Control, Compression And Expansion, Limiting Amplitude (AREA)

Abstract

이득 제어를 위한 시스템 및 기술은 파라미터 값에 의존하는 복수의 이득 곡선들 중의 하나의 이득 곡선으로 표현되는 이득을 가지는 증폭기로 신호를 증폭하되, 신호는 파라미터 값들 중의 제 1 파라미터 값에서 증폭되는, 단계, 및 파라미터 값들 중의 제 1 파라미터 값의 함수로 소정의 이득 곡선 상의 포인트에 대응하는 이득 제어신호를 조정한 다음 그 조정한 이득 제어신호를 증폭기에 제공함으로써, 파라미터 값들 중의 제 2 파라미터 값에 대한 증폭기의 이득 곡선에 관련된 소정의 이득 곡선으로부터 증폭된 신호의 이득을 제어하는 단계를 포함한다. 이 요약서는, 연구자나 또 다른 독자가 기술적 개시물의 주제를 신속하게 파악할 수 있도록 한 요약 규정에 따라 제공한 것이다.

Description

통신장치에 대한 이득 제어{GAIN CONTROL FOR COMMUNICATIONS DEVICE}
배경기술
기술분야
본 발명은 통신 시스템들에 대한 것으로, 더욱 자세하게는, 통신 장치의 이득을 제어하는 시스템 및 기술들에 관한 것이다.
배경기술
일반적으로, 통신 시스템들은 2 개 이상의 통신 장치들 간의 정보교환을 지원한다. 통상적으로, 이들 통신장치는 통신 매체와 인터페이스하는 아날로그 프론트엔드 및 정보를 조작하는 디지털 프로세서를 포함한다. 통신 장치의 유형에 따라서, 아날로그 프론트엔드는 송신기, 수신기, 또는 송신기 및 수신기로 설계될 수 있다. 송신기의 기능은 자유공간으로의 송신을 위하여 신호들을 변조하고 상향변환한 다음 증폭하는 것이다. 수신기의 기능은 디지털 프로세서가 표시하거나 이용할 수 있도록, 잡음과 간섭이 존재하는 신호를 검출한 다음 그 검출 신호에 증폭, 하향변환, 및 복조를 제공하는 것이다.
통상적으로, 수신기는 자동이득 제어 (AGC) 로 당해기술분야에 통상 알려져 있는 이득 제어를 포함한다. 수신기에서의 AGC 기능의 일 목적은 신호입력 변화량의 범위에 걸쳐 일정한 출력 전력을 유지하는 것이다. 통상적으로, 이는 수신기로부터의 출력 전력을 평균화한 다음 그 평균값을 수신기의 이득 제어부로피드백하는 AGC 로 달성된다.
또한, 모바일 무선 애플리케이션에서, 기지국 근처의 모바일 유저가, 기지국으로부터 이격되어 있는 모바일 유저를 방해전파 (jamming) 하는 것을 방지하기 위하여 모바일 송신기에 AGC 기능이 채용될 수 있다. 모바일에서, 이 AGC 기능은 평균 수신기 출력 전력을 피드백하여 수신기와 함께 송신기 이득을 단계적으로 제어함으로써 수행된다. 따라서, 모바일이 수신전력을 증가시킨 기지국에 더 근접하게 이동하는 경우, AGC 는 수신기와 송신기의 이득을 비례적으로 감소시킨다. 이에 의해, 모바일 유저가 기지국에 접근할수록 모바일 송신기의 전력을 비례적으로 낮출 수 있게 된다. 이러한 전력 제어 기술을 종종 개방 루프 제어라 한다.
수신기와 송신기의 비선형 이득 특성들은 AGC가 최적의 방식으로 동작하는 것을 방해한다. 따라서, 수신기와 송신기에서의 비선형성들을 보상하는 방법으로 종종 선형화기가 AGC 에 이용된다. 선형화기는 어떠한 방식으로도 구현될 수 있다. 하나의 공통 기술은 메모리에 기억된 "룩업" 테이블을 이용하여 평균 수신기 전력을, 수신기 또는 송신기의 비선형 이득 특성들을 보상하는 이득 제어 신호로 변환하는 것을 수반한다. "룩업" 테이블의 컨텐츠는 교정 과정시에 결정된다. 통상적으로, 이 교정 과정은 수신기로의 입력 전력이 상이한 주파수와 온도 변화량에 대한 특정한 동작 범위에 걸쳐 스위프하는 때 폐쇄되는 AGC 루프를 이용하여 수신기로부터 출력되는 평균전력을 트래킹 (tracking) 하는 것을 수반한다.
통신 장치의 상업적 생존성을 유지시키기 위하여, 종종, 제조자들은 노동자원에 대한 부담을 경감시키는 간단한 교정 과정을 시도하고 있다. 그러나, 종종 이러한 과정은 AGC의 정밀한 요구사항들을 만족시키는 절대적 최소 수의 동작 주파수와 온도들에 걸쳐 수행되는 교정 과정을 명령한다. 비교적 간단한 교정 과정에서의 잠재적인 결함들이 멀티미디어 통신 장치의 시장도입과 함께 더욱 현저해진다. 예를 들어, 레거시 (legacy) 음성 장치와 신규 데이터 서비스 양측을 지원하는 멀티미디어 통신 장치들은 각자 별도의 교정 과정을 요구할 수 있다. 따라서, 상이한 동작 주파수와 온도를 지원할 수 있을 뿐만 아니라 멀티미디어 모드 동작도 지원할 수 있는 간단한 교정 과정으로 지원될 수 있는 통신장치가 요구된다.
발명의 개요
본 발명의 일 태양에서, 이득 제어 방법은 파라미터의 값에 의존하는 복수의 이득 곡선들 중 하나의 곡선으로 표현되는 이득을 가지는 증폭기로 신호를 증폭하되, 이 신호는 파라미터 값들 중의 제 1 값에서 증폭되는 단계, 및 파라미터 값들 중의 제 1 값의 함수로 소정의 이득 곡선 상의 점에 대응하는 이득 제어신호를 조정한 다음 그 조정된 이득 제어 신호를 증폭기에 제공함으로써 파라미터 값들 중의 제 2 값에 대한 증폭기의 이득 곡선에 관련된 소정의 이득 곡선으로부터 증폭 신호의 이득을 제어하는 단계를 포함한다.
본 발명의 또 다른 태양에서, 장치는 파라미터의 값에 의존하는 복수의 이득 곡선들 중 하나의 곡선으로 표현되는 이득을 가지는 증폭기, 및 파라미터 값들 중의 제 2 값의 함수로 소정의 이득 곡선 상의 점에 대응하는 이득 제어신호를 조정한 다음 그 조정된 이득 제어 신호를 증폭기에 제공함으로써 파라미터 값들 중의 제 1 값에 대한 증폭기의 이득 곡선에 관련된 소정의 이득 곡선으로부터 증폭기의 이득을 제어하도록 구성되는 이득 제어부를 포함한다.
본 발명의 또 다른 태양에서, 컴퓨터 판독가능 매체는 파라미터의 값에 의존하는 복수의 이득 곡선들 중 하나의 곡선으로 표현되는 이득을 가지는 증폭기의 이득을 제어하는 방법을 구현하는데, 이 방법은 파라미터 값들 중의 제 1 값에 대한 증폭기의 이득 곡선에 관련된 소정의 이득 곡선을 기억하는 단계, 파라미터 값들 중의 제 2 값의 함수로 소정의 이득 곡선 상의 한 점에 대응하는 이득 제어 신호를 조정하는 단계, 및 그 조정된 이득 제어신호를 증폭기에 제공하는 단계를 포함한다.
본 발명의 또 다른 태양에서, 장치는 신호를 증폭하며 파라미터 값에 의존하는 복수의 이득 곡선들 중의 하나의 곡선으로 표현되는 이득을 가지는 증폭기 수단, 및 파라미터 값들 중의 제 2 값의 함수로 소정의 이득 곡선 상의 한 점에 대응하는 이득 제어 신호를 조정한 다음 그 조정된 이득 제어 신호를 증폭기에 제공함으로써 파라미터 값들 중의 제 1 값에 대한 증폭기 수단의 이득 곡선에 관련된 소정의 이득 곡선으로부터 증폭기의 이득을 제어하는 이득 제어 수단을 포함한다.
본 발명의 또 다른 태양에서는, 장치는 수신기 파라미터의 값에 의존하는 복수의 수신기 이득 곡선들 중의 하나의 곡선으로 표현되는 이득을 가지는 수신기, 송신기 파라미터의 값에 의존하는 복수의 송신기 이득 곡선들 중의 하나의 곡선으로 표현되는 이득을 가지는 송신기, 및 수신기 파라미터 값들 중의 제 2 값의 함수로 소정의 이득 곡선 상의 한 점에 대응하는 수신기 이득 제어 신호를 조정한 다음 그 조정된 수신기 이득 제어 신호를 수신기에 제공함으로써 수신기 파라미터 값들 중의 제 1 값에 대한 수신기의 수신기 이득 곡선에 관련된 소정의 수신기 이득 곡선으로부터 수신기의 이득을 제어하도록 구성되며, 송신기 파라미터 값들 중의 제 2 값의 함수로 소정의 이득 곡선 상의 한 점에 대응하는 송신기 이득 제어 신호를 조정한 다음 그 조정된 송신기 이득 제어 신호를 송신기에 제공함으로써 송신기 파라미터 값들 중의 제 1 값에 대한 송신기의 송신기 이득 곡선에 관련된 소정의 송신기 이득 곡선으로부터 송신기의 이득을 제어하도록 추가로 구성되는 이득 제어부를 포함한다.
이하, 본 발명의 또 다른 태양을, 본 발명의 예시적인 실시형태를 나타내고 설명하는 상세한 설명부에서 예를 들어 간략히 설명한다. 실현되는 바와 같이, 본 발명은 그 범위를 벗어남이 없이 여러 형태로 변형이 가능할 수 있다. 따라서, 도면들과 설명부는 설명을 위한 것으로 그 범위를 제한하기 위한 것이 아니다.
도면의 간단한 설명
본 발명의 태양들을, 첨부한 도면을 통하여, 어떤 제한을 두지 않고 예를 들어 설명하며, 동일한 구성요소는 동일한 부재번호로 나타낸다.
도 1 은 이득 제어를 하는 예시적인 아날로그 프론트엔드의 기능블록도이다.
도 2 는 다수의 선형화기를 이용한 예시적인 이득제어의 기능블록도이다.
도 3 은 예시적인 아날로그 프론트엔드의 증폭기들의 비선형 이득 특성들과, 증폭기들의 비선형성들을 보상한 예시적인 소정의 이득 곡선을 나타내는 그래프도이다.
도 4 는 도 2 의 이득제어에 이용하기 위한 예시적인 선형화기의 기능블록도이다.
도 5 는 도 4 의 선형화기에 이용하기 위한 예시적인 코어선형화기의 기능블록도이다.
도 6 은 레거시 음성 장치와 함께 HDR 통신 장치를 이용하는 멀티미디어 애플리케이션에 대한 예시적인 아날로그 프론트엔드의 기능블록도이다.
상세한 설명
첨부된 도면을 통하여 설명한 상세한 설명부는 본 발명의 예시적인 실시형태들을 설명하기 위한 것이며 본 발명을 실시할 수 있는 실시형태들은 이들로 한정되지 않는다. 상세한 설명부 전반에 걸쳐 "예 (example), 경우 (instance), 또는 실례 (illustration) 로서 기능하는" 용어 "예시적인"은 반드시 다른 실시형태 이상으로 바람직하거나 유리한 것으로 해석되어서는 안된다. 상세한 설명부는 본 발명의 완전한 이해를 제공하기 위한 구체적인 세부사항들을 포함한다. 그러나, 본 발명은 이러한 세부사항들 없이도 실시될 수 있다. 일부 경우, 본 발명의 개념을 모호하게 하는 것을 피하기 위하여, 잘 알려진 스트럭처들과 디바이스가 블록도 형태로 도시된다.
통신 장치의 예시적인 실시형태에서, 증폭기의 비선형 특성들을 보상하는 소정의 이득 곡선은 고정된 동작 주파수와 온도에서 교정 과정을 통하여 연산될 수 있다. 이후, 소정의 이득 곡선은 동작 주파수와 온도의 함수로 증폭기의 출력전력에 관련된 소정의 이득곡선 상의 한 점을 조정함으로써 증폭기에 대한 이득제어신호를 연산하는데 이용될 수 있다. 증폭기는 독립형 증폭기일 수도 있고 또는 수신기 또는 송신기로 구성되는 하나 이상의 증폭기들일 수도 있다. 이러한 개념은 증폭기의 출력전력에 관련된 소정의 곡선 상의 한 점이 동작 모드에 따라서 조정되는 멀티미디어 장치를 지원하는 것으로 확장될 수 있다.
이들 이득 제어 기술의 여러 태양은 CDMA 통신 시스템의 환경에서도 설명되고 있지만, 이들 이득 제어 기술은 다른 여러 통신 환경에서도 이용하는데 적합할 수 있다. 따라서, CDMA 통신 시스템에 대한 어떠한 참고자료도 본 발명의 진보성을 설명하기 위한 것이며, 이러한 진보성은 폭넓은 애플리케이션을 가진다.
CDMA 는 스펙트럼 확산 통신들에 기초한 변조 및 다중 액세스 방식이다. CDMA 통신 시스템에서, 많은 수의 신호들이 동일한 주파수 스펙트럼을 공유하고 그 결과 유저 용량의 증가를 제공한다. 이는 반송파를 변조하여 신호파형의 스펙트럼을 확산시키는 상이한 의사랜덤 잡음 (PN) 코드를 가진 각각의 신호를 송신함으로써 달성된다. 송신신호들은 대응하는 PN 코드를 이용하여 원하는 신호의 스펙트럼을 역확산시키는 상관화기에 의해 수신기에서 분리된다. PN 코드가 매칭하지 않는 원하지 않는 신호들은 대역폭으로 역확산되지 않고 잡음에만 기여한다.
도 1 은 모바일 CDMA 통신장치와 같은 가입자국에서 이용하기 위한, 예시적인 아날로그 프론트엔드의 기능블록도를 나타낸다. 다른 방법으로, 아날로그 프론트엔드는 기지국에 이용될 수 있다. 아날로그 프론트엔드는 송신 또는 수신 모드에서 동작할 수 있다. 송신 모드에서는, 송신기 (102) 가 기지국 (도시생략) 으로의 역방향 링크 송신을 위하여 듀플렉서 (106) 를 통하여 안테나 (104) 에 커플링될 수 있다. 역방향 링크는 가입자국으로부터 기지국으로의 송신을 의미한다. 수신모드에서는, 듀플렉서 (106) 가 안테나 (104) 에 의해 픽업된 순방향 링크 송신을 수신기 (108) 로 지향시킨다. 순방향 링크는 기지국으로부터 가입자국으로의 송신을 의미한다. 듀플렉서 (106) 의 포지션은 당해기술분에 잘 알려진 수단에 의해 제어될 수 있다. 수신기의 출력은 AGC (109) 를 통하여 송신기와 수신기 이득을 제어하도록 피드백된다. 상술한 예시적인 실시형태에서, AGC (109) 는 온도와 주파수 변화량에 응답한다. 멀티미디어 애플리케이션에서, AGC (109) 는 음성 또는 데이터 애플리케이션과 상이한 모드의 동작을 지원하도록 구성될 수 있다. 설명을 위하여, AGC 기술이 역방향 링크를 통하여 설명되고 있지만, 그러나, 당업자가 알고 있는 바와 같이, 이들 AGC 기술은 순방향 링크에도 동일하게 적용가능하다.
상술한 예시적인 실시형태에서, 수신기 (108) 는 헤테로다인 복소 (I-Q) 아키텍처에 기초될 수 있다. 쉬운 설명을 위하여, 예시적인 수신기 (108) 가 별도의 I (동위상) 및 Q (직교위상) 채널에 대한 레퍼런스 없이 기능적으로 도시되어 있다. 2중 저잡음 증폭기 (112a 및 112b; LNAs) 와 결합한 가변 이득 (RF) 감쇠기 (110) 는 수신기 (108) 전체에 걸쳐 우수한 이득 분배를 제공하는데 이용될 수 있다. 수신기의 하나 이상의 실시형태에서, LNAs 에는 바이패스 능력이 장치될 수 있다. 이미지 제거 필터 (114) 는 LNAs (112a 및 112b) 간에 위치되어이미지 잡음을 제거할 수 있다. 디지털 대 아날로그 변환기 (DAC; 116) 는 AGC (109) 의 출력에 이용되어 디지털 RF 이득 제어신호를 아날로그 신호로 변환할 수 있다. AGC (109) 는 LNA 제어신호에 의하여 LNA들 (112a 및 112b) 의 한쪽 또는 양쪽을 바이패스하도록 추가로 구성될 수 있다.
LNA (112b) 로부터의 출력은 IF 믹서 (118) 에 커플링될 수 있는데, 여기서, 국부 오실레이터 (LO; 도시생략) 에 의해 생성되는 레퍼런스 신호들과 믹싱된다. IF 믹서 (118) 의 출력에 위치되는 대역통과 필터 (120) 는 중간 주파수 (IF), 즉, 수신된 송신 신호와 레퍼런스 신호 간의 비트 (beat) 주파수를 선택하는데 이용될 수 있다. 대역통과 필터 (120) 로부터의 IF 출력은 기저대역 믹서 (124) 에 의해 LO 로부터의 제 2 레퍼런스 신호와 믹싱되기 전에 IF 가변 이득 증폭기 (VGA; 122) 에 제공될 수 있다. 기저대역 믹서 (124) 의 출력에 위치된 저역통과 필터 (126) 는 믹싱신호의 기저대역 성분들을 아날로그-대-디지털 변환기 (ADC; 128) 로 통과시키는데 이용될 수 있다. ADC (128) 로부터의 디지털 기저대역 신호는 프로세서 (도시생략) 에 제공될 수 있는데, 여기서, 신호는 짧은 PN 코드들로 직교복조되고 왈시 코드들에 의해 디커버되며 긴 PN 코드를 이용하여 디스크램블되고 순방향 에러 수정으로 디코딩될 수 있다. 제 2 DAC (130) 는 IF VGA (122) 의 이득을 제어하기 위하여, AGC (109) 의 출력에 이용되어 디지털 IF 이득 제어신호를 아날로그 신호로 변환할 수 있다.
또한, ADC (128) 로부터의 디지털 기저대역 신호는 AGC (109) 를 구동하는데 이용될 수 있다. 다른 방법으로, 디지털 기저대역 신호는 프로세서에서의 레이크 수신기 (도시생략) 에 제공될 수 있다. 레이크 수신기는 다수의 복조 엘리먼트들 (핑거들) 과 탐색기로 구성될 수 있다. 탐색기는 강한 다중경로 도착 (arrival) 을 식별한 다음 그 식별된 오프셋에서 복조하는데 핑거를 할당한다. 이후, 최상의 핑거의 복조된 디지털 기저대역 신호는 AGC (109) 를 구동시키는데 이용될 수 있다.
상술한 예시적인 실시형태에서, 송신기 (102) 는 직접 변환 아키텍처를 이용한다. 다른 방법으로, 송신기 (102) 는 하나 이상의 IF 스테이지로 설계될 수 있다. 송신기 (102) 는 긴 PN 코드로 확산된 다음 짧은 PN 코드들로 직교변조되는 다중 왈시 채널들을 수신하도록 구현될 수 있다. 기저대역 필터 (132) 는 직교 변조 신호의 대역성분들 외의 것을 제거하고 펄스 형상화하는데 이용될 수 있다. 필터링된 신호는 RF 믹서 (134) 에 제공될 수 있는데, 여기서 신호가 반송파 파형으로 변조된다. 이후, 그 변조된 반송파 파형은 안테나 (104) 를 통한 자유공간으로의 송신을 위하여 송신기 VGA (136) 와 최종적으로 전력 증폭기 (138) 에 커플링될 수 있다. 대역통과 필터 (도시생략) 는 전력 증폭기 (138) 뒤에 배치되어, 안테나 (104) 를 통한 송신 이전에 원하지 않는 주파수를 필터링한다. 전력 증폭기 (138) 는 파워다운하고 바이패스하는 능력을 가진 4 개의 드라이버 상태를 지원하도록 구성될 수 있으며, 전력증폭기 (138) 는 송신기 VGA (136) 가 역방향 링크 송신을 지원할 수 있을 정도로 송신기 전력을 충분히 낮게 해야 한다. AGC (109) 는 전력 증폭기 (138) 의 상태와 송신기 VGA (136) 의 이득을 제어하도록 구성될 수 있다. 제 3 DAC (140) 는 송신기 VGA (136) 기의 이득을 제어하기 위하여 디지털 송신기 이득 제어신호를 아날로그 신호로 변환하는데 이용될 수 있다.
하이 데이터 레이트 (HDR) CDMA 통신시스템의 환경에서의 예시적인 AGC (109) 의 기능블록도가 도 2 에 도시되어 있다. 통상적으로, HDR 통신 시스템은"3rd Generation Partnership Project"인 컨소시엄에 의해 공표된 "cdma2000 High Rate Packet Data Air Interface Spcification" (3GPP2 C.S0024, Version 2, October 27, 2000) 와 같은 하나 이상의 표준을 따르도록 설계된다. 이와 같은 HDR 통신의 예는, 1997 년 11 월 3 일에 출원된, 발명의 명칭이 "Method and Apparatus for High Rate Packet Data Transmission" 인 미국특허 출원번호 제 08/963,386 호에 개시되어 있다. 상술한 표준과 특허출원의 컨텐츠를 본문중에 참조한다. 명세서 전반에 걸쳐 설명된 AGC 의 신규한 개념은 또 다른 통신장치에도 동일하게 적용가능하다.
상술한 예시적인 실시형태에서, AGC를 이용하여 수신기로부터 출력되는 전력을 측정하고 송신기와 수신기 양쪽의 이득을 제어하도록 피드백을 제공할 수 있다. 피드백 신호는 AGC 세트 포인트와 수신기의 측정된 출력전력을 비교함으로써 생성될 수 있다. 수신기의 측정된 출력전력이 AGC 세트 포인트보다 작은 경우, 송신기와 수신기에 제공되는 피드백 신호를 이용하여 이득을 각각 증가시킬 수 있다. 이와 반대로, 수신기의 측정된 출력전력이 세트 포인트보다 큰 경우, 송신기와 수신기에 제공되는 피드백 신호를 이용하여 이득을 각각 감소시킬 수 있다.
도 2 를 참조하면, 아날로그 프론트엔드에서 수신기로부터의 또는 프로세서에서 레이크 수신기로부터의 디지털 기저대역 신호는 에너지 추정기 (202) 에 커플링될 수 있다. 에너지 추정기 (202) 는 게이트된 파일럿 버스트 동안에 (I2+ Q2) 값을 누산시킴으로써 수신기의 출력전력을 계산한다. HDR 통신 시스템에서, 일반적으로, 기지국은 순방향 링크를 통하여 게이트된 파일럿 신호를 송신한다. 명세서 전반에 걸쳐 설명된 진보된 AGC 기술을 이용하는 또 다른 통신 시스템에서는, 누산 기간은 성능을 최적화하기 위하여 당업자에게 의해 용이하게 확정할 수 있다. 이후, AGC 세트 포인트를, 감산기 (subtractor; 206) 에 의해 에너지 추정기 (202) 로부터의 연산된 출력전력에서 감산할 수 있다. AGC 세트포인트와 연산된 출력 전력의 그 감산된 차이는 AGC 세트 포인트로부터의, 수신기 출력전력의 에러를 나타낸다. 에러 신호는 승산기 (208) 에 의해 AGC 이득으로 스케일링된다. 이후, 그 스케일링된 에러 신호는 하나 이상의 파일럿 버스트에 대하여 평균화하기 위하여 AGC 누산기 (210) 에 제공될 수 있다. 하나 이상의 실시형태에서, AGC 누산기 (210) 는 최대 임계값 또는 최소 임계값에서 포화한다. 스케일링된 에러 신호의 구해진 평균값은 "AGC 값" 이라 하며, 수신기와 송신기의 이득들을 제어하는데 이용된다.
LNA 상태 머신 (212) 은 수신기에서의 2 개의 프론트엔드 LNAs 이 수신기의 평균출력전력, 즉, AGC 값에 응답하여 바이패스되는지를 결정하는데 이용될 수 있다. AGC 값이 증가함에 따라, LNA 상태 머신 (212) 은 차례대로 LNAs를 바이패스하거나 스위칭 아웃하는데 이용될 수 있다. 이러한 접근방법에서, 한쪽 또는양쪽의 LNA 이 스위칭 아웃되는데 거의 적은 감쇠를 요구하기 때문에, 수신기에서의 가변 이득 RF 감쇠기의 동적 범위는 더욱 작아질 수 있다. 이와 반대로, 수신기의 평균 출력전력이 감소함에 따라서, LNA 상태 머신 (212) 은 차례대로 LNAs을 수신기 신호 경로로 스위칭백하는데 이용될 수 있다.
RF 감쇠기 제어부 (214) 는 수신기에서의 가변 이득 RF 감쇠기의 감쇠레벨을 제어하는데 이용될 수 있다. RF 감쇠기 제어부 (214) 의 감쇠 특성들은 특정한 애플리케이션 및 전체적인 설계 파라미터에 의존하여 여러 형태를 취할 수 있다. 예를 들어, RF 감쇠기 제어부 (214) 는 최소 AGC 값 아래의 제로 감쇠를 제공하도록 구성될 수 있다. AGC 값이 이 최소 임계값을 초과하는 경우, 감쇠 레벨은 AGC 값이 최대값에 도달할 때까지 AGC 값을 선형적으로 증가시킬 수 있다. RF 감쇠 제어부 (214) 의 감쇠 특성들은 그 최대값에 도달한 후, 비교적 변동없는 응답을 갖도록 구성된다.
한쪽 또는 양쪽 LNAs 이 수신기에서 스위칭 아웃되는 경우에는, IF VGA 의 이득이 수신기의 전체 이득을 일정하게 유지시키도록 증가되어야 한다. 이는 LNA 오프셋을 가지고 수신기에서의 IF VGA 의 이득을 제어하는 AGC 값을 조정함으로써 수행될 수 있다. LNA 오프셋은 LNA 상태 머신 (212) 의 상태 함수이다. 이와 유사하게, 가변 이득 RF 감쇠가 증가하는 경우, 수신기에서의 IF VGA 의 이득을 제어하는 AGC 값은 RF 감쇠기 오프셋에 의해 추가로 조정되어야 한다. 이 조정들은 도 2 에 도시된 감산기 (216 및 218) 로 수행될 수 있다. 감산기 (216 및 218) 는 수신기에서의 IF VGA의 이득을 AGC 의 IF 이득 제어신호와 반대로변경하는 AGC 구성에 이용될 수 있다. 감산기 (216 및 218) 로부터의 IF 이득 제어신호와 RF 감쇠기 제어부 (214) 로부터의 이득 제어신호는 그들 각각의 선형화기 (220 및 222) 에 제공될 수 있다.
선형화기는 수신기의 비선형성에 대한 RF 및 IF 이득제어들을 모두 보상하는데 이용될 수 있다. 선형화기는 특정한 설계 기준에 의존하여 여러 방법으로 수행될 수 있다. 하나 이상의 실시형태에서, 선형화기는 소정의 이득곡선을 기억하는 메모리에 장치될 수 있다. 도 3 은 이와 같은 소정의 이득 곡선을 나타낸다. 수신기의 실제 이득 곡선은 곡선 302 으로 도시되어 있다. 메모리는 교정을 통하여 얻어진 소정의 이득 곡선을 기억하는데 이용될 수 있는데, 이 소정의 이득 곡선은 수신기의 실제 이득 곡선의 역이 될 수 있다. 소정의 이득곡선은 곡선 304 로 도시되어 있다. 메모리에 기억된 소정의 이득곡선 304 이 AGC 값에 적용되는 경우, 곡선 306 으로 도시된 바와 같이, 그 결과는 수신기의 출력전력과 가변 이득 RF 감쇠기와 IF VGA 에 대한 이득 제어들 간에 선형 관계로 된다.
일반적으로, 수신기의 실제 이득곡선은 온도와 반송파 주파수의 함수로 변한다. 하나 이상의 실시형태에서, 어떠한 수의 소정의 이득 곡선도 메모리에 기억되어, 여러 온도와 주파수에서 선형화된 이득 제어들을 제공할 수 있다. 이러한 접근방법은 곡선들의 수에 따라서 상당한 메모리를 소비할 수 있다. 다른 방법으로, 선형화기는 온도와 주파수 보상을 가지고 소정의 단일 이득 곡선을 구현할 수 있다. 도 4 는 이러한 개념을 이용한 예시적인 선형화기의 기능블록도를 나타낸다. 선형화기는 기준 주파수와 온도에서 소정의 이득 곡선을 기억하는코어 선형화기 (402) 를 포함한다. 주파수 보상은 오퍼레이터 (404) 를 이용하여 x축 즉, 횡축을 따라 소정의 곡선 상의 포인트들에 오프셋을 제공함으로써 수행될 수 있다. 오퍼레이터는 기계적 기능을 수행하는 어떠한 하드웨어 또는 소프트웨어도 될 수 있다. 예를 들어, 상술한 예시적인 실시형태에서, 오퍼레이터 (404) 는 가산기이다. 오퍼레이터 (404) 의 출력은 코어선형화기 (402) 에 제공되어, 소정의 이득곡선 상의 데이터 포인트가 판독될 수 있다. 또한, 오퍼레이터 (404) 의 출력은 제 2 오퍼레이터 (46) 에도 제공될 수 있다. 제 2 오퍼레이터 (406) 는 소정의 이득의 기울기를 오프셋하는데 이용하여, 온도 변화량을 보상할 수 있다. 이러한 동작은 스케일링 펑션으로 수행될 수 있으며, 이에 따라 제 2 오퍼레이터 (406) 가 승산기로 구현될 수 있다. 제 3 오퍼레이터 (408) 는 y축 즉, 종축에서의 오프셋을 가지고 코어 선형화기와 제 2 오퍼레이터의 출력들을 합성하는데 이용하여, 온도 변화량을 추가로 보상할 수 있다. 상술한 예시적인 선형화기에서, 제 3 오퍼레이터 (408) 는 가산기일 수 있다. 제 3 오퍼레이터 (408) 의 출력은 수신기에 제공되는 디지털 이득 제어신호이다.
코어선형화기는 특정 애플리케이션과 전체적인 설계 파라미터에 의존하여 여러 방식으로 실시될 수 있다. 하나 이상의 실시형태에서, 코어선형화기는 AGC 값마다 디지털 RF 또는 IF 이득 제어값을 가진 메모리에서 구현될 수 있다. 따라서, AGC 값 입력이 16 bits 와이드이고 또한 이득 제어신호가 16 비트 와이드인 경우, 64K X 16 메모리가 요구된다. 다른 방법으로, 메모리 요구사항은 실질적으로 감소하는 반면, 선형 보간기와 결합하여 메모리를 이용함으로써 동일한 해상도를 유지시킬 수 있다. 도 5 는 이러한 개념을 이용한 예시적인 선형화기의 기능블록도이다. 도시된 예시적인 실시형태에서, AGC 값의 최상위 비트 (MSBs) 는 최하위비트 (LSBs) 를 잘라버림으로써 메모리 (502) 에 제공된다. AGC 값으로부터 잘라버려진 LSBs를 용이하게 확정하여 메모리 소비와 프로세싱 복잡성 간의 성능 트레이드오프를 최적으로 밸런싱할 수 있다. 메모리 (502) 의 입력에 제공되는 잘라버린 AGC 값에 응답하여, 소정의 이득곡선으로부터의 2 개의 값은 선형 보간기 (504) 로 출력된다. 제 1 값은 잘라버린 AGC 값 입력에 대한 디지털 이득 제어신호를 나타내며 보간 프로세스에 대한 최소값을 설정한다. 제 2 값은 다음 잘라버린 AGC 최고값에 대한 디지털 이득 제어신호를 나타내며 보간 프로세스에 대한 최대값을 설정한다. 선형 보간기 (504) 는 메모리 (502) 로부터의 2 개의 값들에 의해 한정되는 바운더리들 간에 정확한 디지털 이득 제어신호를 보간한다.
선형 보간기 (504) 는 여러 방식으로 구현될 수 있으며, 당업자는 이들의 특정 설계 기준을 만족시키는 선형 보간기를 용이하게 구성시킬 수 있다. 그러나, 완전성을 위하여, 이하, 예시적인 선형 보간기를 설명한다. 예시적인 선형 보간기에서는, 메모리로부터의 최소값이 가산기 (506) 에 제공된다. 이후, 최대값과 최소값 간의 차이와 제로 간의 값이 계산된 다음 가산기 (506) 에 제공되어, 보간된 디지털 이득 제어신호를 결정한다. 이는 감산기 (508) 를 가지고 최대값으로부터 최소값을 감산함으로써 수행될 수 있다. 그 감산한 차이는 스케일링 동작을 위하여 승산기 (510) 에 제공될 수 있다. 스케일링 동작은 AGC값을 5 bits 만큼 상향 시프트함으로써 그리고, 게이트 (512) 를 가지고 OxFFFFHEX로 AND 연산을 수행함으로써 수행될 수 있다. 이후, 게이트 (512) 로부터의 16 개의 LSBs 는 승산기 (510) 에서 16-bit 상이한 값과 곱해질 수 있다. 승산기 (510) 로부터의 16개의 LSBs 의 32-bit 결과 곱이 잘라버려짐으로써 가산기 (506) 에 의해 메모리 (502) 로부터의 최소값에 가산될 적절한 보간 값에 도달할 수 있다. 가산기 (506) 의 출력은 수신기로부터의 추정된 출력전력과 선형으로 변하는 디지털 이득 제어신호를 제공한다.
도 2 를 참조하면, 송신기 VGA 의 이득은 2 개의 전력루프에 의해 제어될 수있다. 개방 루프 제어부 (224) 가 이용되어, AGC 누산기 (210) 로부터의 AGC 값에 기초하여 최적의 역방향 링크 송신전력의 추정값을 생성할 수 있다. 개방 루프 추정값은 경로 손실, 기지국 로딩 효과, 및 페이딩과 쉐도우 등의 환경적으로 유도되는 현상과 같은 시스템 파라미터들을 보상하는, 당해기술분야에 알려진 수단에 의해 계산될 수 있다.
제 2 전력 제어 루프는 폐쇄 루프 제어부 (226) 이다. 폐쇄 루프 제어부 (226) 는 기지국에서의 원하는 신호 대 잡음 비 (SNR) 를 달성하도록 개방 루프 추정값의 함수를 갖는다. 이는 기지국에서의 역방향 링크 송신전력을 측정한 다음 가입자국에 피드백을 제공하여 역방향 링크 송신전력을 조정함으로써 달성될 수 있다. 피드백신호는 기지국에서의 측정된 역방향 링크 송신전력을 전력제어 세트 포인트와 비교함으로써 생성되는 역방향 전력 제어 (RPC) 커맨드의 형태로 될수 있다. 그 측정된 역방향 링크 송신전력이 세트 포인트 아래인 경우, RPC 업 커맨드가 가입자국에 제공되어 역방향 링크 송신전력을 증가시킨다. 그 측정된 역방향 링크 송신전력이 세트포인트를 초과하는 경우, RPC 다운 커맨드가 가입자국에 제공되어 역방향 링크 송신전력을 감소시킨다. 폐쇄 루프 제어는 CDMA 통신 시스템에 잘 알려져 있다. 가산기 (228) 는 폐쇄 루프 제어 (226) 의 출력과 개방루프 추정값의 결과들을 합성하는데 이용될 수 있다.
전력증폭기 상태머신 (230) 은 송신기에서의 전력증폭기의 드라이버 상태를 제어하는데 이용될 수 있다. 예를 들어, 전력 증폭기는 4 개의 드라이버 스테이지 중 하나 이상의 스테이지를 스위칭 인 및 아웃 시킴으로써 4 개의 상이한 동작 전력레벨들로 구성될 수 있다. 전력 증폭기 상태머신 (230) 은 합성된 개방루프 및 폐쇄 루프 계산의 함수로서 차례대로 개개의 드라이버 스테이지를 스위칭 인 또는 아웃시키는데 이용될 수 있다. 송신기 VGA 가 송신 전력요구사항들을 지원할 수 있을 정도로 송신전력이 충분히 낮은 경우, 전력 증폭기는 완전하게 바이패스 및 파워다운할 수 있는 능력을 포함할 수 있다. 이러한 접근 방법에서는, 전력 증폭기의 전력 레벨을 증가시킴으로써 송신기 VGA 상의 전력 요구들을 감소시킬 수 있다.
전력 증폭기의 드라이버 상태가 언제 변하더라도, 송신기 VGA 의 이득을 동일하게 및 반대 방향으로 조정함으로써 보상되어야 하는 송신기 신호 경로에서의 이득 또는 감쇠 스텝을 도입한다. 이는, 송신기에서의 송신기 VGA의 이득을 전력 증폭기 오프셋으로 제어하는 합성된 폐쇄 및 개방 루프 계산을 조정함으로써 수행될 수 있다. 전력 증폭기 오프셋은 전력 증폭기 상태 머신 (230) 의 상태의 함수이다. 도 2 에 나타낸 바와 같이, 이러한 조정은 감산기 (232) 로 구현될 수 있다.
송신기 VGA 선형화기 (234) 는 AGC의 비선형성에 대하여 감산기 (232) 로부터의 결과적인 전력제어 값을 보상하는데 이용될 수 있다. 송신기 VGA 선형화기 (234) 는 도 3 내지 도 5 와 결합하여 더욱 쉽게 설명한 선형화기와 유사한 선형화기로 구현될 수 있다.
명세서 전반에 걸쳐 설명한 선형화기의 개념은 멀티 미디어 애플리케이션들로 확장될 수 있다. 이러한 접근 방법은, 신규 데이터 서비스를 기존 레거시 음성 장치에 통합시킬 경우에 더욱 유용할 수 있다. 예를 들어, 선형화기 개념은 기존 CDMA 셀룰라 전화기에 통합되는 HDR 통신 시스템에 더욱 견고한 통신 장치를 제공하는데 이용될 수 있다. 기존의 CDMA 셀룰라 전화기는 모두 본 발명의 양수인에게 양도된, 발명의 명칭이 "Spread Spectrum Multiple Access Communication System Using Satellite or Terrestrial Repeaters"인 미국특허 제4,901,307호 및 발명의 명칭이 "System and Method for Generating Waveforms in a CDMA Cellular Telephone System" 인 미국특허 제5,103,459호에 개시된 방법으로 구현될 수 있다.
레거시 음성 장치를 가진 HDR 통신장치를 이용하는 멀티 미디어 애플리케이션에 대한 예시적인 아날로그 프론트엔드의 기능블록도가 도 6 에 도시되어 있다. 이 아날로그 프론트엔드는 송신기 (102) 또는 수신기 (108) 를 안테나 (104) 에 커플링하는 듀플렉서 (106) 를 포함한다. 송신기 (102) 와 수신기 (108) 의 동작은, HDR 통신과 레거시 음성 장치가 동일한 송신기 (102) 와 수신기 (108) 를 공유하는 것을 제외하고는, 도 1 을 통하여 설명한 동작과 동일하기 때문에, 그 설명은 반복하지 않는다.
상술한 예시적인 멀티미디어 애플리케이션에서, HDR 통신 장치와 레거시 음성 장치 각각은 자체 AGC 를 가지고 있다. HDR 통신 장치 (602; HDR AGC) 에 대한AGC 는 HDR 모드에서 동작하는 경우 아날로그 프론트엔드를 제어하며, 레거시 음성 장치 (604) 에 대한 AGC (음성 AGC) 는 음성 모드에서 동작하는 경우 아날로그 프론트엔드를 제어한다. 통신용으로, 레거시 음성 장치에서의 기존 음성 AGC (604) 가 이용되는 것이 계획된다. 통상적으로, 과거의 CDMA 셀룰라 전화기에 이용되는 레거시 음성 장치는 하드웨어에서 구현되는 AGC 를 포함한다. 하드웨어 구현은 AGC 가 레거시 음성 장치에서 동작하는 속도의 관점에서 매우 실용적인 접근 방법이다. 그러나, 레거시 음성 장치에 대한 AGC 는 명세서 전반에 걸쳐 설명된 진보적 개념들에 벗어남이 없이 어떠한 방식으로도 구현될 수 있다. 마이크로프로세서가 이용되어, 소정의 신규 이득 곡선을 계산하여, 주파수 및 온도의 변화량에 응답한 송신기 또는 수신기의 비선형 동작을 보상하고 하드웨어에서의 선형성을 재로드한다.
더욱 자세히 상술한 바와 같이, HDR AGC (602) 는 온도와 주파수 보상 기능을 가진 디지털 신호 프로세서 (DSP) 로 구현될 수 있다. DSP 는 레거시 음성에서의 AGC 를 구현하기에는 비실용적인 방법이지만, HDR AGC에 대한 효과적인 구현으로, DSP 상의 로드를 증가시키는 것이 불필요하기 때문에 통상적으로 HDR의 AGC 보다 32 배 더 고속으로 구동한다. 통상적으로, 레이크 수신기가 DSP에서 구현되기 때문에, 이러한 AGC 구성은 핑거 베이시스 당 AGC 를 구동시키는 최상의 핑거를 선택하는 에너지 추정값을 지원하도록 용이하게 구성할 수 있다.
도 6 에 도시된 멀티미디어 애플리케이션의 예시적인 실시형태에서, 단일 교정 과정이 이용되어, 레거시 음성 장치에 대한 교정 과정에 기초하여 음성 AGC (602) 에서의 하드웨어 선형화기를 로딩할 수 있다. 이후, 음성 AGC (602) 에서의 하드웨어 선형화기 내에 로딩된 소정의 이득 곡선은 장치 제조자에 투명한 방법으로 소프트웨어에 의해 재포맷된 다음 HDR AGC (604) 에서의 DSP 선형화기로 로딩될 수 있다. 이러한 접근방법은 HDR 통신 장치와 레거시 음성 장치를 모두 지원하는데 하나의 교정 과정만이 요구되면서 이와 동시에 레거시 음성 장치에 대한 기존 교정과정의 편리성 및 친밀성을 장치 제조자에 제공하기 때문에 매우 유용할 수 있다.
도 6 을 참조하면, 수신기 (108) 로부터의 디지털 기저대역 신호는 음성 AGC (602) 와 HDR AGC (604) 양쪽으로 공급될 수 있다. 음성 AGC (602) 와 HDR AGC (604) 는 송신기 (102) 와 수신기 (108) 의 이득 제어신호들을 생성한다. 적절한 이득 제어신호들은, 멀티미디어 애플리케이션이 음성 또는 HDR 모드에서 동작가능한지의 여부를 나타내는 공통 신호에 기초하여 멀티플렉서 (606) 에 의해 선택될 수 있다.
실시형태에 관련된, 상술한 여러 논리 블록, 모듈, 회로 및 알고리즘을, 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로서 구현할 수도 있다. 하드웨어와 소프트웨어의 호환가능성을 명확히 설명하기 위해, 설명한 여러 컴퍼넌트, 블록, 모듈, 회로, 및 알고리즘들을 그들의 기능성면에서 일반적으로 설명하였다. 이러한 기능성이 하드웨어 또는 소프트웨어로서 구현되는지의 여부는 특정 애플리케이션, 및 전체적인 시스템을 지원하는 설계조건에 의존한다. 당업자는, 각각의 특정 애플리케이션에 대하여 여러 방법으로 상술한 기능성을 실시할 수 있지만, 그 실시 결정은 본 발명의 범위를 벗어나는 것으로 해석되어서는 안된다.
상술한 실시형태들과 관련하여 설명한 여러 논리 블록, 모듈 및 회로를 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 직접 회로 (ASIC), 필드 프로그래밍가능 게이트 어레이 (FPGA) 또는 다른 프로그래밍가능 논리 장치, 별도의 게이트, 또는 트랜지스터 로직, 별도의 하드웨어 컴퍼넌트, 또는 명세서내에 설명된 기능들을 수행하도록 설계된 이들의 조합으로 실시하거나 수행할 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 또 다른 방법으로, 이 프로세서는 어떤 종래의 프로세서, 컨트롤러, 마이크로컨트롤러, 또는 상태 머신일 수 있다. 또한, 프로세서는 연산 장치의 조합, 예를 들면, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어와 연관된 하나 이상의 마이크로프로세서, 또는어떤 다른 구성으로서 실시할 수도 있다.
상술한 실시형태들에 관련된 방법 또는 알고리즘의 단계들을 하드웨어내에, 프로세서에 의해 실행되는 소프트웨어 모듈내에, 또는 이들의 조합 내에 내장시킬 수도 있다. 소프트웨어 모듈은 RAM 메모리, 플래쉬 메모리, ROM 메모리, EPROM메모리, EEPROM 메모리, 레지스터, 하드디스크, 제거가능 디스크, CD-ROM, 또는 당해기술분야에 알려진 저장매체의 어떤 다른 형태로 상주할 수도 있다. 예시적인 저장 매체는, 그 프로세서가 정보 형태를 판독할 수 있고 그 정보를 저장 매체에 기록할 수 있도록 프로세서에 연결될 수 있다. 또 다른 방법으로, 저장매체는, 프로세서의 일체부일 수 있다. 프로세서와 저장 매체는 ASIC에 상주할 수 있다. ASIC은 유저 단말기에 상주할 수 있다. 또 다른 방법으로, 프로세서와 저장매체는 유저 단말기에서 별도의 컴퍼넌트로서 상주할 수도 있다.
상술한 실시형태들은 당업자가 본 발명을 이용 또는 제조할 수 있도록 제공된 것이다. 이들 실시형태의 여러 변형도 가능하며, 명세서내에 규정된 일반 원리는 본 발명의 범위에 벗어나지 않고 또 다른 실시형태에 적용할 수 있다. 따라서, 본 발명은 상술한 실시형태로 제한되는 것이 아니며, 명세서내의 원리와 신규 특징에 부합하는 폭넓은 의미로 해석해야 한다.
상세한 설명부에서는, 본 발명의 특정 실시형태들을 설명하였지만, 당업자는 본 발명의 개념으로부터 벗어남이 없이, 본 발명의 여러 변형을 발명할 수 있다.

Claims (86)

  1. 파라미터 값에 의존하는 복수의 이득 곡선들 중의 하나의 이득 곡선으로 표현되는 이득을 가지는 증폭기로 신호를 증폭하는 단계로서, 상기 신호는 파라미터 값들 중의 제 1 파라미터 값에서 증폭되는, 신호를 증폭하는 단계; 및
    파라미터 값들 중의 제 1 파라미터 값의 함수로 소정의 이득 곡선 상의 포인트에 대응하는 이득 제어신호를 조정한 다음 그 조정한 이득 제어신호를 증폭기에 제공함으로써, 파라미터 값들 중의 제 2 파라미터 값에 대한 증폭기의 이득 곡선에 관련된 소정의 이득 곡선으로부터 증폭된 신호의 이득을 제어하는 단계를 포함하는, 이득제어의 방법.
  2. 제 1 항에 있어서,
    각각의 이득 곡선들은 비선형이며, 소정의 이득 곡선은 파라미터 값들 중의 제 2 파라미터 값에 대한 비선형 이득 곡선을 보상하도록 구성되는, 이득제어의 방법.
  3. 제 2 항에 있어서,
    이득 제어신호는 파라미터 값들 중의 제 1 파라미터 값에서 증폭기의 비선형 이득을 보상하도록 조정되는, 이득제어의 방법.
  4. 제 1 항에 있어서,
    파라미터는 수신신호의 주파수를 포함하는, 이득제어의 방법.
  5. 제 1 항에 있어서,
    파라미터는 증폭기의 온도를 포함하는, 이득제어의 방법.
  6. 제 1 항에 있어서,
    소정의 이득 곡선은 메모리에 기억되는, 이득제어의 방법.
  7. 제 6 항에 있어서,
    증폭기는 수신기를 포함하며,
    이득 제어신호의 조정은 수신기로부터의 증폭된 신호의 전력을 추정한 다음 그 추정한 전력을 파라미터 값들 중의 제 1 파라미터 값의 함수로 조정하여 메모리를 어드레스하는 단계를 포함하는, 이득제어의 방법.
  8. 제 6 항에 있어서,
    증폭기는 송신기를 포함하며,
    수신기로 수신 신호를 증폭하는 단계를 더 포함하고,
    이득 제어신호의 조정은 수신기로부터의 증폭된 신호의 전력을 추정한 다음 그 추정한 전력을 파라미터 값들 중의 제 1 파라미터 값의 함수로 조정하여 메모리를 어드레스하는 단계를 포함하는, 이득제어의 방법.
  9. 제 6 항에 있어서,
    이득 제어신호의 조정은 파라미터 값들 중의 제 1 파라미터 값의 함수로 메모리의 이득 제어신호를 조정하는 단계를 포함하는, 이득제어의 방법.
  10. 제 6 항에 있어서,
    이득 제어신호는 소정의 이득 곡선 상의 2 개의 포인트들 간을 보간함으로써 결정되는, 이득제어의 방법.
  11. 제 1 항에 있어서,
    증폭기의 각각의 이득 곡선들은 제 2 파라미터 값에 추가로 의존하며, 신호는 제 2 파라미터 값들 중의 하나의 파라미터 값에서 증폭되고,
    소정의 이득 곡선은 제 2 파라미터 값들 중의 제 2 값에 추가로 관련되며, 이득 제어신호의 조정은 제 2 파라미터 값들 중의 제 1 값의 함수로 이득 제어신호를 조정하는 단계를 더 포함하는, 이득제어의 방법.
  12. 제 11 항에 있어서,
    파라미터는 수신 신호의 주파수를 포함하며, 제 2 파라미터는 증폭기의 온도를 포함하는, 이득제어의 방법.
  13. 제 11 항에 있어서,
    소정의 이득 곡선은 메모리에 기억되는, 이득제어의 방법.
  14. 제 13 항에 있어서,
    증폭기는 수신기를 포함하며,
    이득 제어신호의 조정은 수신기로부터의 증폭된 신호의 전력을 추정하고, 그 추정한 전력을 파라미터 값들 중의 제 1 파라미터 값의 함수로 조정하여 메모리를 어드레스하며, 그 어드레스에 대응하는 소정의 이득 곡선으로부터의 이득 제어신호를 메모리로부터 판독하고, 제 2 파라미터 값들 중의 제 1 값의 함수로 어드레스를 조정하며, 그리고 제 2 파라미터 값들 중의 제 1 값과 그 조정한 어드레스의 함수로 메모리로부터 판독된 이득 제어신호를 조정하는 단계를 더 포함하는, 이득제어의 방법.
  15. 제 13 항에 있어서,
    증폭기는 송신기를 포함하며,
    수신 신호를 수신기로 증폭하는 단계를 더 포함하고,
    이득 제어신호의 조정은 수신기로부터의 증폭된 신호의 전력을 추정하고, 그 추정한 전력을 파라미터 값들 중의 제 1 파라미터 값의 함수로 조정하여 메모리를 어드레스하며, 그 어드레스에 대응하는 소정의 이득 곡선으로부터의 이득 제어신호를 메모리로부터 판독하고, 제 2 파라미터 값들 중의 제 1 값의 함수로 어드레스를 조정하며, 그리고 제 2 파라미터 값들 중의 제 1 값과 그 조정한 어드레스의 함수로 메모리로부터 판독된 이득 제어신호를 조정하는 단계를 더 포함하는, 이득제어의 방법.
  16. 제 15 항에 있어서,
    이득 제어신호는 소정의 이득 곡선 상의 2 개의 포인트들 간을 보간함으로써 결정되는, 이득제어의 방법.
  17. 제 1 항에 있어서,
    제 1 메모리로부터 제 2 메모리로 소정의 이득 곡선을 복사하는 단계를 더 포함하며, 이득 제어신호는 제 2 메모리로부터의 소정의 이득 곡선 상의 포인트에 대응하는, 이득제어의 방법.
  18. 파라미터 값에 의존하는 복수의 이득 곡선들 중의 하나의 이득 곡선으로 표현되는 이득을 가지는 증폭기; 및
    파라미터 값들 중의 제 2 파라미터 값의 함수로 소정의 이득 곡선 상의 포인트에 대응하는 이득 제어신호를 조정한 다음 그 조정한 이득 제어신호를 증폭기에 제공함으로써, 파라미터 값들 중의 제 1 파라미터 값에 대한 증폭기의 이득 곡선에 관련된 소정의 이득 곡선으로부터 증폭기의 이득을 제어하도록 구성되는 이득 제어부를 포함하는, 장치.
  19. 제 18 항에 있어서,
    파라미터는 증폭기에 의해 증폭될 신호의 주파수를 포함하는, 장치.
  20. 제 18 항에 있어서,
    파라미터는 증폭기의 온도를 포함하는, 장치.
  21. 제 18 항에 있어서,
    각각의 이득 곡선들은 비선형이며
    소정의 이득 곡선은 파라미터 값들 중의 제 1 파라미터 값에 대한 비선형 이득 곡선을 보상하도록 구성되는, 장치.
  22. 제 21 항에 있어서,
    이득 제어부는 이득 제어신호를 조정하여 파라미터 값들 중의 제 2 파라미터 값에서 증폭기의 비선형 이득을 보상하도록 추가로 구성되는, 장치.
  23. 제 18 항에 있어서,
    이득 제어부는 소정의 이득 곡선을 기억하도록 구성되는 메모리를 포함하는, 장치.
  24. 제 23 항에 있어서,
    이득 제어부는 소정의 이득 곡선 상의 2 개의 포인트들로부터 이득 제어신호를 결정하도록 구성되는 보간기를 더 포함하는, 장치.
  25. 제 23 항에 있어서,
    증폭기는 수신기를 포함하며,
    이득 제어부는 수신기로부터 출력되는 전력을 추정하도록 구성되는 전력 추정기, 및 그 추정한 전력을 파라미터 값들 중의 제 2 파라미터 값의 함수로 조정하여 메모리를 어드레스하도록 구성되는 오퍼레이터를 더 포함하는, 장치.
  26. 제 23 항에 있어서,
    수신기를 더 포함하며,
    증폭기는 송신기를 포함하고,
    이득 제어부는 수신기로부터 출력되는 전력을 추정하도록 구성되는 전력 추정기, 및 그 추정한 전력을 파라미터 값들 중의 제 2 파라미터 값의 함수로 조정하여 메모리를 어드레스하도록 구성되는 오퍼레이터를 더 포함하는, 장치.
  27. 제 26 항에 있어서,
    오퍼레이터는 가산기를 포함하는, 장치.
  28. 제 23 항에 있어서,
    이득 제어부는 이득 제어신호를 파라미터 값들 중의 제 2 파라미터 값의 함수로 조정하도록 구성되는 합성기를 더 포함하는, 장치.
  29. 제 28 항에 있어서,
    오퍼레이터는 가산기를 포함하는, 장치.
  30. 제 18 항에 있어서,
    증폭기의 각각의 이득 곡선들은 제 2 파라미터 값에 추가로 의존하며, 소정의 이득 곡선은 제 2 파라미터 값들 중의 제 1 값과 추가로 관련되며, 이득 제어부는 이득 제어신호를 제 2 파라미터 값들 중의 제 2 값의 함수로 조정하는, 장치.
  31. 제 30 항에 있어서,
    파라미터는 증폭기에 의해 증폭될 신호의 주파수를 포함하며, 제 2 파라미터는 증폭기의 온도를 포함하는, 장치.
  32. 제 30 항에 있어서,
    이득 제어부는 소정의 이득 곡선을 기억하도록 구성되는 메모리를 더 포함하는, 장치.
  33. 제 32 항에 있어서,
    이득 제어부는 소정의 이득 곡선 상의 2 개의 포인트들로부터 이득 제어신호를 결정하도록 구성되는 보간기를 더 포함하는, 장치.
  34. 제 32 항에 있어서,
    증폭기는 수신기를 포함하며,
    이득 제어부는 수신기로부터 출력되는 전력을 추정하도록 구성되는 전력 추정기, 그 추정한 전력을 파라미터 값들 중의 제 2 파라미터 값의 함수로 조정하여 메모리를 어드레스하도록 구성되는 제 1 오퍼레이터, 그 어드레스를 제 2 파라미터 값들 중의 제 2 값의 함수로 조정하도록 구성되는 제 2 오퍼레이터, 및 메모리로부터의 이득 제어신호를 제 2 파라미터 값들 중의 제 2 값의 함수로 그리고 그 조정한 어드레스의 함수로 조정하도록 구성되는 제 3 오퍼레이터를 더 포함하는, 장치.
  35. 제 32 항에 있어서,
    수신기를 더 포함하며,
    증폭기는 송신기를 포함하고,
    이득 제어부는 수신기로부터 출력되는 전력을 추정하도록 구성되는 전력 추정기, 그 추정한 전력을 파라미터 값들 중의 제 2 파라미터 값의 함수로 조정하여 메모리를 어드레스하도록 구성되는 제 1 오퍼레이터, 그 어드레스를 제 2 파라미터값들 중의 제 2 값의 함수로 조정하도록 구성되는 제 2 오퍼레이터, 및 메모리로부터의 이득 제어신호를 제 2 파라미터 값들 중의 제 2 값의 함수로 그리고 그 조정한 어드레스의 함수로 조정하도록 구성되는 제 3 오퍼레이터를 더 포함하는, 장치.
  36. 제 35 항에 있어서,
    제 1 오퍼레이터와 제 3 오퍼레이터 각각은 가산기를 포함하며, 제 2 오퍼레이터는 승산기를 포함하는, 장치.
  37. 제 18 항에 있어서,
    소정의 이득 곡선을 기억하도록 구성되는 제 1 메모리를 더 포함하며,
    이득 제어부는 제 2 메모리를 포함하며 제 1 메모리로부터 제 2 메모리로 소정의 이득 곡선을 복사하도록 추가로 구성되고,
    이득 제어신호는 제 2 메모리로부터의 소정의 이득 곡선 상의 포인트에 대응하는, 장치.
  38. 파라미터 값에 의존하는 복수의 이득 곡선들 중의 하나의 이득 곡선으로 표현되는 이득을 가지는 증폭기의 이득을 제어하는 방법을 구현하는 컴퓨터 판독가능 매체로서,
    상기 방법은,
    파라미터 값들 중의 제 1 파라미터 값에 대한 증폭기의 이득 곡선에 관련된소정의 이득 곡선을 기억하는 단계;
    소정의 이득 곡선 상의 포인트에 대응하는 이득 제어신호를 파라미터 값들 중의 제 2 파라미터 값의 함수로 조정하는 단계; 및
    그 조정한 이득 제어신호를 증폭기에 제공하는 단계를 포함하는, 컴퓨터 판독가능 매체.
  39. 제 38 항에 있어서,
    각각의 이득 곡선들은 비선형이며, 소정의 이득 곡선은 파라미터 값들 중의 제 1 파라미터 값에 대한 비선형 이득 곡선을 보상하도록 구성되는, 컴퓨터 판독가능 매체.
  40. 제 39 항에 있어서,
    이득 제어신호는 파라미터 값들 중의 제 2 파라미터 값에서 증폭기의 비선형 이득을 보상하도록 조정되는, 컴퓨터 판독가능 매체.
  41. 제 38 항에 있어서,
    파라미터는 증폭될 신호의 주파수를 포함하는, 컴퓨터 판독가능 매체.
  42. 제 38 항에 있어서,
    파라미터는 증폭기의 온도를 포함하는, 컴퓨터 판독가능 매체.
  43. 제 38 항에 있어서,
    소정의 이득 곡선은 메모리에 기억되는, 컴퓨터 판독가능 매체.
  44. 제 43 항에 있어서,
    증폭기는 수신기를 포함하며,
    이득 제어신호의 조정은 수신기로부터 출력되는 전력을 추정한 다음 그 추정한 전력을 파라미터 값들 중의 제 2 파라미터 값의 함수로 조정하여 메모리를 어드레스하는 단계를 포함하는, 컴퓨터 판독가능 매체.
  45. 제 43 항에 있어서,
    증폭기는 송신기를 포함하며,
    상기 방법은 수신 신호를 수신기로 증폭하는 단계를 더 포함하며,
    이득 제어신호의 조정은 수신기로부터 출력되는 전력을 추정한 다음 그 추정한 전력을 파라미터 값들 중의 제 2 파라미터 값의 함수로 조정하여 메모리를 어드레스하는 단계를 포함하는, 컴퓨터 판독가능 매체.
  46. 제 43 항에 있어서,
    이득 제어신호의 조정은 이득 제어신호를 파라미터 값들 중의 제 2 파라미터 값의 함수로 조정하는 단계를 포함하는, 컴퓨터 판독가능 매체.
  47. 제 43 항에 있어서,
    이득 제어신호는 소정의 이득 곡선 상의 2 개의 포인트들 간을 보간함으로써 결정되는, 컴퓨터 판독가능 매체.
  48. 제 38 항에 있어서,
    증폭기의 각각의 이득 곡선들은 제 2 파라미터 값에 추가로 의존하며,
    소정의 이득 곡선은 제 2 파라미터 값들 중의 제 1 값에 추가로 관련되고,
    이득 제어신호의 조정은 이득 제어신호를 제 2 파라미터 값들 중의 제 2 값의 함수로 조정하는 단계를 더 포함하는, 컴퓨터 판독가능 매체.
  49. 제 48 항에 있어서,
    파라미터는 증폭기에 의해 증폭될 신호의 주파수를 포함하며, 제 2 파라미터는 증폭기의 온도를 포함하는, 컴퓨터 판독가능 매체.
  50. 제 48 항에 있어서,
    소정의 이득 곡선은 메모리에 기억되는, 컴퓨터 판독가능 매체.
  51. 제 50 항에 있어서,
    증폭기는 수신기를 포함하며,
    이득 제어신호의 조정은 수신기로부터 출력되는 전력을 추정하며, 그 추정한 전력을 파라미터 값들 중의 제 2 파라미터 값의 함수로 조정하여 메모리를 어드레스하고, 그 어드레스에 대응하는 소정의 이득 곡선으로부터의 이득 제어신호를 메모리로부터 판독하며, 그 어드레스를 제 2 파라미터 값들 중의 제 2 값의 함수로 조정하고, 그리고 메모리로부터 판독된 이득 제어신호를 제 2 파라미터 값들 중의 제 2 값과 그 조정된 어드레스의 값의 함수로 조정하는, 컴퓨터 판독가능 매체.
  52. 제 50 항에 있어서,
    증폭기는 송신기를 포함하며,
    상기 방법은 수신 신호를 수신기로 증폭하는 단계를 더 포함하며,
    이득 제어신호의 조정은 수신기로부터 출력되는 전력을 추정하며, 그 추정한 전력을 파라미터 값들 중의 제 2 파라미터 값의 함수로 조정하여 메모리를 어드레스하고, 그 어드레스에 대응하는 소정의 이득 곡선으로부터의 이득 제어신호를 메모리로부터 판독하며, 그 어드레스를 제 2 파라미터 값들 중의 제 2 값의 함수로 조정하고, 그리고 메모리로부터 판독된 이득 제어신호를 제 2 파라미터 값들 중의 제 2 값과 그 조정된 어드레스의 값의 함수로 조정하는, 컴퓨터 판독가능 매체.
  53. 제 50 항에 있어서,
    이득 제어신호는 소정의 이득 곡선 상의 2 개의 포인트들 간을 보간함으로써 결정되는, 컴퓨터 판독가능 매체.
  54. 제 38 항에 있어서,
    상기 방법은 제 1 메모리로부터 제 2 메모리로 소정의 이득 곡선을 복사하는 단계를 더 포함하며,
    이득 제어신호는 제 2 메모리로부터의 소정의 이득 곡선 상의 포인트에 대응하는, 컴퓨터 판독가능 매체.
  55. 신호를 증폭하며, 파라미터 값에 의존하는 복수의 이득 곡선들 중의 하나의 이득 곡선으로 표현되는 이득을 가지는 증폭기 수단; 및
    파라미터 값들 중의 제 2 파라미터 값의 함수로 소정의 이득 곡선 상의 포인트에 대응하는 이득 제어신호를 조정한 다음 그 조정한 이득 제어신호를 증폭기 수단에 제공함으로써, 파라미터 값들 중의 제 1 파라미터 값에 대한 증폭기 수단의 이득 곡선에 관련된 소정의 이득 곡선으로부터 증폭기 수단의 이득을 제어하는 이득 제어 수단을 포함하는, 장치.
  56. 제 55 항에 있어서,
    파라미터는 수신신호의 주파수를 포함하는, 장치.
  57. 제 55 항에 있어서,
    파라미터는 증폭기 수단의 온도를 포함하는, 장치.
  58. 제 55 항에 있어서,
    각각의 이득 곡선들은 비선형이며, 소정의 이득 곡선은 파라미터 값들 중의 제 1 파라미터 값에 대한 비선형 이득 곡선을 보상하도록 구성되는, 장치.
  59. 제 58 항에 있어서,
    이득 제어 수단 신호 생성기가 이득 제어신호를 조정하여 파라미터 값들 중의 제 2 파라미터 값에서 증폭기 수단의 비선형 이득을 보상하도록 추가로 구성되는, 장치.
  60. 제 55 항에 있어서,
    이득 제어 수단은 소정의 이득 곡선을 기억하는 메모리 수단을 포함하는, 장치.
  61. 제 60 항에 있어서,
    이득 제어 수단은 이득 제어신호를 결정하도록 소정의 이득 곡선 상의 2 개의 포인트들 간을 보간하는 수단을 더 포함하는, 장치.
  62. 제 60 항에 있어서,
    증폭기 수단은 수신기를 포함하며,
    이득 제어 수단은 수신기로부터 출력되는 전력을 추정하는 수단, 및 메모리 수단을 어드레스하도록 그 추정한 전력을 파라미터 값들 중의 제 2 파라미터 값의 함수로 조정하는 수단을 더 포함하는, 장치.
  63. 제 60 항에 있어서,
    수신기를 더 포함하며,
    증폭기 수단은 송신기를 포함하며, 이득 제어 수단은 수신기로부터 출력되는 전력을 추정하는 수단, 및 메모리 수단을 어드레스하도록 그 추정한 전력을 파라미터 값들 중의 제 2 파라미터 값의 함수로 조정하는 수단을 더 포함하는, 장치.
  64. 제 60 항에 있어서,
    이득 제어 수단은 메모리 수단으로부터의 이득 제어신호를 파라미터 값들 중의 제 2 파라미터 값의 함수로 조정하는 수단을 더 포함하는, 장치.
  65. 제 55 항에 있어서,
    증폭기 수단의 각각의 이득 곡선들은 제 2 파라미터 값에 추가로 의존하며, 소정의 이득 곡선은 제 2 파라미터 값들 중의 제 1 값에 추가로 관련되고, 이득 제어 수단은 이득 제어신호를 제 2 파라미터 값들 중의 제 2 값의 함수로 조정하는, 장치.
  66. 제 65 항에 있어서,
    파라미터는 증폭기 수단에 의해 증폭될 신호의 주파수를 포함하며, 제 2 파라미터는 증폭기 수단의 온도를 포함하는, 장치.
  67. 제 65 항에 있어서,
    이득 제어 수단은 소정의 이득 곡선을 기억하는 메모리 수단을 더 포함하는, 장치.
  68. 제 67 항에 있어서,
    이득 제어 수단은 이득 제어신호를 결정하도록 소정의 이득 곡선 상의 2 개의 포인트들 간을 보간하는 수단을 더 포함하는, 장치.
  69. 제 65 항에 있어서,
    증폭기 수단은 수신기를 포함하며,
    이득 제어 수단은 수신기로부터 출력되는 전력을 추정하는 수단, 메모리 수단을 어드레스하도록 그 추정한 전력을 파라미터 값들 중의 제 2 파라미터 값의 함수로 조정하는 수단, 그 어드레스를 제 2 파라미터 값들 중의 제 2 값의 함수로 조정하는 수단, 및 메모리 수단으로부터의 이득 제어신호를 제 2 파라미터 값들 중의 제 2 값의 함수로 그리고 조정한 어드레스의 함수로 조정하는 수단을 포함하는, 장치.
  70. 제 65 항에 있어서,
    수신기를 더 포함하며,
    증폭기 수단은 송신기를 포함하고,
    이득 제어 수단은 수신기로부터 출력되는 전력을 추정하는 수단, 메모리 수단을 어드레스하도록 그 추정한 전력을 파라미터 값들 중의 제 2 파라미터 값의 함수로 조정하는 수단, 그 어드레스를 제 2 파라미터 값들 중의 제 2 값의 함수로 조정하는 수단, 및 메모리 수단으로부터의 이득 제어신호를 제 2 파라미터 값들 중의 제 2 값의 함수로 그리고 조정한 어드레스의 함수로 조정하는 수단을 포함하는, 장치.
  71. 제 55 항에 있어서,
    소정의 이득 곡선을 기억하는 제 1 메모리 수단을 더 포함하며,
    이득 제어 수단은 제 2 메모리 수단, 및 제 1 메모리 수단으로부터 제 2 메모리 수단으로 소정의 이득 곡선을 복사하는 수단을 포함하고,
    이득 제어신호는 제 2 메모리 수단으로부터의 소정의 이득 곡선 상의 포인트에 대응하는, 장치.
  72. 수신기 파라미터의 값에 의존하는 복수의 수신기 이득 곡선들 중의 하나의 이득 곡선으로 표현되는 이득을 가지는 수신기;
    송신기 파라미터의 값에 의존하는 복수의 송신기 이득 곡선들 중의 하나의 이득 곡선으로 표현되는 이득을 가지는 송신기; 및
    소정의 이득 곡선 상의 포인트에 대응하는 수신기 이득 제어신호를 수신기 파라미터 값들 중의 제 2 수신기 파라미터 값의 함수로 조정한 다음 그 조정한 수신기 이득 제어신호를 수신기에 제공함으로써, 수신기 파라미터 값들 중의 제 1 수신기 파라미터 값에 대한 수신기의 수신기 이득 곡선에 관련된 소정의 수신기 이득 곡선으로부터 수신기의 이득을 제어하도록 구성되며, 소정의 송신기 이득 곡선 상의 포인트에 대응하는 송신기 이득 제어신호를 송신기 파라미터 값들 중의 제 2 송신기 파라미터 값의 함수로 조정한 다음 그 조정한 송신기 이득 제어신호를 송신기에 제공함으로써, 송신기 파라미터 값들 중의 제 1 송신기 파라미터 값에 대한 송신기의 송신기 이득 곡선에 관련된 소정의 송신기 이득 곡선으로부터 송신기의 이득을 제어하도록 추가로 구성되는 이득 제어부를 포함하는, 장치.
  73. 제 72 항에 있어서,
    수신기 파라미터는 수신기에 의해 증폭될 신호의 주파수를 포함하며, 송신기 파라미터는 송신기에 의해 증폭될 신호의 주파수를 포함하는, 장치.
  74. 제 72 항에 있어서,
    수신기 파라미터는 수신기의 온도를 포함하며 송신기 파라미터는 송신기의 온도를 포함하는, 장치.
  75. 제 72 항에 있어서,
    수신기 및 송신기 이득 곡선들 각각은 비선형이며,
    소정의 수신기 이득 곡선은 수신기 파라미터 값들 중의 제 1 수신기 파라미터 값에 대한 비선형 수신기 이득 곡선을 보상하도록 구성되고
    소정의 송신기 이득 곡선은 송신기 파라미터 값들 중의 제 1 송신기 파라미터 값에 대한 비선형 송신기 이득 곡선을 보상하도록 구성되는, 장치.
  76. 제 75 항에 있어서,
    이득 제어부는 수신기 이득 제어신호를 조정하여 수신기 파라미터 값들 중의 제 2 수신기 파라미터 값에서 수신기의 비선형 이득을 보상하며, 송신기 이득 제어신호를 조정하여 송신기 파라미터 값들 중의 제 2 송신기 파라미터 값에서 송신기의 비선형 이득을 보상하도록 추가로 구성되는, 장치.
  77. 제 72 항에 있어서,
    이득 제어부는 수신기로부터 출력되는 전력을 추정하도록 구성되는 전력 추정기, 및 소정의 수신기 및 송신기 이득 곡선들을 기억하도록 구성되는 메모리를 포함하며, 이들 각각의 소정의 이득 곡선들로부터의 수신기 및 송신기 이득 제어신호들의 조정은 그 추정된 전력의 함수인, 장치.
  78. 제 77 항에 있어서,
    메모리는 소정의 수신기 이득 곡선을 기억하도록 구성되는 수신기 메모리 및 소정의 송신기 이득 곡선을 기억하도록 구성되는 송신기 메모리를 포함하는, 장치.
  79. 제 78 항에 있어서,
    이득 제어부는 수신기 메모리로부터의 소정의 수신기 이득 곡선 상의 2 개의 포인트들로부터 수신기 이득 제어신호를 결정하도록 구성되는 수신기 보간기, 및 송신기 메모리로부터의 소정의 송신기 이득 곡선 상의 2 개의 포인트들로부터 송신기 이득 제어신호를 결정하도록 구성되는 송신기 보간기를 더 포함하는, 장치.
  80. 제 72 항에 있어서,
    수신기의 각각의 수신기 이득 곡선들은 제 2 수신기 파라미터 값에 추가로 의존하며, 소정의 수신기 이득 곡선은 제 2 수신기 파라미터 값들 중의 제 1 값에 추가로 관련되고, 이득 제어부는 수신기 이득 제어신호를 제 2 수신기 파라미터 값들 중의 제 2 값의 함수로 조정하며, 송신기의 각각의 송신기 이득 곡선들은 제 2 송신기 파라미터 값에 추가로 의존하며, 소정의 송신기 이득 곡선은 제 2 송신기 파라미터 값들 중의 제 1 값에 추가로 관련되고, 이득 제어부는 송신기 이득 제어신호를 제 2 송신기 파라미터 값들 중의 제 2 값의 함수로 조정하는, 장치.
  81. 제 80 항에 있어서,
    수신기 파라미터는 수신기에 의해 증폭될 신호의 주파수를 포함하며, 송신기 파라미터는 송신기에 의해 증폭될 신호의 주파수를 포함하고, 제 2 수신기 파라미터는 수신기의 온도를 포함하며, 제 2 송신기 파라미터는 송신기의 온도를 포함하는, 장치.
  82. 제 80 항에 있어서,
    이득 제어부는 수신기로부터 출력되는 전력을 추정하도록 구성되는 전력 추정기, 및 소정의 수신기 및 송신기 이득 곡선들을 기억하도록 구성되는 메모리를 포함하며, 이들 각각의 소정의 이득 곡선들로부터의 수신기 및 송신기 이득 제어신호들의 조정은 그 추정된 전력의 함수인, 장치.
  83. 제 82 항에 있어서,
    메모리는 소정의 수신기 이득 곡선을 기억하도록 구성되는 수신기 메모리, 및 소정의 송신기 이득 곡선을 기억하도록 구성되는 송신기 메모리를 포함하는, 장치.
  84. 제 83 항에 있어서,
    이득 제어부는 추정된 전력을 수신기 파라미터 값들 중의 제 2 수신기 파라미터 값의 함수로 조정하여 수신기 메모리를 어드레스하도록 구성되는 제 1 오퍼레이터, 수신기 메모리에 대한 어드레스를 제 2 수신기 파라미터 값들 중의 제 2 값의 함수로 조정하도록 구성되는 제 2 오퍼레이터, 수신기 메모리로부터의 수신기 이득 제어신호를 제 2 수신기 파라미터 값들 중의 제 2 값의 함수로 그리고 수신기 메모리에 대한 조정된 어드레스의 함수로 조정하도록 구성되는 제 3 오퍼레이터, 추정된 전력을 송신기 파라미터 값들 중의 제 2 값의 함수로 조정하여 송신기 메모리를 어드레스하도록 구성되는 제 4 오퍼레이터, 송신기 메모리에 대한 어드레스를 제 2 송신기 파라미터 값들 중의 제 2 값의 함수로 조정하도록 구성되는 제 5 오퍼레이터, 및 송신기 메모리로부터의 송신기 이득 제어신호를 제 2 송신기 파라미터 값들 중의 제 2 값의 함수 그리고 송신기 메모리에 대한 조정된 어드레스의 함수로 조정하도록 구성되는 제 6 오퍼레이터를 더 포함하는, 장치.
  85. 제 84 항에 있어서,
    제 1 오퍼레이터, 제 3 오퍼레이터, 제 4 오퍼레이터 및 제 6 오퍼레이터 각각은 가산기를 포함하며 제 2 오퍼레이터 및 제 5 오퍼레이터 각각은 승산기를 포함하는, 장치.
  86. 제 72 항에 있어서,
    소정의 수신기 및 송신기 이득 곡선들을 기억하도록 구성되는 제 1 메모리를 더 포함하며, 이득 제어부는 제 2 메모리를 포함하며 소정의 수신기 및 송신기 이득 곡선들을 제 1 메모리로부터 제 2 메모리로 복사하도록 추가로 구성되며, 수신기 및 송신기 이득 제어신호들 각각은 제 2 메모리로부터의 그들 각각의 소정의 이득 곡선들 상의 포인트에 대응하는, 장치.
KR1020047013607A 2002-03-28 2003-03-26 통신장치에 대한 이득 제어 Expired - Lifetime KR101092263B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/112,642 US6748201B2 (en) 2002-03-28 2002-03-28 Gain control for communications device
US10/112,642 2002-03-28
PCT/US2003/009385 WO2003084060A1 (en) 2002-03-28 2003-03-26 Gain control for communications device

Publications (2)

Publication Number Publication Date
KR20040101257A true KR20040101257A (ko) 2004-12-02
KR101092263B1 KR101092263B1 (ko) 2011-12-12

Family

ID=28453397

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020047013607A Expired - Lifetime KR101092263B1 (ko) 2002-03-28 2003-03-26 통신장치에 대한 이득 제어

Country Status (15)

Country Link
US (1) US6748201B2 (ko)
EP (1) EP1488512B1 (ko)
JP (2) JP5274747B2 (ko)
KR (1) KR101092263B1 (ko)
CN (1) CN1643788B (ko)
AT (1) ATE400082T1 (ko)
AU (1) AU2003224784C1 (ko)
BR (1) BR0308763A (ko)
CA (1) CA2476318C (ko)
DE (1) DE60321898D1 (ko)
ES (1) ES2306865T3 (ko)
MX (1) MXPA04009306A (ko)
TW (1) TWI323557B (ko)
UA (1) UA84130C2 (ko)
WO (1) WO2003084060A1 (ko)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60130099T2 (de) * 2001-04-02 2008-05-15 Stmicroelectronics N.V. Verfahren zur Sendeleistungsregelung
US6594501B2 (en) * 2001-12-14 2003-07-15 Qualcomm Incorporated Systems and techniques for channel gain computations
US7184730B2 (en) * 2002-05-03 2007-02-27 Motorola, Inc. Automatic gain control system having a wide range of continuous gain control
US6868263B2 (en) * 2002-06-10 2005-03-15 Qualcomm Incorporated Digital automatic gain control
US6862439B2 (en) * 2002-06-28 2005-03-01 Nokia Corporation Offset compensation in a direct-conversion receiver
US20040198261A1 (en) * 2002-06-28 2004-10-07 Wei Xiong Method of self-calibration in a wireless transmitter
US7248625B2 (en) * 2002-09-05 2007-07-24 Silicon Storage Technology, Inc. Compensation of I-Q imbalance in digital transceivers
US20060274819A1 (en) * 2003-01-30 2006-12-07 Magnus Bengtsson Truncation and level adjustment of rake output symbols
KR100519360B1 (ko) * 2003-09-17 2005-10-07 엘지전자 주식회사 디지털 케이블 수신기
US7098732B2 (en) * 2004-09-30 2006-08-29 Silicon Laboratories Inc. Multi-stage variable gain amplifier utilizing overlapping gain curves to compensate for log-linear errors
US7916773B2 (en) * 2004-12-20 2011-03-29 Telefonaktiebolaget L M Ericsson (Publ) Scaling and truncating in a receiver for coded digital data symbols
US7460840B2 (en) * 2004-12-28 2008-12-02 Broadcom Corporation Method of test characterization of an analog front end receiver in a communication system
US7515929B2 (en) * 2005-04-27 2009-04-07 Skyworks Solutions, Inc. Receiver for a multimode radio
US7929650B2 (en) * 2005-10-18 2011-04-19 Freescale Semiconductor, Inc. AGC for narrowband receivers
KR100736398B1 (ko) * 2006-01-16 2007-07-09 삼성전자주식회사 통합 자동주파수 제어회로, 제어 방법 및 상기 통합 자동주파수 제어 회로를 구비하는 통합 주파수 합성기
KR100922947B1 (ko) * 2006-03-30 2009-10-23 삼성전자주식회사 무선통신 시스템의 수신기에서 이득 제어 방법 및 장치
KR101229564B1 (ko) * 2006-06-12 2013-02-04 삼성전자주식회사 통신 시스템에서의 인접 섹터 간섭을 고려한 전력 제어 및스케줄링 방법
EP1993204B1 (en) * 2007-05-15 2013-08-28 Alcatel Lucent Method of adjusting a gain of a radio frequency receiver
EP2071745B1 (en) * 2007-12-14 2011-02-16 Sony Corporation Beam steering algorithm for NLOS wireless systems with predefined parameters
US20090268678A1 (en) * 2008-04-24 2009-10-29 Fujitsu Limited Method and apparatus for automatic gain control in a mobile orthogonal frequency division multiple access (ofdma) network
TWI385916B (zh) * 2008-07-18 2013-02-11 Airoha Tech Corp 無線接收器之增益控制電路
CN101369835B (zh) * 2008-10-14 2013-04-24 华为终端有限公司 一种无线终端的增益补偿方法及装置
US8588348B2 (en) * 2009-07-10 2013-11-19 Freescale Semiconductor, Inc. Receiver with automatic gain control
US20110159833A1 (en) * 2009-12-30 2011-06-30 Peter Kenington Active antenna array for a mobile communications network with a plurality of gain switches and a method for adjusting a signal level of individual radio signals
US8848110B2 (en) * 2010-03-29 2014-09-30 Silicon Laboratories Inc. Mixed-mode receiver circuit including digital gain control
JP2012151561A (ja) * 2011-01-17 2012-08-09 Seiko Epson Corp Ａ／ｄ変換回路、集積回路装置及び電子機器
US8795179B2 (en) * 2011-04-12 2014-08-05 Shenzhen Mindray Bio-Medical Electronics Co., Ltd. Methods, modules, and systems for gain control in B-mode ultrasonic imaging
CN103023574A (zh) * 2012-12-21 2013-04-03 天津光拓科技有限公司 一种多功能光纤放大器控制系统
EP2949158A4 (en) * 2013-01-25 2016-09-14 Samsung Electronics Co Ltd METHOD AND DEVICE FOR GAIN CONTROL IN A COMMUNICATION SYSTEM WITH SUPPORT OF A BEAM FORMING SCHEME
JP2014225850A (ja) * 2013-05-17 2014-12-04 Ｎｅｃプラットフォームズ株式会社 データ伝送装置、データ伝送システム、伝送制御値の算出方法、データ伝送方法、プログラムおよび記録媒体
US20150118980A1 (en) * 2013-10-29 2015-04-30 Qualcomm Incorporated Transmitter (tx) residual sideband (rsb) and local oscillator (lo) leakage calibration using a reconfigurable tone generator (tg) and lo paths
CN104135299B (zh) * 2014-07-18 2016-10-19 中国电子科技集团公司第四十一研究所 一种双通道两级变频宽带接收机及其自动增益控制方法
CN107947811B (zh) * 2017-12-21 2023-09-08 上海迦美信芯通讯技术有限公司 一种增益调节控制方法及装置
US10756860B2 (en) 2018-11-05 2020-08-25 XCOM Labs, Inc. Distributed multiple-input multiple-output downlink configuration
US10659112B1 (en) 2018-11-05 2020-05-19 XCOM Labs, Inc. User equipment assisted multiple-input multiple-output downlink configuration
US10432272B1 (en) 2018-11-05 2019-10-01 XCOM Labs, Inc. Variable multiple-input multiple-output downlink user equipment
US10812216B2 (en) 2018-11-05 2020-10-20 XCOM Labs, Inc. Cooperative multiple-input multiple-output downlink scheduling
WO2020112840A1 (en) 2018-11-27 2020-06-04 XCOM Labs, Inc. Non-coherent cooperative multiple-input multiple-output communications
US11063645B2 (en) 2018-12-18 2021-07-13 XCOM Labs, Inc. Methods of wirelessly communicating with a group of devices
US10756795B2 (en) 2018-12-18 2020-08-25 XCOM Labs, Inc. User equipment with cellular link and peer-to-peer link
US11330649B2 (en) 2019-01-25 2022-05-10 XCOM Labs, Inc. Methods and systems of multi-link peer-to-peer communications
US10756767B1 (en) 2019-02-05 2020-08-25 XCOM Labs, Inc. User equipment for wirelessly communicating cellular signal with another user equipment
CN109828238B (zh) * 2019-02-18 2021-03-02 航天南湖电子信息技术股份有限公司 一种时序/增益控制设备
CN111757445A (zh) * 2019-03-28 2020-10-09 北京三星通信技术研究有限公司 功控方法及执行功控的终端
US10686502B1 (en) 2019-04-29 2020-06-16 XCOM Labs, Inc. Downlink user equipment selection
US10735057B1 (en) 2019-04-29 2020-08-04 XCOM Labs, Inc. Uplink user equipment selection
CN110161440A (zh) * 2019-04-29 2019-08-23 上海东软医疗科技有限公司 一种接收机、信号接收方法及磁共振成像设备
US11411778B2 (en) 2019-07-12 2022-08-09 XCOM Labs, Inc. Time-division duplex multiple input multiple output calibration
US11411779B2 (en) 2020-03-31 2022-08-09 XCOM Labs, Inc. Reference signal channel estimation
KR20230008750A (ko) 2020-04-15 2023-01-16 엑스콤 랩스 인코퍼레이티드 무선 네트워크 멀티포인트 연관 및 다양성
WO2022241436A1 (en) 2021-05-14 2022-11-17 XCOM Labs, Inc. Scrambling identifiers for wireless communication systems

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3678393A (en) * 1970-09-30 1972-07-18 Bell Telephone Labor Inc Automatic gain control having a fast broadband attack mode and a slow narrow band receive mode
US4901307A (en) 1986-10-17 1990-02-13 Qualcomm, Inc. Spread spectrum multiple access communication system using satellite or terrestrial repeaters
JP2844609B2 (ja) * 1988-09-05 1999-01-06 ソニー株式会社 Ａｇｃ回路
JPH02285803A (ja) * 1989-04-27 1990-11-26 Tech Res & Dev Inst Of Japan Def Agency 自動レベル制御回路
JP2746685B2 (ja) * 1989-09-06 1998-05-06 富士通株式会社 送信出力制御回路
JPH0365314U (ko) * 1989-10-27 1991-06-25
JPH03183203A (ja) * 1989-12-13 1991-08-09 Kokusai Electric Co Ltd 送信電力制御回路
JPH0440007A (ja) * 1990-06-05 1992-02-10 Matsushita Electric Ind Co Ltd 温度補償装置と温度補償用データの作成方法
US5103459B1 (en) 1990-06-25 1999-07-06 Qualcomm Inc System and method for generating signal waveforms in a cdma cellular telephone system
JPH04172005A (ja) * 1990-11-05 1992-06-19 Matsushita Electric Ind Co Ltd 温度補償装置
JP2684848B2 (ja) * 1991-01-08 1997-12-03 日本電気株式会社 送信電力制御方式
JPH04336706A (ja) * 1991-05-14 1992-11-24 Matsushita Electric Ind Co Ltd 温度補償装置
JP2948054B2 (ja) * 1993-05-21 1999-09-13 アルプス電気株式会社 送受信機
JP3719717B2 (ja) * 1993-10-21 2005-11-24 株式会社東芝 非直線性補償器
JPH07245541A (ja) * 1994-03-07 1995-09-19 Mitsubishi Electric Corp 電力増幅器
JPH1022756A (ja) * 1996-07-04 1998-01-23 Mitsubishi Electric Corp 無線送信機およびその送信制御方法
JPH10107653A (ja) * 1996-09-30 1998-04-24 Toshiba Corp 無線通信装置における送信電力制御方法および装置
JP3314723B2 (ja) * 1998-06-10 2002-08-12 日本電気株式会社 ディジタル自動利得制御用リニアライザ及びこれを用いたディジタル自動利得制御回路
US6466772B1 (en) * 1998-09-25 2002-10-15 Skyworks Solutions, Inc. Apparatus and method for improving power control loop linearity
US6480061B2 (en) * 1999-01-13 2002-11-12 Nortel Networks Limited Amplifier having digital micro processor control apparatus
JP2000278063A (ja) * 1999-03-29 2000-10-06 Kokusai Electric Co Ltd 電力増幅回路とその送信出力制御方法
US6167242A (en) * 1999-04-23 2000-12-26 Linear Technology Corporation Offset voltage cancellation system for radio frequency power controllers
JP3593284B2 (ja) * 1999-07-09 2004-11-24 株式会社ケンウッド 携帯無線端末とそのゲイン補正方法
US6356146B1 (en) * 1999-07-13 2002-03-12 Pmc-Sierra, Inc. Amplifier measurement and modeling processes for use in generating predistortion parameters
US6166598A (en) * 1999-07-22 2000-12-26 Motorola, Inc. Power amplifying circuit with supply adjust to control adjacent and alternate channel power
EP1089430A3 (en) * 1999-09-30 2004-04-07 Agilent Technologies, Inc. (a Delaware corporation) A dB-linear variable gain amplifier
US6188279B1 (en) * 1999-11-03 2001-02-13 Space Systems/Loral, Inc. Low cost miniature broadband linearizer
JP2001186083A (ja) * 1999-12-24 2001-07-06 Toshiba Corp 移動無線端末装置
JP2001211038A (ja) * 2000-01-27 2001-08-03 Hitachi Kokusai Electric Inc 電力増幅器
JP3523139B2 (ja) * 2000-02-07 2004-04-26 日本電気株式会社 可変利得回路
US6535068B1 (en) * 2001-02-17 2003-03-18 Microtune (Texas), L.P. System and method for temperature compensated IF amplifier

Also Published As

Publication number Publication date
TW200306066A (en) 2003-11-01
CN1643788A (zh) 2005-07-20
AU2003224784C1 (en) 2009-01-22
TWI323557B (en) 2010-04-11
JP5274747B2 (ja) 2013-08-28
UA84130C2 (ru) 2008-09-25
BR0308763A (pt) 2004-12-28
JP2005522082A (ja) 2005-07-21
JP2012231491A (ja) 2012-11-22
ES2306865T3 (es) 2008-11-16
ATE400082T1 (de) 2008-07-15
AU2003224784B2 (en) 2008-06-19
CN1643788B (zh) 2010-12-22
US20030186665A1 (en) 2003-10-02
CA2476318C (en) 2011-11-01
EP1488512B1 (en) 2008-07-02
CA2476318A1 (en) 2003-10-09
US6748201B2 (en) 2004-06-08
AU2003224784A1 (en) 2003-10-13
EP1488512A1 (en) 2004-12-22
MXPA04009306A (es) 2005-01-25
JP5602793B2 (ja) 2014-10-08
KR101092263B1 (ko) 2011-12-12
WO2003084060A1 (en) 2003-10-09
DE60321898D1 (de) 2008-08-14

Similar Documents

Publication Publication Date Title
KR101092263B1 (ko) 통신장치에 대한 이득 제어
JP5600325B2 (ja) 受信機の直交位相信号経路における自動利得制御を管理するための回路、システム、および方法
JP5238491B2 (ja) 送信基底帯域におけるｄｃオフセット補正のためのシステム及び方法
US20080139141A1 (en) Method and system for estimating and compensating non-linear distortion in a transmitter using data signal feedback
US6041081A (en) CDMA transmitter having a variable gain circuit inserted between a transmitter mixer and a transmitter antenna
WO2011076025A1 (zh) 多载波闭环功率控制装置及方法
US6983133B2 (en) Linearization apparatus for linear automatic gain control in a mobile communication terminal and method for controlling the same
JP2003298429A (ja) 非線形歪補償装置
JP2002290254A (ja) ダイレクトコンバージョン受信機
JP3322307B2 (ja) 送信機
HK1078177A (en) Gain control for communications device
JP3426991B2 (ja) 送信電力制御回路
JP2006157385A (ja) 歪補償増幅器
JP2010004362A (ja) 歪み補償機能を備えた増幅装置
HK1174750B (en) Circuits, systems, and methods for managing automatic gain control in quadrature signal paths of a receiver

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20040831

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20080326

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20091125

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20100916

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20110513

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20110915

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20111205

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20111205

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20141128

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20141128

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20161125

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20170929

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20170929

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20180928

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20180928

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20190924

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20190924

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20210929

Start annual number: 11

End annual number: 11

PC1801 Expiration of term

Termination date: 20230926

Termination category: Expiration of duration