KR20040101924A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

단선이나 스텝 커버리지의 열화를 방지하여, 신뢰성이 높은 BGA를 갖는 반도체 장치를 제공한다. 실리콘 칩(51A)의 표면에 패드 전극(53)이 형성되어 있다. 실리콘 칩(51A)의 이면으로부터 실리콘 칩(51A)을 관통하여, 패드 전극(11)에 도달하는 비아홀 VH가 형성되고, 이 비아홀 VH에 실리콘 칩(51A)의 이면의 배선층(64)이 통하게 되어, 패드 전극(53)과 전기적으로 접속된다.
그리고, 배선층(64)은 실리콘 칩(51A)의 이면의 실리콘 볼록부(58)를 피복하고 있고, 이 실리콘 볼록부(58) 위의 배선층(64)의 부분에 땜납 볼(66)이 형성되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 복수의 볼 형상의 도전 단자가 배열된 BGA(Ball Grid Array)형의 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 3차원 실장 기술로서, 또한 새로운 패키지 기술로서, CSP(Chip Size Package)가 주목받고 있다. CSP란, 반도체 칩의 외형 치수와 거의 동일 사이즈의 외형 치수를 갖는 소형 패키지를 의미한다.
종래부터, CSP의 일종으로서, BGA형의 반도체 장치가 알려져 있다. 이 BGA형의 반도체 장치는, 땜납 등의 금속 부재로 이루어지는 볼 형상의 도전 단자를 패키지의 일 주면상에 격자 형상으로 복수 배열하여, 패키지의 다른 면 위에 탑재되는 반도체 칩과 전기적으로 접속한 것이다.
그리고, 이 BGA형의 반도체 장치를 전자 기기에 내장할 때에는, 각 도전 단자를 프린트 기판 위의 배선 패턴에 압착함으로써, 반도체 칩과 프린트 기판 위에 탑재되는 외부 회로를 전기적으로 접속하고 있다.
이러한 BGA형의 반도체 장치는, 측부에 돌출한 리드 핀을 갖는 SOP(Small Outline Package)나 QFP(Quad Flat Package) 등의 다른 CSP형의 반도체 장치와 비교하여, 다수의 도전 단자를 형성할 수 있고, 게다가 소형화할 수 있다는 장점을 갖는다. 이 BGA형의 반도체 장치는, 예를 들면 휴대 전화기에 탑재되는 디지털 카메라의 이미지 센서 칩으로서의 용도가 있다.
도 20은, 종래의 BGA형의 반도체 장치의 개략 구성을 이루는 것으로서, 도 20의 (a)는, 이 BGA형의 반도체 장치의 표면측의 사시도이다. 또한, 도 20의 (b)는 이 BGA형의 반도체 장치의 이면측의 사시도이다.
이 BGA형의 반도체 장치(101)는, 제1 및 제2 유리 기판(102, 103) 사이에 반도체 칩(104)이 에폭시 수지층(105a, 105b)을 개재하여 밀봉되어 있다. 제2 유리 기판(103)의 일 주면상, 즉 BGA형의 반도체 장치(101)의 이면 위에는, 볼 형상의 도전 단자(106)가 격자 형상으로 복수 배치되어 있다. 이 도전 단자(106)는, 제2 배선(110)을 통하여 반도체 칩(104)에 접속된다. 복수의 제2 배선(110)에는, 각각반도체 칩(104)의 내부로부터 인출된 알루미늄 배선이 접속되어 있고, 각 볼 형상의 도전 단자(106)와 반도체 칩(104)과의 전기적 접속이 이루어져 있다.
이 BGA형의 반도체 장치(101)의 단면 구조에 대하여 도 21을 참조하여 더 자세히 설명한다. 도 21은 다이싱 라인을 따라, 개개의 칩으로 분할된 BGA형의 반도체 장치(101)의 단면도를 도시하고 있다.
반도체 칩(104)의 표면에 배치된 절연막(108) 위에 제1 배선(107)이 형성되어 있다. 이 반도체 칩(104)은 수지층(105a)에 의해 제1 유리 기판(102)과 접착되어 있다. 또한, 이 반도체 칩(104)의 이면은, 수지층(105b)에 의해 제2 유리 기판(103)과 접착되어 있다.
그리고, 제1 배선(107)의 일단은 제2 배선(110)과 접속되어 있다. 이 제2 배선(110)은, 제1 배선(107)의 일단으로부터 제2 유리 기판(103)의 표면에 연장하고 있다. 그리고, 제2 유리 기판(103) 위에 연장한 제2 배선 위에는, 볼 형상의 도전 단자(106)가 형성되어 있다.
상술한 기술은, 예를 들면 이하의 특허 문헌1에 기재되어 있다.
<특허 문헌1>
일본 특표 2002-512436호 공보
그러나, 상술한 BGA형의 반도체 장치(101)에 있어서, 제1 배선(107)과 제2 배선(110)과의 접촉 면적이 매우 작으므로, 이 접촉 부분에서 단선할 우려가 있었다. 또한, 제2 배선(110)의 스텝 커버리지에도 문제가 있었다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는단면도.
도 9는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 12는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 13은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 14는 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 15는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 16은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 17은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 18은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는단면도.
도 19는 본 발명의 제2 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 20은 종래에 따른 반도체 장치를 설명하는 도면.
도 21은 종래에 따른 반도체 장치를 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
51a : 실리콘 칩
52 : 층간 절연막
53 : 패드 전극
56 : 유리 기판
59 : 제1 절연막
64 : 배선층
따라서, 본 발명의 반도체 장치는, 반도체 칩의 제1 주면에 패드 전극을 형성하고, 반도체 칩의 제2 주면에 반도체 볼록부를 형성하고, 패드 전극이 형성된 반도체 칩의 제1 주면에 지지 기판을 접착한다. 그리고, 반도체 칩의 제2 주면으로부터, 패드 전극의 표면에 도달하는 비아홀을 형성하고, 이 비아홀을 통해, 패드 전극과 전기적으로 접속되고, 이 비아홀로부터 반도체 칩의 제2 주면 위를 연장하여 반도체 볼록부를 피복하는 배선층을 형성한다. 또한, 반도체 볼록부를 피복하는 배선층 부분 위에, 이 배선층 부분과 전기적으로 접속된 도전 단자를 형성한 것이다.
이에 의해, 반도체 칩의 패드 전극으로부터, 그 도전 단자에 이르기까지의 배선의 단선이나 스텝 커버리지의 열화를 방지하여, 신뢰성이 높은 BGA형의 반도체 장치를 얻을 수 있다. 또한, 도전 단자는 반도체 볼록부 위에 형성되므로, 도전 단자는, 반도체 칩의 제2 주면으로부터 그 만큼 높은 위치에 형성된다. 이에 의해, 이 반도체 장치가 프린트 기판에 실장되었을 때에 발생하는 열 응력이 완화되기 쉬워져, 도전 단자의 손상을 최대한으로 방지할 수 있다.
이어서, 본 발명의 제1 실시예에 대하여 도면을 참조하면서 상세히 설명한다.
우선, 이 반도체 장치의 구조에 대하여 설명한다. 도 14는 이 반도체 장치의 단면도로서, 후술하는 공정을 거친 실리콘 웨이퍼를 다이싱 라인 영역을 따라 개개의 칩으로 분할한 것을 도시하고 있다. 또한, 도 14에서 DS는 다이싱 라인 중심이다.
실리콘 칩(51A)은, 예를 들면 CCD 이미지 센서 칩으로서, 그 제1 주면인 표면에는, BPSG 등의 층간 절연막(52)을 기재하여 패드 전극(53)이 형성되어 있다. 이 패드 전극(53)은, 통상의 와이어 본딩에 이용되는 패드 전극을 다이싱 라인 영역으로까지 확장한 것으로, 확장 패드 전극이라고도 한다.
이 패드 전극(53)은, 실리콘 질화막 등의 패시베이션막(54)으로 피복되어 있다. 이 패드 전극(53)이 형성된 실리콘 칩(51A)의 표면에는, 예를 들면 에폭시 수지로 이루어지는 수지층(55)을 개재하여, 유리 기판(56)이 접착되어 있다. 유리 기판(56)은 실리콘 칩(51A)을 지지하는 지지 기판으로서 이용된다. 실리콘 칩(51A)이 CCD 이미지 센서 칩인 경우에는, 외부로부터의 광을 실리콘 칩(51A)의 표면의 CCD 디바이스에서 수광할 필요가 있기 때문에, 유리 기판(56)과 같은 투명 기판, 혹은 반투명 기판을 이용할 필요가 있다. 실리콘 칩(51A)이 수광이나 발광하는 것이 아닌 경우에는 불투명 기판이어도 된다.
그리고, 실리콘 칩(51A)의 제2 주면인 이면으로부터, 패드 전극(53)에 도달하는 비아홀 VH가 형성되어 있다. 또한, 비아홀 VH의 측벽에는 측벽 절연막(61A)이 형성되어 있다. 측벽 절연막(61A)은 후술하는 배선층(64)과 실리콘 칩(51A)을 전기적으로 절연하는 것이다.
또한, 실리콘 칩(51A)의 이면에는, 비아홀 VH와 인접한 영역에, 실리콘 볼록부(58)가 형성되어 있다. 실리콘 볼록부(58)는, 후술한 바와 같이 실리콘 기판을 선택적으로 에칭함으로써 형성되고, 그 높이 h는, 실리콘 칩(51A)의 이면을 기준으로 하여 35㎛ 정도이지만, 높을수록 프린트 기판에의 실장 시에 발생하는 열 응력을 완화하는데 유효하다. 또, 실리콘 볼록부(58)의 저부의 폭 W1은 400㎛ 정도이고, 땜납 볼의 직경에 따라 정해진다. 실리콘 볼록부(58)의 상부의 폭 W2는 340㎛ 정도이다. 실리콘 칩(51A)의 두께는 135㎛ 정도이다.
그리고, 실리콘 칩(51A)의 이면 및 실리콘 볼록부(58)는 제1 절연막(59)에 의해 피복되어 있다. 이 제1 절연막(59)은 배선층(64)과 실리콘 칩(51A)을 전기적으로 절연하는 것이다.
그리고, 이 비아홀 VH를 통해 패드 전극(53)에 전기적으로 접속하고, 또한 비아홀 VH로부터 실리콘 칩(51A)의 이면 위를 연장하는 배선층(64)이 형성되어 있다. 배선층(64)은, 재배선층이라고도 하는 것으로, 예를 들면 구리(Cu) 위에, Ni/Au 등의 배리어 메탈을 적층한 구조이다. 배선층(64)의 하층에는 시드층(62)이 형성되어 있는데, 이것은 배선층(64)을 전해 도금에 의해 형성할 때에 이용되는 도금 전극으로 되는 금속층이다.
또, Cu 배선과 같이 실리콘에의 확산 경향이 강한 금속을 사용하는 경우에는, Cu 확산에 의한 디바이스 특성 열화를 방지하기 위해, 시드층(62) 아래에 배리어층(예를 들면, TiN층, TiW 층)을 형성할 필요가 있다. 배선층(64)은, 실리콘 볼록부(58)를 피복하도록, 실리콘 칩(51A)의 이면 위에 연장되고 있다.
그리고, 배선층(64)은 보호막인 솔더 마스크(65)에 의해 피복되어 있는데, 솔더 마스크(65)에는, 실리콘 볼록부(58) 위의 부분에 개구부 K가 형성되어 있다. 이 솔더 마스크(65)의 개구부 K를 통해, 도전 단자인 땜납 볼(66)이 탑재되어 있다. 이에 의해, 땜납 볼(66)과 배선층(64)이 전기적으로 접속되어 있다. 이러한 땜납 볼(66)을 복수 형성함으로써 BGA 구조를 얻을 수 있다.
이렇게 해서 실리콘 칩(51A)의 패드 전극(53)으로부터, 그 이면에 형성된 땜납 볼(66)에 이르기까지의 배선이 가능하게 된다. 또, 비아홀 VH를 통해 배선하고 있으므로, 단선이 발생하기 어렵고, 스텝 커버리지도 우수하다. 또한 배선의 기계적 강도도 높다. 또한, 땜납 볼(66)은, 실리콘 볼록부(58) 위에 배치되어 있으므로, 그 형성 위치가 실리콘 칩(51A)의 이면보다도 그 만큼 높아진다. 이에 의해, 이 반도체 장치를 프린트 기판에 실장할 때에, 프린트 기판과 땜납 볼(66)과의 열팽창율의 차에 의해 발생하는 응력에 의해, 땜납 볼(66)이나 실리콘 칩(51A)이 손상되는 것이 방지된다.
이어서 이 반도체 장치의 제조 방법에 대하여 설명한다. 도 1에 도시한 바와 같이, 실리콘 웨이퍼(51)의 표면에는, 도시하지 않은 반도체 집적 회로(예를 들면, CCD 이미지 센서)가 형성되어 있는 것으로 한다. 또, 도 1은, 후술하는 다이싱 공정에서 분할될 예정의 인접 칩의 경계의 단면을 도시하고 있다.
그 실리콘 웨이퍼(51)의 표면에, BPSG 등의 층간 절연막(52)을 개재하여, 한쌍의 패드 전극(53)을 형성한다. 이 한쌍의 패드 전극(53)은 예를 들면 알루미늄, 알루미늄 합금, 구리 등의 금속층으로 이루어지고, 그 두께는 1㎛ 정도이다. 또한, 한쌍의 패드 전극(53)은 다이싱 라인 영역 DL로 확장되고, 그 확장된 단부를 다이싱 라인 중심 DS 앞에 배치하고 있다.
그리고, 한쌍의 패드 전극(53)을 피복하는 실리콘 질화막 등의패시베이션막(54)을 형성하고, 또한 이 패시베이션막(54) 위에, 예를 들면 에폭시 수지로 이루어지는 수지층(55)을 도포한다. 그리고, 이 수지층(55)을 개재하여, 실리콘 웨이퍼(51)의 표면에 유리 기판(56)을 접착한다. 이 유리 기판(56)은 실리콘 웨이퍼(51)의 보호 기판이나 지지 기판으로서 기능한다. 그리고, 이 유리 기판(56)이 접착된 상태에서, 필요에 따라 실리콘 웨이퍼(51)의 이면 에칭, 소위 백그라인드를 행하여, 그 두께를 170㎛ 정도로 가공한다.
그리고, 백그라인드된 실리콘 웨이퍼(51)의 이면의 전면에 포토레지스트를 도포하고, 이것을 노광 및 현상하는 것에 의해, 포토레지스트층(57)을 선택적으로 형성한다.
그리고, 도 2에 도시한 바와 같이, 이 포토레지스트층(57)을 마스크로 하여 실리콘 웨이퍼(51)의 이면을 에칭하는 것에 의해, 실리콘 볼록부(58)를 형성한다. 이 에칭에는 스핀 에칭제 등을 이용한 웨트 에칭이나, 드라이 에칭을 이용할 수 있다. 실리콘 볼록부(58)의 높이 h는, 35㎛ 정도이지만, 이것은 에칭량을 조정함으로써 임의로 변경 가능하다.
이어서, 도 3에 도시한 바와 같이, 레지스트 박리액을 이용하여 포토레지스트층(57)을 제거한 후에, 실리콘 웨이퍼(51)의 이면을 스핀 에칭제 등을 이용하여, 5㎛ 정도 웨트 에칭한다. 이에 의해, 실리콘 볼록부(58)의 상부 프레임의 각부가 라운딩 처리되어, 후술하는 제1 절연막(59)의 단차 피복성을 양호하게 할 수 있다.
이어서, 도 4에 도시한 바와 같이, 실리콘 웨이퍼(51)의 이면 전체에 제1 절연막(59)을 형성한다. 제1 절연막(59)은, 예를 들면 플라즈마 CVD막으로서, PE-SiO2막이나 PE-SiN 막이 적합하다.
이어서, 도 5에 도시한 바와 같이, 제1 절연막(59) 위에 포토레지스트층(60)을 선택적으로 형성하고, 이 포토레지스트층(60)을 마스크로 하여, 제1 절연막(59) 및 실리콘 웨이퍼(51)의 에칭을 행하고, 실리콘웨이퍼(51)를 관통하는 비아홀 VH를 형성한다. 비아홀 VH의 저부에는 층간 절연막(52)이 노출되고, 그것에 접하여 패드 전극(53)이 있다. 비아홀 VH의 폭은 40㎛ 정도이고, 그 길이는 200㎛ 정도이다.
비아홀 VH를 형성하기 위해서는, 레이저 빔을 이용하여 에칭하는 방법이나 드라이 에칭을 사용하는 방법이 있다. 이 비아홀 VH의 단면 형상은, 후술하는 시드층(62)의 피복성을 향상시키기 위해, 레이저 빔의 제어에 의해 순테이퍼 형상으로 가공하는 것이 바람직하다.
이어서, 도 6에 도시한 바와 같이, 비아홀 VH가 형성된 실리콘 웨이퍼(51)의 이면 전체에 제2 절연막(61)을 형성한다. 제2 절연막(61)으로서는, 예를 들면 플라즈마 CVD막으로서, PE-SiO2막이나 PE-SiN막이 적합하다. 제2 절연막(61)은 비아홀 VH의 저부, 측벽 및 제1 절연막(59) 위에 형성된다.
이어서, 도 7에 도시한 바와 같이 포토레지스트층을 이용하지 않고, 이방성의 드라이 에칭을 행하면, 비아홀 VH의 측벽에만, 제2 절연막(61)이 남고, 이것이 측벽 절연막(61A)으로 된다. 이 에칭 공정에서, 비아홀 VH의 저부의 제2 절연막(61) 및 층간 절연막(52)이 에칭 제거되어, 패드 전극(53)이 노출된다.
또, 패드 전극(53)을 노출하는 방법으로서는, 층간 절연막(52)을 이방성 에칭한 후에, 제2 절연막(61)을 형성하고, 또한, 제2 절연막(61)을 이방성 에칭하여, 패드 전극(53)을 노출해도 된다. 측벽 절연막(61A)의 스텝 커버리지를 양호하게 확보하기 위해서이다.
이어서, 배선층(64)을 형성하는 공정을 설명한다. 도 8에 도시한 바와 같이, 배리어층(예를 들면 TiN층)을 스퍼터법 또는 CVD법으로 형성한 후에, 구리(Cu)로 이루어지는 시드층(62)을 무전해 도금법 또는 CVD법에 의해 전면에 형성한다. 시드층(62)은 후술하는 전해 도금 시의 도금막 성장을 위한 도금 전극으로 된다. 그 두께는 수백 ㎚ 정도이면 된다. 또, 비아홀 VH가 순테이퍼로 가공되어 있는 경우에는, 시드층(62)의 형성에는 스퍼터법을 이용할 수 있다. 배리어층은 상술한 바와 마찬가지로, Cu의 실리콘에의 확산을 방지하기 위해 형성되고, 그 두께는 수십 ㎚이다.
그리고, 구리(Cu)의 전해 도금을 행하지만, 그 전에 도금을 형성하지 않는 영역에 선택적으로 포토레지스트층(63)을 형성한다(도 9). 이 영역은 배선층(64) 및 땜납 볼 형성 영역을 제외한 영역이다.
이어서, 도 10에 도시한 바와 같이, 구리(Cu)의 전해 도금을 행하고, 계속해서 니켈(Ni), 금(Au)의 무전해 도금을 행함으로써, 비아홀 VH 내를 완전하게 매립하는 배선층(64)을 형성한다. 상기한 Ni, Au는 배리어 메탈(64a)이고, 스퍼터법으로 형성해도 된다. 배선층(64)은 비아홀 VH로부터 실리콘 웨이퍼의 이면에 추출되어, 이 이면 위를 연장하여, 실리콘 볼록부(58)를 피복한다. 이에 따라배선층(64)은, 패드 전극(53)과 시드층(62)을 통하여 전기적으로 접속된다.
이 방법은 공정 삭감에는 효과적이지만, 배선층(64)의 도금의 두께와 비아홀 VH에 성장하는 도금 두께를 독립적으로 제어할 수 없으므로, 양자를 최적화할 수 없다는 결점이 있다. 따라서, 비아홀 VH 내의 배선층(64)(기둥 형상의 단자라고도 함)에 대해서는 전해 도금으로 형성하고, 그 외의 부분의 배선층(64)에 대해서는 Al 스퍼터법 또는 전해 도금법으로 형성하도록 해도 된다.
이어서, 도 11에 도시한 바와 같이, 포토레지스트층(63)을 제거한다. 또한, 배선층(64)을 마스크로 하여, 포토레지스트층(63) 아래에 잔존하고 있는 시드층(62)을 에칭에 의해 제거한다. 이 때, 배선층(64)도 에칭되지만, 배선층(64)은 시드층(62)보다 두꺼우므로 문제는 없다.
이어서, 도 12에 도시한 바와 같이, 배선층(64) 위에 솔더 마스크(65)를 피착한다. 솔더 마스크(65)의 실리콘 볼록부(58) 위의 부분에 대해서는 제거되어, 개구부 K가 형성되어 있다.
그리고, 도 13에 도시한 바와 같이, 스크린 인쇄법을 이용하여, 배선층(64)의 소정 영역 위에 땜납을 인쇄하고, 이 땜납을 열 처리로 리플로우시킴으로써, 땜납 볼(66)을 형성한다. 또, 배선층(64)은 실리콘 웨이퍼(51)의 이면의 원하는 영역에, 원하는 개수를 형성할 수 있고, 땜납 볼(66)의 수나 형성 영역도 자유롭게 선택할 수 있다.
그리고, 도 14에 도시한 바와 같이, 다이싱 라인 중심 DS를 따라, 다이싱 공정을 행하여, 실리콘 웨이퍼(51)를 복수의 실리콘 칩(51A)으로 분할한다. 이 다이싱 공정에서는, 레이저 빔을 이용할 수 있다. 또한, 레이저 빔을 이용한 다이싱 공정에서, 유리 기판(56)의 절단면이 테이퍼 형상으로 되도록 가공하는 것에 의해, 유리 기판(56)의 균열을 방지할 수 있다.
이어서, 본 발명의 제2 실시예에 대하여 도면을 참조하면서 상세히 설명한다.
우선, 이 반도체 장치의 구조에 대하여 설명한다. 도 19는 이 반도체 장치의 단면도로서, 후술하는 공정을 거친 실리콘 웨이퍼를 다이싱 라인을 따라 개개의 칩으로 분할한 것을 도시하고 있다. 또한, 도 19에서 DS는 스크라이브 라인 중심이다. 또, 도 19에서, 제1 실시예에 따른 도 14와 동일한 구성 부분에 대해서는 동일한 부호를 붙여 상세한 설명을 생략한다.
제1 실시예에 따르면, 배선층(64)은 비아홀 VH에 완전히 매립되어 있는 것에 대하여, 본 실시예는, 배선층(64A)은 비아홀 VH에 불완전하게 매립되는 점에서 제1 실시예와 상위하다. 즉, 배선층(64)은 비아홀 VH의 저부 및 측벽을 피복하고 있지만, 그 막 두께의 2배가 비아홀 VH의 폭에 대하여 작기 때문에, 그 자신과의 사이에 간극을 갖고 있다. 그리고, 솔더 마스크(65)의 일부가 이 간극을 매립하도록 구성되어 있다. 이 구조에 따르면, 배선층(64A)이 비아홀 VH에 완전하게 매립되어 있는 것에 비하여, 프린트 기판 등에의 실장 시에 발생하는 기계적인 응력에 강하다.
이어서, 본 실시예의 반도체 장치의 제조 방법에 대하여 설명하지만, 최초의 공정으로부터 포토레지스트층(63)을 형성하기까지의 공정(도 1∼도 9의 공정)에 대해서는, 제1 실시예와 완전히 동일하다.
즉, 포토레지스트층(63)을 형성한 후, 도 15에 도시한 바와 같이, 구리(Cu)의 전해 도금을 행하고, 계속하여 니켈(Ni), 금(Au)의 무전해 도금을 행함으로써, 비아홀 VH를 불완전하게 매립하는 배선층(64A)을 형성한다. 이 공정에서는, 도금 시간을 조정함으로써, 배선층(64)을 비아홀 VH 내에 불완전하게 매립하도록 할 수 있다.
그 후에는, 제1 실시예와 마찬가지이므로, 도 16에 도시한 바와 같이, 포토레지스트층(63)을 제거하고, 배선층(64)을 마스크로 하여, 포토레지스트층(63) 아래에 잔존하고 있는 시드층(62)을 에칭에 의해 제거한다. 계속해서, 도 17에 도시한 바와 같이, 배선층(64A) 위에 솔더 마스크(65)를 피착한다.
그리고, 도 18에 도시한 바와 같이, 스크린 인쇄법을 이용하여, 배선층(64A)의 소정 영역 위에 땜납을 인쇄하고, 이 땜납을 열 처리로 리플로우시킴으로써, 땜납 볼(66)을 형성한다.
그리고, 도 19에 도시한 바와 같이, 다이싱 라인 중심 DS를 따라 다이싱 공정을 행하여, 실리콘 웨이퍼(51)를 복수의 실리콘 칩(51A)으로 분할한다.
상술한 제1 및 제2 실시예에서는, 비아홀 VH 내에 전해 도금에 의해, 배선층(64, 64A)을 매립하도록 형성하고 있지만, 이것에는 한정되지 않고, 다른 방법을 이용해도 된다. 예를 들면, 비아홀 VH 내에 CVD법이나 MOCVD법에 의해 구리(Cu) 등의 금속을 매립하는 방법을 예로 들 수 있다.
또한, 상술한 실시예에서는, 비아홀 VH로부터 인출된 배선층(64, 64A) 위에땜납 볼(66)을 형성하고 있지만, 이것에는 한정되지 않고, 비아홀 VH에 매립된 배선층(64, 64A) 위에 땜납 볼(66)을 형성해도 된다.
또한, 상술한 실시예에서는, 통상의 와이어 본딩에 이용되는 패드 전극을 다이싱 라인 영역 DL까지 확장되어 이루어지는 패드 전극(53)을 형성하고 있지만, 이것에는 한정되지 않고, 패드 전극(53) 대신에, 다이싱 라인 영역 DL까지 확장되지 않는 통상의 와이어 본딩에 이용되는 패드 전극을 그대로 이용해도 된다. 이 경우에는, 비아홀 VH의 형성 위치를 이 패드 전극을 맞추면 되고, 다른 공정은 완전히 동일하다.
본 발명에 따르면, 반도체 칩의 패드 전극으로부터, 그 이면의 도전 단자에 이르기까지의 배선의 단선이나 스텝 커버리지의 열화를 방지하여, 신뢰성이 높은 BGA를 갖는 반도체 장치를 얻을 수 있다.
또한, 도전 단자는 반도체 칩의 이면에 형성된 반도체 볼록부 위에 형성되므로, 반도체 칩의 이면으로부터 높은 위치에 형성된다. 이에 의해, 이 반도체 장치가 프린트 기판에 실장되었을 때에 발생하는 응력이 흡수되기 쉬워져, 도전 단자의 손상을 최대한으로 방지할 수 있다.

Claims (14)

  1. 반도체 칩의 제1 주면에 형성된 패드 전극과,
    상기 반도체 칩의 제2 주면에 형성된 반도체 볼록부와,
    상기 반도체 칩의 제1 주면에 접착된 지지 기판과,
    상기 반도체 칩의 제2 주면으로부터 상기 패드 전극의 표면에 도달하도록 상기 반도체 칩에 형성된 비아홀을 통해, 상기 패드 전극과 전기적으로 접속되고, 또한 상기 비아홀로부터 상기 반도체 칩의 제2 주면 위를 연장하여 상기 반도체 볼록부를 피복하는 배선층과,
    상기 반도체 볼록부를 피복하는 배선층 부분 위에 형성되고, 상기 배선층 부분과 전기적으로 접속된 도전 단자
    를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 비아홀의 측벽에 형성되고, 상기 배선층과 상기 반도체 칩을 전기적으로 절연하는 절연층을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 배선층이 상기 비아홀을 완전하게 충전하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 배선층이 상기 비아홀을 불완전하게 충전하는 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판의 제1 주면에 패드 전극을 형성하는 공정과,
    상기 반도체 기판의 제1 주면에 지지 기판을 접착하는 공정과,
    상기 반도체 기판의 제2 주면의 소정 영역에 포토레지스트층을 형성하는 공정과,
    상기 포토레지스트층을 마스크로 하여 상기 반도체 기판을 에칭하는 것에 의해 반도체 볼록부를 형성하는 공정과,
    상기 반도체 기판의 제2 주면으로부터 상기 패드 전극의 표면에 도달하는 비아홀을 형성하는 공정과,
    상기 비아홀을 통해, 상기 패드 전극과 전기적으로 접속되고, 또한 상기 비아홀로부터 상기 반도체 기판의 제2 주면 위를 연장하여 상기 반도체 볼록부를 피복하는 배선층을 형성하는 공정과,
    상기 배선층 위에 도전 단자를 형성하는 공정과,
    상기 반도체 기판을 복수의 반도체 칩으로 분할하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 배선층을 형성하는 공정은, 전해 도금법 또는 스퍼터법에 의해 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 비아홀 형성 후에, 상기 비아홀의 측벽에, 상기 배선층과 상기 반도체 기판을 전기적으로 절연하는 측벽 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제5항 또는 제6항에 있어서,
    상기 배선층을 형성하는 공정에서, 상기 배선층이 상기 비아홀을 완전하게 충전하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제5항 또는 제6항에 있어서,
    상기 배선층을 형성하는 공정에서, 상기 배선층이 상기 비아홀을 불완전하게 충전하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제5항에 있어서,
    상기 반도체 볼록부를 형성한 후에, 상기 반도체 볼록부의 각을 라운딩 처리하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 반도체 기판의 제1 주면에 패드 전극을 형성하는 공정과,
    상기 반도체 기판의 제1 주면에 지지 기판을 접착하는 공정과,
    상기 반도체 기판의 제2 주면의 소정 영역에 포토레지스트층을 형성하는 공정과,
    상기 포토레지스트층을 마스크로 하여 상기 반도체 기판을 에칭하는 것에 의해 반도체 볼록부를 형성하는 공정과,
    상기 포토레지스트층을 제거한 후에, 상기 반도체 기판의 제2 주면에 절연막을 형성하는 공정과,
    상기 반도체 기판의 제2 주면으로부터 상기 패드 전극의 표면에 도달하는 비아홀을 형성하는 공정과,
    상기 비아홀의 측벽에 측벽 절연막을 형성하는 공정과,
    상기 비아홀 내에 시드층을 형성하는 공정과,
    전해 도금에 의해, 상기 비아홀을 통해, 상기 패드 전극과 전기적으로 접속되고, 또한 상기 비아홀로부터 상기 반도체 칩의 제2 주면 위를 연장하여 상기 반도체 볼록부를 피복하는 배선층을 형성하는 공정과,
    상기 배선층 위에 도전 단자를 형성하는 공정과,
    상기 반도체 기판을 복수의 반도체 칩으로 분할하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 배선층을 형성하는 공정에서, 상기 배선층이 상기 비아홀에 완전하게 매립되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 배선층을 형성하는 공정에서, 상기 배선층이 상기 비아홀에 불완전하게 매립되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제11항에 있어서,
    상기 반도체 볼록부를 형성한 후에, 상기 반도체 볼록부의 각을 라운딩 처리하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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