KR20040104698A - 이종접합 ｐ-ｉ-ｎ 다이오드 및 그의 제조 방법 - Google Patents

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Abstract

본발명은 제 1 도핑 타입의 도핑된 반도체 물질의 제 1층과, 제 2도핑 타입의 도핑된 반도체 물질의 제 2층과, 상기 제 1 층과 상기 제 2 층이 상부에 배치되는 기판을 포함하는 이종 접합 P-I-N 다이오드에 관한 것이다. 반도체 물질의 진성층이 제 1층과 제 2층 사이에 배치된다. 제 1 층 및 제 2 층중 적어도 하나의 반도체 물질의 조성은 이종접합을 형성하기 위하여 진성층의 조성과 충분히 상이하며, 접합으로부터 주입된 캐리어가 장벽에 의해 감금되는 에너지 장벽을 생성하여 P-I-N 다이오드의 I-영역내의 직렬저항과 동종접합 P-I-N 다이오드의 삽입손실과 비교하여 삽입손실을 효과적으로 감소시킨다.

Description

이종접합 Ｐ-Ｉ-Ｎ 다이오드 및 그의 제조 방법{Heterojunction P-I-N Diode and Method of Making the Same}
P-I-N 다이오드는 다양한 군용(military) 및 상업용 애플리케이션에서 종종 스위칭 요소(element)로 사용된다. 이러한 애플리케이션에는 차량 충돌 방지 시스템(automotive collision avoidance systems :CAS), 수동 방사선 이미징 시스템(passive radiation imaging systems)과 레이더(radar) 애플리케이션 및 네트워킹(예를들면, 인터넷) 애플리케이션에 유용한 스위치 매트릭스 디바이스가 포함된다. 현재, 이러한 RF 및 마이크로웨이브 애플리케이션에 이용되는 P-I-N 다이오드는 실리콘(Si) 또는 갈륨 아르제나이드(GaAs) P-I-N 다이오드와 같은 동종접합 디바이스로 제조된다. 이러한 디바이스는 고주파수 동작에서 유용한 스위칭 기능을 하는 분산(discrete) 또는 집적 컴포넌트로 사용될 수 있다. 고주파수 동작이란 약 1 메가헤르츠(MHz)부터 100 기가헤르츠(GHz)이상의 범위일 수 있다.
현재의 P-I-N 스위칭 다이오드의 성능 특성은 종종 삽입 손실(insertion loss) 및 아이솔레이션(isolation)과 같은 파라미터에 의해 제한된다. 삽입 손실은, 직렬 측정된(series-measured) 다이오드가 "온(on)" 상태에 있을 때, 입력 신호 파워에 대해 다이오드로부터의 신호 파워 출력의 비로서 특성화될 수 있다. 아이솔레이션은 직렬 측정된(series-measured) 다이오드가 "오프(off)" 상태에 있을 때 입력 신호 파워에 대해 다이오드로부터의 신호 파워 출력의 비로서 특성화될 수 있다.(다이오드가 션트 구성(shunt configuration)에서 측정되었을 때는 반대가 된다.) P-I-N 다이오드의 설계자에게 있어서 중요한 문제는 어떻게 아이솔레이션을 절충하는 것 없이 삽입 손실을 감소시키느냐는 것이다. 예를들어, P-I-N 다이오드에 접속된 션트를 이용하는 단일-폴 다중-스로우(single-pole multi-throw: SPMT) 스위치, 단일-폴 이중-스로우(single-pole double-throw: SPDT) 스위치 및 모노리틱 집적 단일-폴 단일-스로우(monolithic integrated single-pole single-throw: SPST)는, 다이오드의 진성 영역(I-영역)내의 직렬 저항을 바람직하지 않게 증가시키지 않으면서, 감소된 역 바이어스 캐패시턴스를 필요로 한다.
다른 이종 접합 반도체 디바이스는 바이폴라 접합 트랜지스터(BJTs), HEMTs 및 다른 FET 디바이스로 존재하는 것으로 알려져 있다. 그러나 그러한 디바이스는 일반적으로 베이스, 에미터, 콜렉터 터미널(terminal)을 구비한 N-P-N 3 말단(three terminals) 디바이스이고, 디바이스가 고주파수에서 동작할 수 있게 하기 위하여 캐리어가 비교적 짧은 시간에 베이스 영역을 가로질러 확산할 수 있기에 충분할 정도로 얇은 베이스를 가지도록 제조된다. 더욱이, 이종접합 트랜지스터 디바이스는 이득 또는 증폭을 증가시키기 위해 사용된다. 그러나, 다이오드 스위치 설계의 경우에 이득은 고려의 대상이 아니다. 진성영역에서 캐리어 농도를 증가시킴으로써 다이오드의 저항을 감소시킬 필요가 있다. P-I-N 다이오드내의 디바이스 아이솔레이션을 유지하면서, 삽입 및 반사 손실을 감소시키기 위한 개선된 디바이스 및 프로세스가 매우 필요하다.
본발명은 일반적으로 반도체 디바이스에 관한 것이고, 구체적으로는 이종접합 반도체 디바이스에 관한 것이다.
도 1a 및 1b는 저주파수 및 고주파수 디바이스 범위에서 P-I-N 다이오드 동작을 일예로 도시한 것이다.
도 2는 선행기술의 P-I-N 동종접합 다이오드를 도시한 것이다.
도 3A는 본발명의 제 1 실시예에 따라 P-I-N 다이오드 이종 접합 구조의 일예를 도시한 것이다.
도 3B는 본발명의 제 2 실시예에 따라 P-I-N 다이오드 이종 접합 구조의 일예를 도시한 것이다.
도 3C는 본발명의 제 3 실시예에 따라 P-I-N 다이오드 이종 접합 구조의 일예를 도시한 것이다.
도 4는 본발명의 한 측면에 따른 상이한 이종접합 P-I-N 다이오드 구조 및 조성에 대한 순방향 전류 대 전압 특성의 그래픽 시뮬레이션이다.
도 5는 본발명의 일측면에 따른 P+AlGaAs 이종접합 P-I-N 다이오드 구조에 대한 결과적인 장벽 높이를 나타내는 에너지 밴드 다이아그램이다.
도 6은 본발명의 한 측면에 따른 이종접합 P-I-N 다이오드 구조로부터 시뮬레이션된 전자와 홀 재결합 비율(rate)을 일예로 도시한 것이다.
도 7은 본발명의 한 측면에 따른 이종접합 P-I-N 다이오드 구조내에 분산된 전자와 홀 농도의 일예를 도시한 것이다.
도 8은 본발명의 한 측면에 따른 이종접합 P-I-N 다이오드 구조에 대한 삽입 손실의 주파수 응답 플롯(plot)을 일예로 도시한 것이다.
도 9는 본발명의 한 측면에 따른 이종접합 P-I-N 다이오드 구조에 대한 역바이어스된 아이솔레이션의 주파수 응답 플롯(plot)을 일예로 도시한 것이다.
도 10은 본발명의 한 측면에 따라 조성을 다양하게 한 이종접합 P-I-N 션트 다이오드 구성에 대해 측정된 아이솔레이션을 일예로 도시한 것이다.
도 11은 본발명의 한 측면에 따라 20% 알루미늄을 함유하는 이종접합 P-I-N 션트 다이오드 구조의 SIMS(Secondary Ion Mass Spectrometry) 프로파일이다.
도 12A는 본발명의 한 측면에 따른 다수개의 상호접속된 이종접합 P-I-N 다이오드 구조를 포함하는 스위칭 디바이스의 일예를 도시한 것이다.
도 12B는 본발명의 한 측면에 따른 이종접합 P-I-N 직렬 다이오드 구조의 일예를 도시한 것이다.
도 12C는 본발명의 한 측면에 따른 이종접합 P-I-N 분류 다이오드 구조의 일예를 도시한 것이다.
본발명의 한 측면에 따르면, 이종 접합 P-I-N 다이오드는 제 1 도핑 타입의 도핑된 반도체 물질의 제 1층과, 제 2도핑 타입의 도핑된 반도체 물질의 제 2층과, 제 1 층과 제 2 층이 상부에 배치되는 기판을 포함한다. 반도체 물질의 진성층이 제 1층과 제 2층 사이에 배치된다. 제 1 층과 제 2층 중 적어도 하나의 반도체 물질 조성(composition)은 이종접합을 형성하기 위하여 진성층의 조성과는 충분히 상이하여야 한다. P-I-N 다이오드의 I 영역내의 직렬 저항과 동종접합(homojunction) P-I-N 다이오드의 삽입손실과 비교하여(relative to) 삽입손실을 효과적으로 감소시키면서, 접합으로부터 주입된 캐리어가 장벽에 의해 감금되도록 에너지 장벽이 생성된다.
본발명의 다른 측면에 따르면, 본발명은 세미-절연(semi-insulating) 기판을 형성하는 단계와, 제 1 도핑타입의 도핑된 반도체 물질의 제 1 층을 기판상에 형성함으로써 캐소드(cathode) 층을 형성하는 단계와, 상기 제 1 층 위에 반도체 물질의 진성층을 형성하는 단계와, 제 2도핑타입의 도핑된 반도체 물질의 제 2 층을 진성층 위에 형성함으로써 애노드(anode) 층을 형성하는 단계를 포함하며, 제 1 층 및 제 2 층 중의 적어도 하나는 이종접합을 생성하기 위해 진성층의 반도체 물질과는 상이한 반도체 물질로 형성됨으로써 에너지 장벽을 제공한다. 이 측면에서, 애노드와 캐소드는 반대가 될 수 있다.
본발명의 실시예가 첨부된 도면을 참조하여 예시적으로 기재될 것이다.
도 1A 및 1B를 참조하여 P-I-N 다이오드 동작의 기본 이론을 간략하게 설명할 것이다. 도면 전체를 통해 동일한 도면 부호는 동일한 부분을 표시하도록 사용되었다. P-I-N 다이오드(100)는 N+ 반도체 물질 층(110)과 P+ 도핑된 반도체 물질 층 (130)사이에 결합된 진성 반도체 물질 층(120)을 포함한다. 도 1A는 저주파수 동작(DC to ft)에서 2 말단(two terminals) 디바이스로 전류 소스 If가 인가되면 폭 w의 진성층을 가로질러 전자(e)와 홀(h)이 확산되는 것을 도식적으로 나타낸 것이다. 이러한 동작 모드에서, 디바이스를 통한 전류 흐름은 공지된 다이오드 공식 I=Io(eq(Va-IRs/nkT)-1)로 기술된다. 이 영역에서 P-I-N 다이오드의 동작은 정류된 RF 전압 신호 및 고 손실 비-선형 디바이스에 의해 특성화될 수 있다.
도 1B는 전이(transition) 주파수 ft가 ft=??pkT/qW2으로 주어진 다이오드 디바이스의 고주파수 동작(fo>ft)을 도식적으로 나타낸 것이다. 도면에 나타난 바와 같이, 전자와 홀은 일반적으로 RF 신호 주파수의 절반 1/ft내에서 폭 w의 진성층을 횡단할 수 없다. DC 순방향 전류 If는 Qt=(??nIf+ ??pIf)에 의해 Qt가 특성화될 수 있고 진성 층 RI내의 저항이 RI=W2/2??apIf??로 주어지는 영역 내에서 전하 Qt를 포함한다. 본발명의 일측면에 따르면 개선된 P-I-N 다이오드는 순방향 전류 If에서 대응하는 증가없이 Qt를 증가시킴으로써 진성층(RI)의 직렬 저항을 감소시키기 위해동작한다.
도 2를 참조하면, 2 말단 디바이스와 관련된 고 저항으로 인한 삽입 손실문제가 있는 선행기술의 동종접합 갈륨 아르제나이드(GaAs) P-I-N 다이오드(200)의 횡단면도이다. 이 디바이스는 GaAs 세미-절연 기판 층을 포함하는데 이 층 위에는 N+ GaAs 캐소드 층(40)이 배치된다. GaAs 진성(I) 층(30)이 N+ GaAs 캐소드 층(40)의 최상부 표면에 형성되고 GaAs P+ 층(20)이 I-층의 최상부 표면상에 형성된다. P-타입 오믹(ohmic) 금속 콘택(22)이 GaAs P+ 층(20) 위에 배치되고 N-오믹 금속 콘택(42)이 N+ GaAs 캐소드 층(40) 위에 배치되어 애노드와 캐소드 접촉을 형성한다.
도 3A를 참조하면, 상술한 어려움을 극복하고 개선된 전기적 특성을 갖는 디바이스를 제공하는 이종접합 P-I-N 다이오드(300)를 포함하는 본발명의 실시예가 나타나 있다. 다이오드(300)는 스위치로 사용하기에 적합한 2 말단 비-광학 디바이스이다. 나타난 바와 같이, 이종접합 P-I-N 다이오드(300)는, GaAs 반도체 물질로 형성된 세미-절연 기판 층(50)을 포함하는데 이 층 위에는 N+ GaAs 반도체 물질의 캐소드 층이 에피택셜 증착되어 있다. N-타입 오믹 금속 콘택(42)은 디바이스에 대한 오믹 콘택을 제공하기 위하여 캐소드 층(40)의 최상부 표면상에 배치된다. 특정 실시예에서, N+층은 캐소드 콘택을 형성하기 위하여 약 5X1018cm3로 실리콘으로 강하게(heavily) 도핑된 약 2마이크론(??m) 두께를 가지며 GaAs 반도체 물질을 포함한다. 2 말단 다이오드 디바이스의 브레이크다운 전압과 캐패시턴스를 확립하기(establish) 위하여 층(40)의 최상부 표면에 약 20??m 두께의 의도하지 않게(unintentionally) 도핑된 GaAs의 진성층(30)이 에피택셜 증착된다. 이어서 약 0.8??m 두께의 P+ 알루미늄 갈륨 아르제나이드(AlGaAs) 층(20')가 진성 층(30)의 최상부 표면에 에피택셜 증착된다. AlGaAs P+ 층은 약 5X1019cm-3의 탄소와 같은 불순물로 강하게 도핑될 수 있으며 약 5% 내지 20% 범위의 Al 조성을 포함한다.(즉, 알루미늄과 갈륨을 합한 총수는 약 5% 내지 20%임). p-오믹 금속 콘택 층(22)은 층(20')에 증착되어 다이오드 디바이스의 애노드 콘택을 형성한다.
도 3A에 도시된 디바이스의 경우에, 기판 두께는 약 4mils 내지 8mils 범위이다. 션트 다이오드를 제조할 경우에는, 비아홀은 다이오드 아래에서 에칭되고 디바이스 후면(backside)상의 N+영역과 접촉된다. 직렬 다이오드를 제조할 경우에 기판은 일반적으로 8mils인 반면, 에칭된 비아 홀을 필요로 하는 션트 다이오드의 경우에는, 기판은 4mils아래로 에칭되고 비아는 기판내에 제공된다.
도 3A에 나타난 이종접합 디바이스에서, AlGaAs 반도체 물질(20')은 I영역의 밴드갭과 비교하여 P+ 애노드 영역에서 더 넓은 밴드 갭을 가진다. 밴드 갭에서의 이러한 차이(반도체 물질에서의 전도대(conduction band)와 가전자대(valance band)간의 에너지 차이)는 적절한 장벽 높이의 차가 생성되는 것을 가능하게 하며, 이는 P+ 애노드부터 I 영역으로 홀의 순방향 주입을 향상시키고 I 영역으로부터 P+ 애노드로 홀의 역방향 주입(back injection)을 저지한다. 도 3A의 단일 이종접합 P-I-N 디바이스는, 다이오드의 I 영역내의 직렬 저항을 효과적으로 감소시키면서,접합부의 주입된 캐리어를 밴드 갭 차이로 인해 감금한다. 따라서, P-I-N 이종접합 다이오드에서, I영역의 캐리어 농도는 증가된다. 이는 차례로 아이솔레이션에 있어서 양보(절충)하는 것 없이 삽입 손실(예를들어, 마이크로파 fo>ft주파수)의 감소를 가능하게 하는, I 영역에서의 저항을 감소시킨다. 따라서, 두개의 비유사한 반도체 물질층(20', 30, 여기서 층 20'는 층 30보다 더 큰 폭을 가짐)이 상이한 밴드갭을 갖는 P-I-N 다이오드 스위치 내의 이종접합 구조의 사용은 이종접합 P-I-N 다이오드 디바이스의 I 영역에서 RF 저항을 감소시키고 현저하게 고농도의 전하 캐리어를 갖는 P-I-N 다이오드로 귀결된다.
본발명의 이종접합 P-I-N 다이오드는 고주파수 저항기로서 효과적으로 동작함으로써 고주파수 스위치로서 동작가능하다. 즉, 디바이스로 DC바이어스 애플리케이션(application)의 함수로서 여러종류의 크기에 의해(many orders of magnitude) I영역 저항값을 변경할 수 있다. 더욱 구체적으로, 다이오드가 "오프"상태에 있을 때, 다이오드가 전기적인 오픈(open)으로 동작하고 캐패시턴스를 통해서만 커플링이 발생한다. 따라서, 캐패시턴스를 작게 만듦으로써 고주파수에서 커플링은 최소가 된다. 따라서, 커패시턴스가 작을 수록 디바이스의 고주파수 임피던스는 더 커진다. 이는 아이솔레이션 모드에서 디바이스의 동작을 나타낸다. 그러나, 디바이스가 턴 온(turn on)되었을 때, 전류는 디바이스를 통해 전도되어야만 하며 따라서 감소된 직렬 저항이 필요하다.
도 3B는 본발명의 제 2 실시예에 따라서 이중 이종접합 P-I-N 다이오드 구조(300')를 나타낸다. 도면에 나타난 바와 같이, 진성 층(30)과의 인터페이스에서 이종접합을 형성하기 위하여 도 3A의 캐소드 층(40)은 AlGaAs의 조성의 N+ 반도체 물질 층(40')에 의해 대체된다. 이러한 방식으로 이중 이종접합 P-I-N 다이오드 디바이스가 형성된다. 즉, I-층(40)은 제 1 이종접합 인터페이스에서 P+ AlGaAs층(20')에 결합되고 제 2 이종접합 인터페이스에서 N+ AlGaAs층(40')에 결합된다. 반도체 물질 두께 및 농도는 사실상 도 3A에 나타난 구조에 대해 표시된 바와 같이 사실상 남아있다. 즉, 도 3B에 도시된 예시적인 실시예에서 N+ 캐소드층(40')은 약 2 마이크론 두께이고 5% 알루미늄 농도인 반면, AlGaAs P+ 층(20')은 약 0.8 마이크론 두께이고 5% 알루미늄 농도이다. 진성 층(30)은 약 2 마이크론의 두께를 갖는다.
도 3C는 캐소드 층(40')이 기판(50)위에 배치된 N+ AlGaAs층을 포함하는 단일 이종접합 다이오드 P-I-N(300??)의 다른 실시예를 나타낸다. 진성 층(30)은 캐소드 층(40')의 최상부 표면에 에피택셜 성장된다. 약 0.8 마이크론 두께의 GaAs P+ 층(20)은 I-층(30)의 최상부 표면에 에피택셜 증착된다. 이 실시예에서, 이종접합 인터페이스는 GaAS I- 층(30)과 N+ AlGaAs 층(40') 인터페이스에서 존재한다. 진성층(30)과 N+ 캐소드 층(40')은 수 마이크론의 두께를 가지며 층(40')는 5% Al 농도를 갖는다.
도 4-10은 도 3A-3C에 나타난 단일 및 이중 이종접합 P-I-N 구조의 성능 및 디바이스 특성을 모델링하기 위한 모델링 소프트웨어를 이용한 시뮬레이션을 나타낸다.
이 도면들은 또한 본발명의 이종접합 디바이스 실시예와 비교하기 위한 종래의 동종접합 P-I-N 다이오드와 연관된 성능 특성을 나타낸 것이다. 도 4-9는 직렬 다이오드 구성을 나타내는 반면 도 10은 션트 다이오드 구성을 나타낸다.
도 4는 P+ 층 (20')(도 3A, 3B)에 포함된 알루미늄(Al)의 농도를 변화시킴으로써 P+ - I 접합에서 상이한 에너지 밴드 갭을 이용하는 효과의 일예를 도시한 것이다. 10mA로 바이어스되고 5%, 10% 및 20% Al 조성을 이용한 세 개의 상이한 P+ AlGaAs 이종접합 다이오드 구조물에 대한 시물레이션된 순방향 전류 대 전압(IV) 특성이 커브 410, 420, 430으로 각각 도시되어 있다. 커브(440)은 GaAs 동종접합 (선행기술)인 경우에 대한 순방향 IV 특성을 나타낸다. 도 4에 나타난 결과는 10mA의 순방향 바이어스 전류에 비교했을 때 5% AlGaAs 농도 이상의 순방향 전압(DC저항)의 경사(slope)에는 사실상 차이가 없다는 것을 나타낸다. 도 5는 AlGaAs 층의 더 큰 밴드 갭(510)과 GaAs 반도체 물질의 더 낮은 밴드 갭(520) 간의 에너지 차이로부터 기인되는 약 100meV의 전도대 에너지와 약 20meV의 가전자대 에너지에서의 장벽 높이 변화(??EC와 ??Ev)를 예시한 것이다. 도 5에 나타난 밴드 다이아그램은 바이어스 전류 10mA에서 본발명에 의해 구현된 P-I-N 다이오드 구조에 대한 에너지 밴드를 나타낸다. P+ 이종 접합 인터페이스에서 결과적인 장벽 높이 차이는 I 영역에 대한 전자의 재결합 비율(rate)을 감소시키고 홀의 순방향 주입을 증진시킨다.
도 6은 종래의 동종접합 디바이스와 도 3에 나타난 P-I-N 이종접합 디바이스 구조 모두에 대한 다양한 P, I, N 영역에서 전자에 대한 재결합 비율을 구조적으로 도시한 것이다. 도 6에 나타난 바와 같이, P+ GaAs-I 영역 접합(600A)에서 전자의재결합 비율은 P+AlGaAs 이종접합(600B)과 비교하여 적절하다(sizable). P+ 층에서 재결합 비율이 더 낮은 것은 P+ 층으로 전자의 주입을 방지하는 잠재적인 장벽 때문이다. I 영역에서 재결합 비율이 더 높은 것은 부가적인 캐리어 때문이다. 더 낮은 재결합 비율 및 더 높은 더 높은 캐리어 주입은 I 영역에 더 많은 수의 캐리어를 산출하고 이로써 이 층의 유효 저항을 낮춘다.
도 7은 종래 기술의 동종접합 P-I-N 다이오드 구조와 비교하여 도 3에 도시된 이종접합 구조내에 분포된 전자와 홀 캐리어 농도의 시뮬레이션 결과를 그래픽으로 도시한 것이다. 커브 710은 거리의 함수로써 P+ AlGaAs 층에 대한 전자 농도(cm-3)을 나타낸다. 커브 720은 AlGaAs 반도체 물질에 대해 10mA의 바이어스에서 홀 농도를 나타내고, 730과 740은 10mA의 바이어스에서 GaAs에 대해 각각 전자와 홀 농도를 나타낸다. 진성 영역 저항은 RI=W2/qA(uph++ une-)으로 특성화될 수 있으며, 식 중 up와 un는 각각 전자 이동도와 홀이동도를 나타낸다. 본발명의 한 측면에 따르면 이종접합 P-I-N 다이오드 구조의 경우에, 전자 및 홀 농도(e-+ h+)는 약 2.2 E16인 반면, 동종 접합 GaAs 구조의 경우에 전자와 홀의 농도는 1.4E16이다. 이는 I 영역에서 전하가 약 57% 증가했음을 나타낸다.
도 8은 주어진 10mA의 순방향 바이어스에 대한 주파수의 함수로서 프로젝트된(projected) 삽입 손실을 도시한다. 도 8에 나타난 바와 같이, 커브 810은 P+I- 영역 및 I-영역/N+ 인터페이스에 형성된 이중 이종접합 P-I-N 다이오드 구조(도3B)에 대한 삽입 손실을 나타내며, 동종접합 GaAs P-I-N 구조에 대한 삽입 손실 커브 820과 비교하여 현저하게 더 낮은 RF저항을 도시한다. 그러나, 이러한 시뮬레이션은, 또한 도 3C에 나타난 단일 이종접합 P-I-N 다이오드에 대한 삽입 손실 커브 830은 더 큰 삽입 손실을 가짐을 표시한다. 단일 이종 접합 P+AlGaAs-I-N P-I-N 다이오드 구조는 가장 낮은 전체 삽입 손실 커브 840으로 최상의 성능을 제공한다.
도 9는 도 2 및 도 3의 P-I-N 다이오드 구조 각각에 대한 역바이어스 아이솔레이션의 주파수 응답 플롯을 나타낸다. 이 커브들(900)은 P-I-N 다이오드 구조 각각에 대해 역 바이어스 캐패시턴스의 무감지도(insensitivity)에 기인한 역 바이어스 아이솔레이션에는 사실상 아무런 변화가 없음을 입증한다. 이는 아이솔레이션의 페널티(penalty)없이 손실에서의 감소를 가능하게 한다.
도 12A는 본발명의 일측면에 따른 션트 다이오드 1202, 1204, 1206, 1208, 1210 및 직렬 다이오드 1212, 1214, 1216, 1218 및 1220을 포함하는 다수개의 상호접속된 이종접합 P-I-N 구조를 포함하는 스위칭 디바이스(1200)를 나타낸다. 나타난 바와 같이, 스위치 1200은 특정 애플리케이션에서 필요로 하는 특정 기능을 수행하기 위하여 션트 구조와 직렬 다이오드 구성 모두에 상호 접속된 다중 스로우(throw) 스위치를 포함할 수 있다. 전송선(1209)은 다이오드 애노드를 본드 패드(bond pads)(1213)에 접속한다. 그라운드 콘택(1211)은 구조물의 후면(backsides)을 통해 그라운드 접속(connectivity)을 제공한다. 도 12B는 그라운드 전극 1212a, 애노드 1212b와 캐소드 1212c, 캡슐화(encapsulation) 영역(1212d)과 금속화된 캐소드 콘택(1212e)을 포함하고 직렬 다이오드 구성으로 형성된 이종접합 P-I-N 다이오드의 일예를 도시한 것이다. 도 12C는 후면을 통해 만들어지고 그라운드로 션트된 그라운드 전극 1202a, 애노드 콘택 1202b와 캐소드 콘택 1202c를 포함하는 션트 다이오드 구조의 일예를 제공한다.
도 10은 종래의 동종접합 디바이스와 비교하여 Al조성을 변화시키는 이종접합 P-I-N 션트 다이오드 구성에 대해 측정된 아이솔레이션의 일예를 나타낸 것이다. 커브 1010은 10mA의 바이어스로 "온 상태(on state)"에 있는 5% AlGaAs 이종접합 P-I-N 구조에 대한 주파수(GHz)의 함수로서 아이솔레이션(dB로)을 도시한다. 커브 1020은 10% AlGaAs를 포함하는 이종접합 다이오드 구조를 도시하는 반면, 1030은 20% AlGaAs 이종접합 P-I-N 구조를 나타낸다. 끝으로, 커브 1040은 10mA의 바이어스에서 온 상태에 있는 종래의 GaAs P-I-N 션트 다이오드 구조를 도시한다. 나타난 바와 같이, 이종접합 P-I-N 다이오드 커브 1010, 1020, 1030은 10GHz의 주파수의 아이솔레이션에서 약 3dB 차를 나타낸다.
본발명의 또 다른 측면에 따르면, P-I-N 이종접합 디바이스를 제조하는 프로세스는 저압 금속 유기 기상 에피택셜(LP-MOVPE) 반응로와 고안된 반응 챔버를 이용한다. 바람직한 실시예에서, GaAs 반도체 물질의 세미-절연 기판이 형성된다. GaAs와 AlGaAs 필름은 25:1의 AsH3/(TMGa+TMA1) 흐름비(flow ratio)로 약 76Torr에서 약 분당 0.08마이크론의 속도로 성장될 수 있다. 30cm/sec를 초과하는 흐름 속도를 만들어내는 분당 6리터(liters)의 수소 흐름 속도는 반응 챔버내에서 최적화되어 층간의 조성변이 및 비약적인 도핑과 최소 성장 변화를 달성한다. 도핑에 대해 3-인치 직경의 웨이퍼 기판에 걸친 균일도(uniformities)는 일반적으로 평균 +/- 2%인 반면, 두께 균일도는 평균 +/- 3%이다. AlGaAs 필름에 걸친 알루미늄 조성의 광발광(photoluminescence)측정은 +/- 2%의 균일도를 나타낸다.
P-I-N 구조에서 이종접합 P+-I-N 영역은 GaAs 진성 및 N+ 층과 동일한 기판 온도에서 AlGaAs층을 성장시킴으로써 형성된다. 바람직한 실시예에서, P-I-N 구조의 카본 도핑된 P층은 최소한의 수소 및 탄소 합체(incorporation)로 고농도의 홀을 산출하는 필름을 만들어낸다. 웨이퍼를 로딩하는 동안 마이너(minor) 가스의 누출, 오염된 전구체(precursor) 또는 반응 챔버의 공기에 대한 일시적 노출 등과 같은 다양한 방법을 통해 성장 환경으로 산소를 포함하는 종(species)을 도입하는 것은 양질의 AlGaAs 필름의 디바이스를 성장시키는데 심각한 문제(challenge)가 된다는 것이 알려져 있다. 산소에 대한 알루미늄의 화학적 친밀도로 인해 결정 구조 내로 산소를 합체시키는 것을 향상시키는 강한 결합이 형성된다. 그와 같은 오염은 비-방사 재결합 중심을 형성하는 깊은 전자 트랩 레벨을 생성할 수 있다. 이는 전기적 보상(compensation)을 증가시키는 반면, AlGaAs필름의 광발광 효율을 감소시킬 것이다. 더욱이, AlGaAs의 고온 성장(700ㅀC 이상)은 필름의 광학 특성을 향상시키는 반면 탄소의 수소 패시베이션(passivation)을 감소시킨다. 그러나, 600 이하의 저온 성장은 탄소 합체에 유리한 경향이 있고 이로써 현저하게 필름의 전도도를 증가시키고 오믹 금속화의 콘택 저항을 감소시킨다. 본발명의 한측면에 따르면, 이종접합 P-I-N 구조의 캐리어 농도와 전기적 특성에 있어서 현저한 증가를 제공하면서, AlGaAs P+ 층과 GaAs 진성(I) 층 및 N+층은 약 650도의 동일한 기판온도에서성장하였다. GaAs N+ 및 AlGaAs P+ 층의 캐리어 농도 및 이동도는 반데르 포우-홀(Van der Pauw-Hall) 측정 기술을 이용하여 평가되었다. 상이한 C-V 측정법으로부터 추정된 순수하게(net) 이온화된 불순물의 농도는 완성된 이종접합 P-I-N 다이오드 구조의 큰 영역 메사 샘플 상에서 평가되었다.
본발명의 다른 측면을 따르면, 이종접합 P-I-N 다이오드 구조를 형성하는 단계는 세미-절연 기판 층상에 증착된 실리콘 5E18(cm-3)로 강하게 도핑된 반도체 물질의 2??m N+ 층으로 시작된다. 이 바닥(bottom) 층은 캐소드 콘택으로 작용한다. 의도하지 않게 도핑된 2??m의 다음 층(진성층)은 디바이스의 브레이크다운 전압 및 캐패시턴스를 확립하기 위해 사용된다. 이 진성층은 제 1 N+ 층상에 에피택셜 증착된다. 에피택셜 스택(stack)의 최종 층은 5E19(cm-3) 탄소로 강하게 도핑된 0.7??m-0.8??m 두께의 P+ AlGaAs층이다. 이 이종접합 구조의 최상부 층은 디바이스의 애노드 콘택으로 작용한다.
본발명에 따라 형성된 P+Al0.2Ga0.8As 이종접합 P-I-N 다이오드 구조의 2차 이온 매스 분광측정(Spectrometry:SIMS) 프로파일이 도 11에 나타나 있다. 도 11에 나타난 바와 같이, GaAs층을 통해 분포된 산소 오염물의 존재는 SIMS 특성화 장비의 검출한계 내에 있다. 그러나, AlGaAs층내에서 검출된 산소의 양은 약 1E19이고 탄소(C)와 동일한 농도에 접근하고 있다. 산소의 이러한 양은 과도하여 디바이스의 직렬 저항에 악영향을 미친다는 우려가 있을 수 있다. 그러나, P + 애노드 층에서 수소의 함량은 탄소 농도의 7%이하이다. 이러한 수소의 양은 이 디바이스의 신뢰도에 어떠한 문제도 제기할 것으로 예상되지 않는다. 이종 접합의 전이 폭과 각 층 사이의 도핑 분포는 300ㅕ이내에 있다.
본명세서내에서 묘사되고 나타난 실시예 및 변형은 단지 예시에 불과하며 본발명의 범주를 벗어남이 없이 이 분야의 통상의 지식을 가진 자에 의해 다양한 변형이 구현될 수 있다.
예를들어, AlGaAs 반도체 물질 디바이tm와 프로세스는 이종접합 P-I-N 다이오드의 형성에 대해 기술되었으며, 예를들어 인듐 갈륨 포스파이드(InGaP), 인듐 포스파이드(InP) 및 다른 III-V 화합물과 같은 광범위한 III-V 물질이 밴드갭 개질제(modifier)로 사용될 수 있음이 이해된다. 더욱이 P-I-N 다이오드 구조는 III-V 화합물에 한정되지 않으며, 그룹 II-VI, 또는 예를 들어, 실리콘(Si), 게르마늄(Ge), 탄소(C), SiGe, SiC, 또는 SiGeC 물질을 포함하는 그룹IV-IV 물질을 포함할 수 있다. 이러한 경우에 애노드의 밴드갭은 I-영역의 밴드갭보다 더 커야만 한다. 더욱이, P영역에 대해 I-영역의 밴드갭을 낮추는 것은 동일한 결과, 즉 P와 I 영역사이에 충분히 큰 장벽을 만듦으로써 전하 캐리어를 가두어 두는 결과를 달성할 수 있다.

Claims (26)

  1. 제 1 도핑 타입의 도핑된 반도체 물질의 제 1층과,
    제 2도핑 타입의 도핑된 반도체 물질의 제 2층과,
    상기 제 1 층과 상기 제 2 층이 상부에 배치되는 기판과,
    상기 제 1층과 제 2층 사이에 배치되는 반도체 물질의 진성층
    을 포함하며, 이종접합을 형성하기 위하여 상기 진성층의 반도체 물질 조성은 적어도 제 1 층의 조성과 상이한 이종 접합 P-I-N 다이오드.
  2. 제 1항에 있어서, 상기 도핑된 반도체 물질의 제 1 층은, 상기 제 1층으로부터 상기 진성층으로 캐리어의 순방향 주입을 향상시키는 반면 상기 진성층으로부터 상기 제 1층으로 반대로 하전된 캐리어의 역방향 주입을 저지함으로써 다이오드의 진성층내의 직렬저항을 효과적으로 감소시키기 위하여 반도체 물질 진성층의 에너지 밴드갭보다 충분히 더 큰 에너지 밴드갭을 갖는 다이오드.
  3. 제 1항에 있어서, 상기 제 1 층은 애노드 전극을 포함하고 상기 제 2 층은 캐소드 전극을 포함하는 다이오드.
  4. 제 1항에 있어서, 상기 제 1층은 AlGaAs 층을 포함하고 상기 진성층은 GaAs층을 포함하는 다이오드.
  5. 제 4항에 있어서, 상기 제 1층은 p-타입이고 제 2층은 n-타입인 다이오드.
  6. 제 5항에 있어서, 상기 제 1층은 약 0.8 마이크론 두께이고 상기 제 2층은 약 2마이크론 두께인 다이오드.
  7. 제 5항에 있어서, 상기 제 1층의 알루미늄 조성은 알루미늄과 갈륨 원자를 합한 총수가 5%이상인 다이오드.
  8. 제 1항에 있어서, 상기 진성층과 상기 제 2층 사이의 이종접합을 형성하기 위하여 진성층의 반도체 물질 조성은 제 2 층의 조성과는 상이한 다이오드.
  9. 제 8항에 있어서, 상기 제 1층과 상기 제 2층은 각각 AlGaAs층을 포함하고 상기 진성층은 GaAs층을 포함하는 다이오드.
  10. 제 1 도핑 타입의 알루미늄 갈륨 아르제나이드(AlGaAs) 반도체 물질의 제 1층과,
    제 2도핑 타입의 반도체 물질의 제 2층과,
    상기 제 1 층과 상기 제 2 층에 결합된 갈륨 아르제나이드(GaAs) 반도체 물질의 진성층
    을 포함하는 스위치에 사용하기 위한 반도체 P-I-N 이종 접합 디바이스.
  11. 제 10항에 있어서, 상기 제 1층, 제 2층 및 진성층은 반도체 기판위에서 성장되는 디바이스.
  12. 제 10항에 있어서, 상기 반도체 물질의 제 2 층은 GaAs인 디바이스.
  13. 제 12항에 있어서, 상기 GaAs 제 2층 반도체 물질은 n-타입이고 상기 AlGaAs제 1층은 p-타입이며 상기 GaAs 제 2층은 GaAs 반도체 기판상에서 성장하며 상기 진성층은 GaAs 제 2층 위에서 성장하는 디바이스.
  14. 제 13항에 있어서, 상기 제 1층의 알루미늄 조성은 알루미늄과 갈륨원자를 합한 총수의 5%이상인 디바이스.
  15. 제 12항에 있어서, 상기 GaAs 제 2층 반도체 물질은 p-타입이고 AlGaAs 제 1층은 n-타입이며 AlGaAs 제 1층은 GaAs 반도체 기판상에서 성장하며 진성층은 AlGaAs 제 1층위에서 성장하는 디바이스.
  16. 제 15항에 있어서, 상기 제 1층의 알루미늄 조성은 알루미늄과 갈륨원자를 합한 총수의 5%이상인 디바이스.
  17. 제 10항에 있어서, 상기 반도체 물질의 제 2층은 이중 이종접합을 형성하는 AlGaAs인 디바이스.
  18. 제 17항에 있어서, 상기 AlGaAs 제 2층 반도체 물질은 n-타입이고 상기 AlGaAs 제 1층은 p-타입이며 상기 ALGaAs 제 2층은 GaAs 반도체 기판상에서 성장하며 상기 진성층은 AlGaAs 제 2층 위에서 성장하는 디바이스.
  19. 제 18항에 있어서, 상기 제 1층 및 제 2층 각각에서 알루미늄 조성은 알루미늄과 갈륨 원자를 합한 총수의 5%이상인 디바이스.
  20. 세미-절연(semi-insulating) 기판을 형성하는 단계와,
    제 1 도핑타입의 도핑된 반도체 물질의 제 1 층을 기판상에 형성하여 캐소드층을 형성하는 단계와,
    상기 제 1 층 위에 반도체 물질의 진성층을 형성하는 단계와,
    제 2 도핑타입의 도핑된 반도체 물질의 제 2 층을 진성층 위에 형성하여 애노드층을 형성하는 단계
    를 포함하며, 상기 제 1 층 및 제 2 층 중의 적어도 하나는 이종접합을 생성하기 위해 진성층의 반도체 물질과는 상이한 반도체 물질로 형성됨으로써 에너지 장벽을 제공하는 이종접합 P-I-N 다이오드 스위치 제조 방법.
  21. 제 20항에 있어서, 상기 제 1층, 제 2층 및 진성층은 동일한 온도에서 형성되는 방법.
  22. 제 21항에 있어서, 상기 동일한 온도는 600 내지 700ㅀC인 방법.
  23. 제 21항에 있어서, 상기 동일한 온도는 대략 650ㅀC인 방법.
  24. 제 21항에 있어서, 상기 캐소드 층을 형성하는 단계는 기판상에 n-타입 GaAs 제 1 층을 에피택셜 성장시키는 단계를 포함하는 방법.
  25. 제 21항에 있어서, 상기 애노드 층을 형성하는 단계는 진성층상에 p-타입 AlGaAs 제 2 층을 에피택셜 성장시키는 단계를 포함하는 방법.
  26. 제 21항에 있어서, 상기 도핑된 반도체 물질의 제 1 층 및 제 2층중 적어도하나는 진성층의 에너지 밴드갭보다 더 큰 에너지 밴드갭을 갖는 방법.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6794734B2 (en) * 2002-05-03 2004-09-21 Mia-Com Heterojunction P-I-N diode and method of making the same
CN101771098B (zh) * 2005-10-03 2012-01-11 夏普株式会社 硅基薄膜光电转换装置、及其制造方法和制造设备
US7432578B1 (en) 2007-04-24 2008-10-07 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS image sensor with enhanced photosensitivity
EP2168161B1 (en) * 2007-06-25 2015-09-23 Sandisk 3D LLC Nonvolatile memory device containing carbon or nitrogen doped diode and method of making thereof
US7737534B2 (en) * 2008-06-10 2010-06-15 Northrop Grumman Systems Corporation Semiconductor devices that include germanium nanofilm layer disposed within openings of silicon dioxide layer
US8049574B2 (en) * 2009-05-18 2011-11-01 Lockheed Martin Corporation High power UHF single-pole multi-throw switch
CN103066072B (zh) * 2011-10-18 2015-06-03 上海华虹宏力半导体制造有限公司 Pin二极管阵列结构及其制造方法
RU2488911C1 (ru) * 2012-03-19 2013-07-27 Общество с ограниченной ответственностью "МеГа Эпитех" СПОСОБ ИЗГОТОВЛЕНИЯ ПОЛУПРОВОДНИКОВОЙ p-i-n СТРУКТУРЫ НА ОСНОВЕ СОЕДИНЕНИЙ GaAs-GaAlAs МЕТОДОМ ЖИДКОСТНОЙ ЭПИТАКСИИ
RU2575939C1 (ru) * 2014-12-03 2016-02-27 Открытое акционерное общество "Интерсофт Евразия" Способ изготовления сенсора ионизирующего излучения
RU2610388C2 (ru) * 2015-04-09 2017-02-09 Общество с ограниченной ответственностью "Ме Га Эпитех" Способ единовременного получения p-i-n структуры GaAs, имеющей p, i и n области в одном эпитаксиальном слое
CN105449004B (zh) * 2015-12-17 2018-02-27 中国电子科技集团公司第五十五研究所 一种AlGaAs梁式引线PIN二极管及其制备方法
TWM543465U (zh) 2016-12-29 2017-06-11 新唐科技股份有限公司 高電壓pin二極體
CN113474898A (zh) * 2019-02-07 2021-10-01 镁可微波技术有限公司 具有直段阳极的二极管
US11018230B1 (en) * 2019-12-20 2021-05-25 Nxp B.V. Semiconductor devices with a mixed crystal region
CN111244188B (zh) * 2020-01-19 2022-04-01 中国科学院上海微系统与信息技术研究所 异质结AlGaAs/GaAs二极管及其制备方法
US11270928B2 (en) * 2020-04-02 2022-03-08 Macom Technology Solutions Holdings, Inc. Unibody lateral via
CN112382669B (zh) * 2020-10-10 2022-05-24 西安电子科技大学 一种赝竖式金刚石雪崩二极管及其制备方法
TWI768831B (zh) * 2021-04-16 2022-06-21 聯亞光電工業股份有限公司 非擴散型光電二極體
US12206031B2 (en) 2022-06-09 2025-01-21 Macom Technology Solutions Holdings, Inc. Monolithic pin and Schottky diode integrated circuits

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4604636A (en) 1983-05-11 1986-08-05 Chronar Corp. Microcrystalline semiconductor method and devices
US4600935A (en) * 1984-11-14 1986-07-15 Rca Corporation Back-to-back diodes
JP2692091B2 (ja) * 1987-10-31 1997-12-17 株式会社日本自動車部品総合研究所 炭化ケイ素半導体膜およびその製造方法
US5148267A (en) 1989-09-08 1992-09-15 Hewlett-Packard Company Double heterostructure step recovery diode with internal drift field
EP0416226A1 (en) * 1989-09-08 1991-03-13 Hewlett-Packard Company Double heterostructure step recovery diode
US5750015A (en) * 1990-02-28 1998-05-12 Soane Biosciences Method and device for moving molecules by the application of a plurality of electrical fields
US5605662A (en) * 1993-11-01 1997-02-25 Nanogen, Inc. Active programmable electronic devices for molecular biological analysis and diagnostics
US5213995A (en) 1992-04-16 1993-05-25 At&T Bell Laboratories Method of making an article comprising a periodic heteroepitaxial semiconductor structure
US5325889A (en) * 1993-03-30 1994-07-05 Millipore Corporation Laminated conduit plate for fluid delivery system
US5680073A (en) 1993-06-08 1997-10-21 Ramot University Authority For Applied Research & Industrial Development Ltd. Controlled semiconductor capacitors
DE59410283D1 (de) * 1993-11-11 2003-06-18 Aclara Biosciences Inc Vorrichtung und Verfahren zur elektrophoretischen Trennung von fluiden Substanzgemischen
JPH08148280A (ja) 1994-04-14 1996-06-07 Toshiba Corp 半導体装置およびその製造方法
US6001229A (en) * 1994-08-01 1999-12-14 Lockheed Martin Energy Systems, Inc. Apparatus and method for performing microfluidic manipulations for chemical analysis
US5615143A (en) 1994-09-19 1997-03-25 Cornell Research Foundation, Inc. Optomechanical terabit data storage system
US5585069A (en) * 1994-11-10 1996-12-17 David Sarnoff Research Center, Inc. Partitioned microelectronic and fluidic device array for clinical diagnostics and chemical synthesis
US5677551A (en) 1994-11-15 1997-10-14 Fujitsu Limited Semiconductor optical device and an optical processing system that uses such a semiconductor optical system
GB9423692D0 (en) 1994-11-23 1995-01-11 Philips Electronics Uk Ltd A photoresponsive device
US5594237A (en) 1995-02-24 1997-01-14 The Whitaker Corporation PIN detector having improved linear response
US5757482A (en) * 1995-04-20 1998-05-26 Perseptive Biosystems, Inc. Module for optical detection in microscale fluidic analyses
US5963800A (en) 1995-06-16 1999-10-05 Interuniversitair Micro-Elektronica Centrum (Imec Vzw) CMOS integration process having vertical channel
US5914504A (en) 1995-06-16 1999-06-22 Imec Vzw DRAM applications using vertical MISFET devices
US5920088A (en) 1995-06-16 1999-07-06 Interuniversitair Micro-Electronica Centrum (Imec Vzw) Vertical MISFET devices
US5923049A (en) 1995-08-31 1999-07-13 Cohausz & Florack Trichromatic sensor
US5800690A (en) * 1996-07-03 1998-09-01 Caliper Technologies Corporation Variable control of electroosmotic and/or electrophoretic forces within a fluid-containing structure via electrical forces
KR19980050460A (ko) * 1996-12-20 1998-09-15 양승택 다중 파장 동시 인식을 위한 광검출기 구조 및 그를 이용한 광검출방법
US5976336A (en) * 1997-04-25 1999-11-02 Caliper Technologies Corp. Microfluidic devices incorporating improved channel geometries
US6001231A (en) * 1997-07-15 1999-12-14 Caliper Technologies Corp. Methods and systems for monitoring and controlling fluid flow rates in microfluidic systems
KR100249788B1 (ko) 1997-11-17 2000-03-15 정선종 피아이엔 다이오드를 이용한 광-유기 전기-광학 오실레이터
US6229189B1 (en) 1998-12-24 2001-05-08 Hughes Electronics Corporation Multi-function optoelectronic device structure
JP2000269542A (ja) 1999-03-15 2000-09-29 Toshiba Corp 半導体装置
US6222951B1 (en) 2000-04-03 2001-04-24 Fengyi Huang Silicon-based silicon-germanium integrated-circuit optical network unit
JP2001298210A (ja) 2000-04-11 2001-10-26 Nippon Telegr & Teleph Corp <Ntt> 半導体受光素子
US6552371B2 (en) 2001-02-16 2003-04-22 Teraburst Networks Inc. Telecommunications switch array with thyristor addressing
US6794734B2 (en) * 2002-05-03 2004-09-21 Mia-Com Heterojunction P-I-N diode and method of making the same

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