KR20040108697A - 전자 디바이스 재료의 제조 방법 - Google Patents

전자 디바이스 재료의 제조 방법 Download PDF

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KR20040108697A KR10-2004-7015355A KR20047015355A KR20040108697A KR 20040108697 A KR20040108697 A KR 20040108697A KR 20047015355 A KR20047015355 A KR 20047015355A KR 20040108697 A KR20040108697 A KR 20040108697A
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스가와라다쿠야
다다요시히데
오타도모히로
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동경 엘렉트론 주식회사
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Abstract

성막 물질을 함유하는 가스, 및 희가스를 적어도 함유하는 처리 가스의 존재 하에서, 복수의 슬릿을 갖는 평면 안테나 부재를 통한 마이크로파 조사에 근거한 플라즈마를 이용하여, 전자 디바이스용 기재의 표면에 성막을 실시한다. 양호한 전기 특성을 갖는 절연막을 갖는 전자 디바이스용 기재를 형성할 수 있는 절연막을 형성할 수 있다.

Description

전자 디바이스 재료의 제조 방법{METHOD FOR PRODUCING MATERIAL OF ELECTRONIC DEVICE}
본 발명은 반도체 내지 반도체 장치, 액정 디바이스 등의 전자 디바이스 재료 제조에 일반적으로 널리 적용할 수 있지만, 설명의 편의를 위해 반도체 장치(devices)의 배경 기술을 예로 들어 설명한다.
실리콘을 비롯한 반도체 내지 전자 디바이스 재료용 기재에는 산화막을 비롯한 절연막의 형성, CVD 등에 의한 성막, 에칭 등의 여러가지 처리가 실시된다.
최근 반도체 디바이스의 고성능화는 트랜지스터를 비롯한 상기 디바이스의 미세화 기술 상에서 발전해 왔다고 해도 과언이 아니다. 현재도 추가적인 고성능화를 목표로 하여 트랜지스터의 미세화 기술의 개선이 이루어지고 있다. 최근의 반도체 장치의 미세화 및 고성능화 요청에 따라, (예컨대, 누설 전류의 점에서) 보다 고성능의 절연막에 대한 필요성이 현저히 높아지고 있다. 이는 종래의 비교적집적도가 낮은 디바이스에서는 사실상 문제가 되지 않던 누설 전류가, 최근의 미세화·고집적화 및/또는 고성능화된 디바이스에서는 대단히 커져, 예컨대 소비 전력의 면에서 큰 문제가 생길 가능성이 있기 때문이다. 특히, 최근 시작된 이른바 유비쿼터스(ubiquitous) 사회(언제 어디서나 네트워크에 연결되는 전자 디바이스를 매체로 한 정보화 사회)에 있어서의 휴대형 전자 기기의 발달에는 저소비 전력 디바이스가 필수적이며, 이 누설 전류의 감소가 매우 중요한 과제가 된다.
이하에 구체적인 예를 서술한다. 예컨대, 차세대 MOS 트랜지스터를 개발하는 데 있어서, 상술한 바와 같은 미세화 기술이 진행됨에 따라 게이트 절연막의 박막화가 요구된다. 즉, 프로세스 기술로서는, 현재 게이트 절연막으로서 사용되고 있는 실리콘 산화막(SiO2)을 극한(1 내지 2원자층 레벨)까지 박막화할 수는 있지만, 2nm 이하의 막 두께까지 박막화를 실시한 경우, 양자 효과에 의한 다이렉트 터널에 의해 누설 전류의 지수 함수적인 증가가 발생하여, 소비 전력이 증대된다는 문제점이 생긴다.
현재, IT(정보 기술) 시장은 데스크탑형 퍼스널 컴퓨터 및 가정 전화 등으로 대표되는 고정식 전자 디바이스(콘센트로부터 전력을 공급하는 디바이스)로부터, 인터넷 등에 언제 어디서나 접속할 수 있는 「유비쿼터스·네트워크 사회」로의 변모를 이루려 하고 있다. 따라서, 극히 가까운 장래에, 휴대 전화 및 자동차 네비게이션 시스템 등의 휴대 단말이 주류가 될 것으로 생각된다. 이러한 휴대 단말은 그 자체가 고성능 디바이스인 것이 요구되지만, 이와 동시에, 상기 고정식 디바이스에서는 그다지 필요하지 않은 소형, 경량 및 장시간 사용에 견딜 수 있는 기능을 갖추고 있을 것이 전제가 된다. 따라서, 휴대 단말에서는 이들 고성능화를 꾀하면서도 소비 전력을 저감시키는 것이 매우 중요한 과제가 되었다.
상술한 바와 같이, 예컨대, 차세대 MOS 트랜지스터를 개발하는 데 있어서, 고성능 실리콘 LSI의 미세화를 추구하면 누설 전류가 증대되어 소비 전력도 증대된다는 문제가 발생하고 있지만, 성능을 추구하면서 소비 전력을 감소시키기 위해서는 MOS 트랜지스터의 게이트 누설 전류를 증가시키지 않고 트랜지스터의 특성을 향상시킬 필요가 있다.
이렇게 고성능이면서 저소비 전력의 트랜지스터를 실현시킨다는 요망에 부응하기 위해서, 여러가지 방법(예컨대, 실리콘 산화막의 개질, 실리콘산 질화막 SiON의 사용)이 제안되었지만, 그 유력한 방법 중 하나가, 고유전율(High-k) 재료, 즉 SiO2막 보다도 유전율이 높은 재료를 이용한 게이트 절연막의 개발이다. 이러한 고유전율 재료를 이용함으로써, SiO2환산 물리막 두께인 EOT(Equivalent Oxide Thickness)를 (물리적으로) 두텁게 할 수 있어서, 소비 전력의 대폭적인 저감을 기대할 수 있다.
고유전율 재료를 포함하는 막을 형성하는 방법으로서 전자 빔 증착 및 스퍼터 등의 기술로 대표되는 PVD(Physical Vapor Deposition) 또는 열반응을 이용한 열 CVD 등이 검토되고 있지만, PVD법은 균일성 및 막질에 있어서 CVD법 보다도 크게 뒤떨어지기 때문에, 현재 시점에서 실용성은 약간 낮다.
한편, 열 CVD법은 일반적으로 유기 소스(예: Ta(OC2H5)5, Zr(OC4H9)4등의 유기 금속 화합물)를 포함하는 성막 가스를 이용하여, 그 가스를 열에 의해 반응시켜 성막을 실시하기 때문에, 막 중의 유기물(카본) 존재에 기인한 문제가 생기기 쉬운 경향이 있다. 즉, 막 중에 카본이 존재하는 경우에는 막질의 대폭적인 열화가 우려되고, 그것을 제거하기 위해서 통상 고온에서 성막 처리해야 한다(C.Chaneliere, J.L.Autran, R.A.B.Devine, and B.Ballade, Material Science Engineering R. 22, 269(1998); M.A. Cameron, S.M. Geroge, Thin Solid Films 348(1999)90-98; 신산총(神山 聰)「DRAM용 Ta2O5커패시터 형성 기술」응용 물리 Vo1. 69 No.9 2000 pp1067 내지 1073; 대노양(大路讓) 외 「DRAM 커패시터로의 고유전체 박막의 응용-과제와 방향」응용 물리 Vol. 66 No. 11 1997 pp1210 내지 1214; Kaupo KuKli, Mikko Ritala and Markku Leskela, J.Electrochemical Society Vol. 142 No. 5 May 1995 pp 1670 내지 1675를 참조).
고온 성막에서는 카본과 분위기 중에 포함되는 산소가 반응하여 연소하기 때문에, 막 중의 카본 농도는 저감된다고 생각되지만, 고온에서 처리를 한 경우의 반응은 공급률칙(供給律則)이 되기 때문에, 균일하게 성막하기 어려운 경향이 강하다.
또한, 고유전율 재료는 일반적으로 열 안정성이 낮고, 고온에서는 결정화가 발생하여 입계(粒界)를 형성하기 때문에, 디바이스 특성의 열화 등의 문제가 생길 가능성이 있다. 또한, 균일성과 결정화를 억제하기 위해서 저온에서 처리를 실시한 경우는, 반대로 막 중에 다량의 카본이 남거나, 또는 약한 결합(예컨대 실리케이트에서는 약한 Si-Si 결합 등)이 막 중에 다량 포함되는 등의 문제가 발생하기 쉬워진다.
이러한 결점을 보충하는 프로세스로서, 플라즈마 CVD에 의한 High-K 물질의 성막이 제안되어 있다(Byeong-Ok Cho, Sandy Lao, LinSha, and Jane P. Chang, Journal of Vacuume Science and Technology A 19(6), Nov/Dec 2001 pp2751-2761: Benjamin Chin-ming Lai, Nan-hui Kung, and Ya-min Lee, Journal of Applied Physics Volme85 Number8 15April 1999 pp4087-4090; Hiromitsu Kato, Tomohiro Nango, Takeshi Miyagawa, Takahiro Katagiri, Yoshimitsu Ohki, Kwang Soo Seol, and Makoto Takiyama, 2001 Dry Process International Symposium Proceeding pp175-180; Garald Lucovsky, Hiro Niimi, Robert Jhonson, Joon Goo Hong, Robert Therrien and Bruce Rayner, SSDM 2000 Abstracts pp232-233를 참조). 플라즈마 프로세스는 ∼400℃ 정도의 기판 온도로 성막을 실시할 수 있고, 또한, 그 온도 영역에서도 다량으로 산소 반응종을 생성할 수 있기 때문에 저온이면서 또한 탄소 농도가 낮은 고유전율 물질을 생성할 수 있다(상기 Byeong-Ok Cho 등의 문헌을 참조).
그러나 이들 종래의 플라즈마 CVD 성막 기술에 의해 고유전율 재료층을 성막한 경우라 해도, 양호한 전기 특성을 갖는 절연막이 반드시 수득되는 것은 아니었다. 그 이유는 본 발명자의 지견에 따르면 종래의 플라즈마 성막 기술에 사용되고 있는 플라즈마의 밀도나 전자 온도 등의 특성이 본 플라즈마로 응용할 때, 충분하지 않았던 것이 원인이라고 생각된다.
발명의 요약
본 발명의 목적은 상기한 종래 기술의 결점을 해소한 전자 디바이스용 재료의 제조 방법을 제공하는 데 있다.
본 발명의 구체적인 목적은, 양호한 전기 특성을 갖는 전자 디바이스용 재료의 제조 방법을 제공하는 데 있다.
본 발명자는 예의 연구를 거듭한 결과, 종래의 단순한 플라즈마를 이용하지 않고, 특정한 플라즈마에 근거한 CVD 처리에 의해 성막하는 것이, 상기 목적의 달성을 위해 매우 효과적이라는 것을 발견했다.
본 발명의 전자 디바이스 재료의 제조 방법은 상기 지견에 근거하는 것으로, 보다 구체적으로는, 성막 물질을 함유하는 가스, 및 희가스를 적어도 포함하는 처리 가스의 존재 하에서, 복수의 슬릿을 갖는 평면 안테나 부재를 통한 마이크로파 조사에 근거한 플라즈마를 이용하여, 전자 디바이스용 기재의 표면에 성막을 실시하는 것을 특징으로 하는 것이다.
상기 구성을 갖는 본 발명의 전자 디바이스 재료의 제조 방법에 있어서는, 평면 안테나 부재를 통해서 마이크로파를 조사함으로써, 고밀도로 또한 낮은 전자 온도를 갖는 플라즈마를 높은 균일성을 유지한 채로 광범위하게 발생시키는 방법을 이용함으로써 양호한 전기 특성을 갖는 막을 수득할 수 있다.
본 발명에 있어서, 이러한 양호한 전기 특성을 갖는 막이 수득되는 이유는본 발명자들의 지견에 따르면, 하기와 같이 생각된다.
즉, 본 발명에 있어서, 평면 안테나 부재를 통해서 마이크로파를 조사함으로써, 고밀도이면서 낮은 전자 온도를 갖는 플라즈마를 높은 균일성을 유지한 채로 광범위하게 발생시킨 경우, 높은 산소 라디칼 밀도의 발생에 의해 성막시 동시에 성막 반응 종 중의 카본을 연소시킬 수 있다. 이 방법에 따라 성막 후에 산소 라디칼을 막에 공급함으로써 카본을 연소시키는 경우보다도, 카본의 연소를 촉진시키는 것이 가능해진다. 이 카본량의 저감에 근거하여, 양호한 전기 특성을 갖는 막이 수득된다고 추정된다.
이에 대해, 본 발명자의 지견에 따르면, 현재 사용되고 있는 병행 평판형 RF 플라즈마, 유도 코일(ICP) 플라즈마 또는 ECR 플라즈마는 플라즈마 특성에 있어서 이하와 같은 문제가 있다는 것이 밝혀졌다.
일반적으로, 병행 평판형 RF 플라즈마는 전자 밀도가 1E9~11/cm3, 전자 온도가 3 내지 4eV이다. 이것은 전자 밀도가 낮고 전자 온도가 높은 플라즈마로, 저밀도이기 때문에 충분한 반응 종을 형성할 수 없고, 또한 높은 전자 온도로 인해 막 중으로의 전하의 침입이나 기판으로의 플라즈마 손상 등이 발생할 우려가 있다. 또한, ICP 플라즈마에서 밀도는 1E10~12/cm3로 충분하지만, 전자 온도가 3 내지 4eV로 높고, 생성해야 할 막 또는 기재에 대한 손상을 피할 수 없다.
또한, ECR 플라즈마도 전자 밀도는 1E9~13/cm3로 넓은 범위에서 제어가 가능하지만, 전자 온도가 2 내지 7eV로 높고, 또한 전자 밀도와 전자 온도는 상충적이며, 고밀도이면서 저전자 온도의 플라즈마를 형성하기가 어려워(상기의 Byeong-Ok Ch 등의 문헌을 참조), 본 발명에서와 같은 「카본량의 저감」을 수득하기는 곤란하다.
또한, 종래의 병행 평판형 RF 플라즈마 및 ECR 플라즈마는 어느 것이나 대면적화가 곤란하다는 공통의 문제를 가지고 있기 때문에, 금후 양산성의 점에서 큰 발전이 예상되는 300mm 웨이퍼 프로세스에의 응용은 매우 어렵다.
또한, 본 발명에서 사용하는 평면 안테나는 표면파 플라즈마를 위해 대면적화가 용이하기 때문에, 금후 양산성의 관점에서 큰 발전이 예상되는 300mm 웨이퍼 프로세스에의 응용이 용이하다는 특징을 갖는다.
본 발명은 양호한 전기적 성질을 갖는 절연막을 갖는 전자 디바이스 재료를 제조할 수 있는 전자 디바이스 재료의 제조 방법에 관한 것이다.
도 1은 본 발명의 전자 디바이스 재료의 제조 방법에 의해 제조 가능한 반도체 장치의 일례를 나타내는 모식적인 수직 단면도이다.
도 2는 본 발명의 전자 디바이스 재료의 제조 방법을 실시하기 위한 반도체 제조 장치의 일례를 나타내는 모식 평면도이다.
도 3은 본 발명의 전자 디바이스 재료의 제조 방법에 사용할 수 있는 평면 안테나(RLSA; Slot Plane Antenna 내지 SPA라고 부르는 경우도 있다)·플라즈마 처리 유닛의 일례를 나타내는 모식적인 수직 단면도이다.
도 4는 본 발명의 절연막의 개질 장치에 사용할 수 있는 평면 안테나(RLSA)의 일례를 나타내는 모식적인 평면도이다.
도 5는 본 발명의 전자 디바이스 재료의 제조 방법에 사용할 수 있는 가열 반응로 유닛의 일례를 나타내는 모식적인 수직 단면도이다.
도 6은 본 발명의 제조 방법에 있어서의 각 공정의 일례를 나타내는 플로우 챠트이다.
도 7은 본 발명의 방법에 따른 막 형성의 일례를 나타내는 모식 단면도이다.
도 8은 통상의 열 CVD에서 제작된 ZrO2의 오제 전자 분광에 의한 프로파일을 나타내는 그래프이다.
도 9는 플라즈마의 발광 강도비와, XPS 분석으로부터 구한 막 중의 카본 농도와의 관계를 나타낸다.
도 10은 도 9에 이용한 ECR 플라즈마의 전자 온도를 나타내는 그래프이다.
도 11은 평면 안테나 부재를 통해서 마이크로파를 조사한 경우에 있어서의 플라즈마의 전자 밀도의 수평 방향 분석을 나타내는 그래프이다.
도 12는 평면 안테나 부재를 통해서 마이크로파를 조사한 경우에 있어서의 플라즈마의 전자 온도의 수평 방향 분석을 나타내는 그래프이다.
이하, 필요에 따라 도면을 참조하면서 본 발명을 더욱 구체적으로 설명한다. 이하의 기재에 있어서 양 비를 나타내는 「부」 및 「%」는 특별한 언급이 없는 한 질량 기준으로 한다.
(전자 디바이스용 재료의 제조 방법)
본 발명에 있어서는 산소 원자를 함유하는 가스, 및 희가스를 적어도 포함하는 처리 가스의 존재 하에서, 복수의 슬릿을 갖는 평면 안테나 부재를 통한 마이크로파 조사에 근거하는 플라즈마를 이용하여, 전자 디바이스용 기재의 표면에 성막을 실시한다.
(전자 디바이스용 기재)
본 발명에 있어서 사용할 수 있는 상기 전자 디바이스용 기재는 특별히 제한되지 않고, 공지의 전자 디바이스용 기재의 1종 또는 2종 이상의 조합으로부터 적절히 선택하여 사용할 수 있다. 이러한 전자 디바이스용 기재의 예로서는 예컨대, 반도체 재료, 액정 디바이스 재료 등을 들 수 있다. 반도체 재료의 예로서는 예컨대, 단결정 실리콘을 주성분으로 하는 재료, 액정 디바이스 재료의 예로서는 유리 기판 등을 들 수 있다.
(처리 가스)
본 발명에 있어서, 처리 가스는 성막 물질을 함유하는 가스, 및 희가스를 적어도 포함한다. 처리 가스는 필요에 따라 후술한 바와 같은 다른 가스를 추가로 함유할 수도 있다.
(성막 물질)
기상 퇴적(vapor deposition) 프로세스에 근거하여, 상기한 전자 디바이스용 기재상에 막 내지 층을 부여하는 물질인 한, 본 발명에 있어서 사용할 수 있는 성막 물질은 특별히 제한되지 않는다. 최근의 시장의 요구(미세화, 대면적화, 저온화 등)의 관점에서는 이러한 성막 물질로서는 예컨대, 게이트 절연막용 성막 물질 및/또는 층간 절연막용 성막 물질을 특히 바람직하게 사용할 수 있다.
(게이트 절연막용 성막 물질)
기상 퇴적 프로세스에 근거하여, 상기한 전자 디바이스용 기재상에 게이트 절연막 내지 층을 부여하는 물질인 한, 본 발명에서 사용할 수 있는 게이트 절연막용 성막 물질은 특별히 제한되지 않는다. 상기한 바람직한 EOT가 용이하게 수득된다는 점에서는 이 게이트 절연막용 성막 물질은 고유전율(High-k) 재료, 즉 유전율이 7.0 이상의 물질인 것이 바람직하다.
본 발명에 있어서 바람직하게 사용할 수 있는 게이트 절연막용 성막 물질로서는 예컨대, SiO2, Si3N4, Ta2O5, ZrO2, HfO2, Al2O3, La2O3, TiO2, Y2O3, BST(티타늄산 바륨·스트론튬; (Ba,Sr)TiO3)), Pr2O3, Gd2O3, CeO2및 이들 물질의 화합물로부터 선택되는 1이상의 물질을 들 수 있다.
(층간 절연막용 성막 물질)
기상 퇴적 프로세스에 근거하여, 상기한 전자 디바이스용 기재상에 층간 절연막 내지 층을 부여하는 물질인 한, 본 발명에 있어서 사용할 수 있는 층간 절연막용 성막 물질은 특별히 제한되지 않는다. 층간 절연막은 일반적으로 두꺼운 막(1000Å 이상)이기 때문에, 높은 성막 속도를 가지면서도 낮은 플라즈마 손상을 갖는 성막 방법이 필요하고, 본 발명에 따른 고밀도, 저전자 온도의 플라즈마는 바람직하게 사용할 수 있다. 또한, 층간 절연막은 배선 지연을 저감시킬 필요가 있기때문에, 일반적으로 유전율이 낮은 막(Low-K막)이 필요하다. 바람직한 낮은 유전율을 달성할 목적으로, 이 층간 절연막용 성막 물질은 Si, C, O, F, N, 및 H로 이루어진 군으로부터 선택되는 1 또는 2이상의 원자를 포함하는 것이 바람직하다.
본 발명에 있어서 바람직하게 사용할 수 있는 층간 절연막용 성막 물질로서는 예컨대 SiO2, SiO3F2, MSQ, HSQ, 테플론(폴리테트라플루오로에틸렌), a-C:F 및 이들 물질의 화합물로부터 선택되는 1 이상의 물질을 들 수 있다.
(유기 소스)
기상 퇴적 프로세스에 근거하여, 상기한 전자 디바이스용 기재상에 게이트 절연막 내지 층을 부여하는 물질인 한, 본 발명에 있어서 사용할 수 있는 유기 소스(유기 금속 화합물)는 특별히 제한되지 않는다.
본 발명에 있어서 바람직하게 사용할 수 있는 유기 소스로서는 예컨대, Ta(OC2H5)5, Zr(OC4H9)4, Hf(OC4H9)4등을 들 수 있다.
(처리 가스 조건)
본 발명의 절연막 형성에 있어서는, 형성 가능한 절연막 특성의 점에서는 하기의 조건을 바람직하게 사용할 수 있다.
희가스(예컨대, Kr, Ar, He 또는 Xe): 500 내지 3000sccm, 보다 바람직하게는 1000 내지 2000sccm,
O2: 10 내지 500sccm, 보다 바람직하게는 40 내지 200sccm,
온도: 실온 25℃ 내지 600℃, 보다 바람직하게는 250 내지 500℃
압력: 3.3 내지 267Pa, 보다 바람직하게는 6.7 내지 133Pa
마이크로파: 0.7 내지 4.2W/cm2, 보다 바람직하게는 1.4 내지 4.2W/cm2, 특히 바람직하게는 1.4 내지 2.8W/cm2
(바람직한 플라즈마)
본 발명에 있어서 바람직하게 사용할 수 있는 플라즈마의 특성은 이하와 같다.
전자 온도: 전자 온도 3eV 이하, 더욱 바람직하게는 2eV 이하
전자 밀도: 바람직하게는 1E10/cm3이상, 더욱 바람직하게는 1E11/cm3이상
플라즈마 밀도의 균일성:±10%
(평면 안테나 부재)
본 발명의 전자 디바이스 재료의 제조 방법에 있어서는 복수의 슬롯을 갖는 평면 안테나 부재를 통해서 마이크로파를 조사함으로써 전자 온도가 낮고 고밀도인 플라즈마를 형성한다. 본 발명에 있어서는 이러한 우수한 특성을 갖는 플라즈마를 이용하여 성막을 실시하기 때문에, 플라즈마 손상이 작고 저온에서 반응성이 높은 프로세스가 가능해진다. 본 발명에서는 추가로 (종래의 플라즈마를 이용한 경우에 비해) 평면 안테나 부재를 통해서 마이크로파를 조사함으로써 양질의 절연막의 형성이 용이하다는 이점이 수득된다.
본 발명에 따르면, 양질의 막(예컨대, 절연막)을 형성할 수 있다. 따라서, 이 절연막상에 다른 층(예컨대, 전극층)을 형성함으로써 특성이 우수한 반도체 장치의 구조를 형성하는 것이 용이하다.
(절연막의 바람직한 특성)
본 발명에 따르면, 하기와 같이 바람직한 특성을 갖는 절연막을 용이하게 형성할 수 있다.
막 중의 카본량(SIMS 분석법에 의해 측정): 바람직하게는 20% 이하, 보다 바람직하게는 15% 이하
(반도체 구조의 바람직한 특성)
본 발명의 방법의 적용해야 할 범위는 특별히 제한되지 않지만, 본 발명에 의해 형성 가능한 양질의 절연막은 MOS 구조의 게이트 절연막으로서 특히 바람직하게 이용할 수 있다.
(MOS 반도체 구조의 바람직한 특성)
본 발명에 의해 형성할 수 있는 매우 얇으면서도 양질의 절연막은 반도체 장치의 절연막(특히 MOS 반도체 구조의 게이트 절연막)으로서 특히 바람직하게 이용할 수 있다.
본 발명에 따르면, 하기와 같이 바람직한 특성을 갖는 MOS 반도체 구조를 용이하게 제조할 수 있다. 또한, 본 발명에 의해 개질한 절연막의 특성을 평가할 때는 예컨대, 문헌(「VLSI 디바이스의 물리」, 기시노 마사노리, 고야나기 고마사 저, 丸善 P 62~63)에 기재된 표준 MOS 반도체 구조를 형성하고, 그 MOS의 특성을 평가함으로써 상기 절연막 자체의 특성 평가를 대신할 수 있다. 이러한 표준 MOS 구조에 있어서는 상기 구조를 구성하는 절연막의 특성이, MOS 특성에 강한 영향을 주기 때문이다.
(제조 장치의 일 태양)
이하, 본 발명의 제조 방법의 바람직한 일 태양에 관해서 설명한다.
우선 본 발명의 전자 디바이스 재료의 제조 방법에 의해서 제조할 수 있는 반도체 장치 구조의 일례에 관해서, 절연막으로서 게이트 절연막을 갖춘 MOS 구조를 갖는 반도체 장치를 도 2를 참조하면서 설명한다.
도 1a를 참조하면, 이 도 1a에 있어서 참조 번호 1은 실리콘 기판, 11은 필드 산화막, 2는 게이트 절연막이고, 13은 게이트 전극이다. 상술한 바와 같이, 본 발명의 제조 방법에 따르면 매우 얇고 또한 양질의 게이트 절연막(2)을 형성할 수 있다. 이 게이트 절연막(2)은 도 1b에 나타낸 바와 같이, 실리콘 기판(1)과의 계면에 형성된 품질이 높은 절연막과의 적층 구조로 이루어지는 경우도 있다. 예컨대 1.0nm의 두께의 산화막(21) 및 그 상부에 형성된 절연막(22)으로 구성되어 있는 경우도 있다.
그 예에서는, 이와 같이 품질이 높은 산화막(21)은 O2및 희가스를 포함하는 처리 가스의 존재 하에서, Si를 주성분으로 하는 피처리 기체(基體)에, 복수의 슬릿을 갖는 평면 안테나 부재를 통해서 마이크로파를 조사함으로써 플라즈마를 형성하고, 이 플라즈마를 이용하여 상기 피처리 기체 표면에 형성된 실리콘 산화막(이하 「SiO2막」이라고 한다)으로 이루어지는 것이 바람직하다. 이러한 SiO2를 이용할 때는 절연막을 형성하는 장치와 장치 구성이 동일하기 때문에, 동일 챔버에서성막할 수 있거나, 동일 사양에 의한 조작성의 향상, 공간 절약화 등의 이점이 생긴다.
본 발명에서는 이 실리콘 산화막(21)의 표면에는 상술한 플라즈마에 질소 가스를 도입함으로써 질화 처리를 실시하는 것이 전기적 막 두께 저감 효과의 점에서 바람직하다. 또는 이 실리콘 산화막(21) 대신에, Si 기재상에 직접 상술한 플라즈마에 질소 가스를 도입함으로써 형성된 플라즈마 질화막을 이용할 수도 있다. 이들 실리콘 산화막, 산질화막 또는 질화막상에 본 발명을 이용한 게이트 절연막(22)를 형성하고, 또한 실리콘(폴리실리콘 또는 무정형 실리콘)을 주성분으로 하는 게이트 절연막(13)이 형성된다. 또한, 본 발명을 이용한 게이트 절연막(22)을 직접 Si 기재상에 성막할 수도 있다.
(제조 방법의 일 태양)
다음으로, 이러한 게이트 절연막(2), 및 그 위에 게이트 전극(13)이 설치된 전자 디바이스 재료의 제조 방법에 관해서 설명한다.
도 2는 본 발명의 전자 디바이스 재료의 제조 방법을 실시하기 위한 반도체 제조 장치(30)의 전체 구성의 일례를 나타내는 개략도(모식 평면도)이다.
도 2에 나타낸 바와 같이, 이 반도체 제조 장치(30)의 거의 중앙에는 웨이퍼(W)(도 2)를 반송하기 위한 반송실(31)이 설치되어 있고, 이 반송실(31)의 주위를 둘러싸도록, 웨이퍼에 여러가지 처리를 실시하기 위한 플라즈마 처리 유닛(32,33), 각 처리실 사이의 연통/차단의 조작을 실시하기 위한 2기의 로드 락 유닛(34) 및 (35), 여러가지 가열 조작을 실시하기 위한 가열 유닛(36), 및 웨이퍼에 여러가지가열 처리를 실시하기 위한 가열 반응로(47)가 설치되어 있다. 또한, 가열 반응로(47)는 상기 반도체 제조 장치(30)와는 별개로 독립적으로 마련될 수 있다.
로드 락 유닛(34, 35) 옆에는 다양한 예비냉각 내지 냉각 조작을 실시하기 위한 예비냉각 유닛(45), 냉각 유닛(46)이 각각 설치되어 있다.
반송실(31)의 내부에는 반송 아암(37,38)이 설치되어 있고, 상기 각 유닛(32 내지 36)과의 사이에서 웨이퍼(W)(도 2)를 반송할 수 있다.
로드 락 유닛(34,35)의 도면 중 앞측에는 로더 아암(41 및 42)이 설치되어 있다. 이들 로더 아암(41 및 42)은 또한 그 수단 앞측에 설치된 카셋트 스테이지(43)상에 세팅된 4대의 카세트(44)와의 사이에서 웨이퍼(W)를 출납할 수 있다.
또한, 도 2 중의 플라즈마 처리 유닛(32, 33)으로서는 동형의 플라즈마 처리 유닛이 2기 병렬 세팅되어 있다.
또한, 이들 플라즈마 처리 유닛(32) 및 유닛(33)은 모두 싱글 챔버형 CVD 처리 유닛과 교환할 수 있고, 플라즈마 처리 유닛(32 및 33)의 위치에 1기 또는 2기의 싱글 챔버형 CVD 처리 유닛을 세팅할 수도 있다.
플라즈마 처리가 2기인 경우, 예컨대, 처리 유닛(32)에서 SiO2막을 형성한 후, 처리 유닛(33)에서 CVD막을 형성하는 방법을 실시할 수도 있고, 또한 처리 유닛(32 및 33)에서 병렬로 SiO2막 형성과 CVD막을 형성할 수도 있다. 또는 별도 장치에서 SiO2막 형성을 실시한 후, 처리 유닛(32 및 33)에서 병렬로 CVD 처리를 실시할 수도 있다.
(게이트 절연막 성막의 일 태양)
도 3은 게이트 절연막(2)의 성막에 사용할 수 있는 플라즈마 처리 유닛(32, 33)의 수직 방향의 모식 단면도이다.
도 3을 참조하면, 참조 번호 50은 예컨대 알루미늄에 의해 형성된 진공 용기이다. 이 진공 용기(50)의 상면에는 기판(예컨대 웨이퍼(W)) 보다도 큰 개구부(51)가 형성되어 있고, 이 개구부(51)를 막도록, 예컨대 석영 또는 산화 알루미늄 등의 유전체에 의해 구성된 편평한 원통 형상의 천정판(54)이 마련되어 있다. 이 천정판(54)의 하면인 진공 용기(50)의 상부측 측벽에는 예컨대 그 둘레 방향을 따라 균등하게 배치된 16군데 위치에 가스 공급관(72)이 마련되고 있고, 이 가스 공급관(72)으로부터 O2또는 희가스, N2및 H2, 유기 소스나 실레인 가스 등으로부터 선택된 1종 이상을 포함하는 처리 가스가, 진공 용기(50)의 플라즈마 영역(P) 근방에 불균일 없이 균등하게 공급되도록 이루어져 있다.
천정판(54)의 외측에는 복수의 슬롯을 갖는 평면 안테나 부재, 예컨대 구리판에 의해 형성된 평면 안테나(RLSA)(60)를 통해서 고주파 전원부를 이루고, 예컨대 2.45GHz의 마이크로파를 발생하는 마이크로파 전원부(61)에 접속된 도파로(63)가 마련되어 있다. 이 도파로(63)는 RLSA(60)에 아래쪽 테두리가 접속된 편평한 평판상 도파로(63A)와, 이 평판상 도파로(63A)의 상면에 일단부측이 연결된 원통형 도파관(63B)과, 이 원통형 도파관(63B)의 상면에 연결된 동일 축 도파 변환기(63C)와, 이 동일 축 도파 변환기(63C)의 측면에 직각으로 일단부측이 접속되고, 다른일단부가 마이크로파 전원부(61)에 접속된 곱자형(矩形) 도파관(63D)을 조합시켜 구성되어 있다.
여기서, 본 발명에서는 UHF와 마이크로파를 포함시켜 고주파 영역이라고 부르기로 한다. 즉, 고주파 전원부로부터 공급되는 고주파 전력은 300MHz 이상의 UHF나 1GHz 이상의 마이크로파를 포함하는, 300MHz 이상 2500MHz 이하의 것으로 하고, 이들 고주파 전력에 의해 발생되는 플라즈마를 고주파 플라즈마라고 부르기로 한다.
상기 원통형 도파관(63B)의 내부에는 도전성 재료로 이루어진 축부(62)의 일단부측이 RLSA(60)의 상면의 거의 중앙에 접속하고, 다른 일단부가 원통형 도파관(63B)의 상면에 접속되도록 동일 축 형상으로 마련되어 있고, 이에 의해 상기 도파관(63B)은 동일 축 도파관으로 구성되어 있다.
또한 진공 용기(50) 내에는 천정판(54)과 대향하도록 웨이퍼(W)의 탑재대(52)가 마련되어 있다. 이 탑재대(52)에는 도시하지 않은 온도 조절부가 내장되어 있고, 이에 의해 상기 탑재대(52)는 열판으로서 기능하도록 이루어져 있다. 또한 진공 용기(50)의 밑바닥부에는 배기관(53)의 일단부측이 접속되어 있고, 이 배기관(53)의 다른 일단부는 진공 펌프(55)에 접속되어 있다.
(RLSA의 일 태양)
도 4는 본 발명의 전자 디바이스 재료의 제조 장치에 사용할 수 있는 RLSA(60)의 일례를 나타내는 모식 평면도이다.
이 도 4에 나타낸 바와 같이, 이 RLSA(60)에서는 표면에 복수의 슬롯(60a,60a, …)이 동심원 형상으로 형성되어 있다. 각 슬롯(60a)은 대략 방형의 관통한 홈이고, 인접하는 슬롯끼리는 서로 직교하여 대략 알파벳 「T」 문자를 형성하도록 배치되어 있다. 슬롯(60a)의 길이나 배열 간격은 마이크로파 전원부(61)로부터 발생한 마이크로파의 파장에 따라 결정되어 있다.
(가열 반응로의 일 태양)
도 5는 본 발명의 전자 디바이스 재료의 제조 장치에 사용할 수 있는 가열 반응로(47)의 일례를 나타내는 수직 방향의 모식 단면도이다.
도 5에 나타낸 바와 같이, 가열 반응로(47)의 처리실(82)은 예컨대 알루미늄 등에 의해 기밀 가능한 구조로 형성되어 있다. 이 도 5에서는 생략되어 있지만, 처리실(82) 내에는 가열 기구나 냉각 기구를 구비하고 있다.
도 5에 나타낸 바와 같이, 처리실(82)에는 상부 중앙에 가스를 도입하는 가스 도입관(83)이 접속되고, 처리실(82) 내부와 가스 도입관(83) 내부는 연통되어 있다. 또한, 가스 도입관(83)은 가스 공급원(84)에 접속되어 있다. 그리고 가스 공급원(84)으로부터 가스 도입관(83)에 가스가 공급되고, 가스 도입관(83)을 통해서 처리실(82) 내에 가스가 도입된다. 이 가스로서는 게이트 전극 형성의 원료가 되는, 예컨대 실레인 등의 각종 가스(전극 형성 가스)를 이용할 수 있고, 필요에 따라, 불활성 가스를 캐리어 가스로서 이용할 수도 있다.
처리실(82)의 하부에는 처리실(82) 내의 가스를 배기하는 가스 배기관(85)이 접속되고, 가스 배기관(85)은 진공 펌프 등으로 이루어진 배기 수단(도시하지 않음)에 접속되어 있다. 이 배기 수단에 의해, 처리실(82) 내의 가스가 가스 배기관(85)으로부터 배기되고, 처리실(82) 내가 소망의 압력으로 설정되어 있다.
또한, 처리실(82)의 하부에는 웨이퍼(W)를 탑재하는 탑재대(87)가 배치되어 있다.
도 5에 나타낸 태양에 있어서는 웨이퍼(W)와 동일 직경 크기의 정전 척(도시하지 않음)에 의해 웨이퍼(W)가 탑재대(87) 상에 탑재되어 있다. 이 탑재대(87)에는 열원 수단(도시하지 않음)이 내장되어 있고, 탑재대(87)상에 탑재된 웨이퍼(W)의 처리면을 소망의 온도로 조정할 수 있는 구조로 형성되어 있다.
이 탑재대(87)는 필요에 따라, 탑재한 웨이퍼(W)를 회전시킬 수 있는 기구로 되어 있다.
도 5 중, 탑재대(87)의 우측 처리실(82) 벽면에는 웨이퍼(W)를 출납하기 위한 개구부(82a)가 마련되어 있고, 이 개구부(82a)의 개폐는 게이트 벨브(98)를 도면 중 상하 방향으로 이동함으로써 실시된다. 도 5 중, 게이트 벨브(98)의 더 우측에는 웨이퍼(W)를 반송하는 반송 아암(도시하지 않음)이 인접해서 설치되어 있고, 반송 아암이 개구부(82a)를 통해서 처리실(82) 내에 출입하여 탑재대(87) 상에 웨이퍼(W)를 탑재하거나, 처리 후의 웨이퍼(W)를 처리실(82)로부터 반출하도록 이루어져 있다.
탑재대(87)의 상방에는 샤워 부재로서의 샤워 헤드(88)가 설치되어 있다. 이 샤워 헤드(88)는 탑재대(87)와 가스 도입관(83) 사이의 공간을 구획하도록 형성되어 있고, 예컨대 알루미늄 등으로부터 형성되어 있다.
샤워 헤드(88)는 그 상부 중앙에 가스 도입관(83)의 가스 출구(83a)가 위치하도록 형성되고, 샤워 헤드(88) 하부에 설치된 가스 공급공(89)을 통과하여, 처리실(82) 내에 가스가 도입된다.
(절연막 형성의 태양)
다음으로 상술한 장치를 이용하여, 웨이퍼(W) 상에 게이트 절연막(2)으로 이루어진 절연막을 형성하는 방법의 바람직한 일례에 관해서 설명한다.
도 6은 본 발명의 방법에 있어서의 각 공정의 흐름의 일례를 나타내는 플로우 차트이다.
도 6을 참조하면, 우선, 전단의 공정에서 웨이퍼(W) 표면에 필드 산화막(11)(도 1a)을 형성한다. 그 후, 게이트 절연막을 형성하기 전의 전(前)세정(RCA 세정)을 실시한다.
이어서 플라즈마 처리 유닛(32)(도 2) 내의 진공 용기(50)의 측벽에 설치한 게이트 벨브(도시하지 않음)를 열어, 반송 아암(37, 38)에 의해, 상기 실리콘 기판(1) 표면에 필드 산화막(11)이 형성된 웨이퍼(W)를 탑재대(52)(도 3) 상에 탑재한다.
계속해서 게이트 벨브를 닫아 내부를 밀폐한 후, 진공 펌프(55)에 의해 배기관(53)을 통해서 내부 분위기를 배기하여 소정의 진공도까지 진공 흡인하여, 소정의 압력으로 유지한다. 한편 마이크로파 전원부(61)로부터 예컨대 1.80GHz(2200W)의 마이크로파를 발생시키고, 이 마이크로파를 도파로에 의해 안내하여 RLSA(60) 및 천정판(54)을 통해서 진공 용기(50) 내에 도입하고, 이에 의해 진공 용기(50) 내의 상부측의 플라즈마 영역(P)에서 고주파 플라즈마를 발생시킨다.
여기서 마이크로파는 곱자형 도파관(63D) 내를 곱자형 모드로 전송하고, 동일 축 도파 변환기(63C)에 의해 곱자형 모드로부터 원형 모드로 변환되어, 원형 모드로 원통형 동일 축 도파관(63B)을 전송하고, 또한 평판상 도파로(63A)를 후방향으로 전송하여, RLSA(60)의 슬롯(60a)으로부터 방사하여, 천정판(54)을 투과하여 진공 용기(50)에 도입된다. 이 때 마이크로파를 이용하고 있기 때문에 고밀도 저전자 온도의 플라즈마가 발생하고, 또한 마이크로파를 RLSA(60)의 다수 개의 슬롯(60a)으로부터 방사하고 있기 때문에, 이 플라즈마가 분포가 균일해진다.
이어서, 탑재대(52)의 온도를 조절하여 웨이퍼(W)를 예컨대 400℃로 가열하면서, 가스 공급관(72)으로부터 산화막 형성용 처리 가스인 크립톤 또는 아르곤 등의 희가스와, O2가스를, 각각 2000sccm, 200sccm의 유량을 133Pa의 압력 하에서 도입하여 베이스 산화막(21)을 형성한다.
이 공정에서 도입된 처리 가스는 플라즈마 처리 유닛(32) 내에서 발생한 플라즈마류에 의해 활성화(라디칼화)되고, 이 플라즈마에 의해 도 7a의 모식 단면도에 나타낸 바와 같이, 실리콘 기판(1)의 표면이 산화되어 산화막(SiO2막)(21)이 형성된다.
이렇게 해서 이 산화 처리를 예컨대 10초 동안 실시하고, 0.8nm 두께의 게이트 산화막 또는 게이트산 질화막용 베이스 산화막(베이스 SiO2막)(21)을 형성할 수 있다.
다음으로 게이트 벨브(도시하지 않음)를 열어, 진공 용기(50) 내에 반송 아암(37, 38)(도 2)을 진입시켜, 탑재대(52) 상의 웨이퍼(W)를 수용한다. 이 반송 아암(37, 38)은 웨이퍼(W)를 플라즈마 처리 유닛(32)으로부터 취출한 후, 인접하는 플라즈마 처리 유닛(33) 내의 탑재대에 세팅한다. 또한, 용도에 따라 게이트 산화막 상에 유닛(33)에서의 처리를 실시하지 않고 열 반응로(47)에 이동시키는 경우도 있다.
(질화 함유층 형성의 태양)
이어서, 이 플라즈마 처리 유닛(33) 내에서 웨이퍼(W)상에 본 발명에 기초를 둔 CVD 성막 처리가 실시되고, 앞서 형성된 베이스 산화막(베이스 SiO2)(21)의 표면상에 High-K 절연막(22)(도 7b)이 형성된다.
이 High-K CVD 성막 처리시에는 예컨대 진공 용기(50) 내에서, 웨이퍼 온도가 예컨대 400℃, 프로세스 압력이 예컨대 66.7Pa(500mTorr)의 상태로, 용기(50) 내에 가스 도입관에 의해 아르곤(가스)과 O2가스, 기화기에 의해 기화된 Hf(OC4H9)4가스와, 그 기화된 가스를 기화기로부터 진공 용기 내에 운반하기 위해 사용되는 캐리어 가스(N2가스 또는 아르곤 가스를 비롯한 희가스)를 도입한다. 예컨대 아르곤 가스를 2000sccm, O2가스를 200sccm, Hf(OC4H9)4가스를 10sccm, 캐리어 가스(N2)를 1000sccm 도입한다.
한편, 마이크로파 전원부(61)로부터 예컨대 2W/cm2의 마이크로파를 발생시키고, 이 마이크로파를 도파로에 의해 안내하여 RLSA(60b) 및 천정판(54)을 통해서진공 용기(50) 내에 도입하고, 이에 따라 진공 용기(50) 내의 상부측의 플라즈마 영역(P)에서 고주파 플라즈마를 발생시킨다.
(CVD 절연막(22)의 형성)
이 공정(CVD 절연막(22)의 형성)에서는 도입된 가스는 플라즈마화하여, Hf 또는 O 라디칼이 형성된다. 이 Hf 또는 O 라디칼이 웨이퍼(W) 표면상의 SiO2막 상에서 반응하여, 비교적 단시간에 SiO2막 표면에 HfO2를 형성한다. 이렇게 하여 도 7b에 나타낸 바와 같이, 웨이퍼(W)상의 베이스 산화막(베이스 SiO2막)(21)의 표면에 High-K 절연막(22)이 형성된다.
이 CVD 처리를 예컨대 20초 실시함으로써 환산막 두께 1.5nm 정도의 두께의 게이트 절연막을 형성할 수 있다.
(게이트 전극 형성의 태양)
다음으로 웨이퍼(W) 상의 SiO2막 상 또는 베이스 SiO2막 상에 High-KCVD막을 형성한 절연막상에 게이트 전극(13)(도 1(a))을 형성한다. 이 게이트 전극(13)을 형성하기 위해서는 게이트 산화막 또는 게이트산 질화막이 형성된 웨이퍼(W)를 각각 플라즈마 처리 유닛(32) 또는 (33)내에서 취득, 반송실(31)(도 2)측에 일단 취출하고, 그런 후에 가열 반응로(47) 내에 수용한다. 가열 반응로(47) 내에서는 소정의 처리 조건 하에서 웨이퍼(W)를 가열하고, 게이트 산화막 또는 게이트산 질화막상에 소정의 게이트 전극(13)을 형성한다.
이 때, 형성하는 게이트 전극(13)의 종류에 따라 처리 조건을 선택할 수 있다.
즉, 폴리실리콘으로 이루어진 게이트 전극(13)을 형성하는 경우에는 예컨대 처리 가스(전극 형성 가스)로서, SiH4를 사용하고, 20 내지 33Pa(150 내지 250mTorr)의 압력, 570 내지 630℃의 온도 조건 하에서 처리한다.
또한, 비정질 실리콘으로 이루어진 게이트 전극(13)을 형성하는 경우에는 예컨대 처리 가스(전극 형성 가스)로서, SiH4를 사용하여, 20 내지 67Pa(150 내지 500mTorr)의 압력, 520 내지 570℃의 온도 조건 하에서 처리한다.
또한, SiGe로 이루어진 게이트 전극(13)을 형성하는 경우에는 예컨대 GeH4/SiH4= 10/90 내지 60/40%의 혼합 가스를 사용하여, 20 내지 60Pa의 압력, 460 내지 560℃의 온도 조건 하에서 처리한다.
(산화막의 품질)
상술한 공정에서는 게이트 산화막 또는 High-K 게이트 절연막용 베이스 산화막을 형성하는 데 있어서, 처리 가스의 존재 하에서, Si를 주성분으로 하는 웨이퍼(W)에, 복수의 슬롯을 갖는 평면 안테나 부재(RLSA)를 통해 마이크로파를 조사함으로써 산소(O2) 및 희가스를 포함하는 플라즈마를 형성하고, 이 플라즈마를 이용하여 상기 피처리 기체 표면에 산화막을 형성하고 있기 때문에, CVD막 형성과 동일한 동작 원리로 베이스 산화막을 만들 수 있으므로, 동일 사양에 의한 조작성의 향상, 공간 절약화 등이 가능해진다. 또한, 동일한 원리로 산화 및 CVD 성막을 실시할 수 있기 때문에, 동일 챔버에서 연속적으로 산화와 CVD 처리를 실시할 수도 있다.
(품질 게이트 절연막 형성의 메커니즘의 추정)
또한, 상기 공정에서 수득되는 High-K 게이트 절연막은 품질이 우수하다. 그 이유는 본 발명자의 의견에 따르면, 하기와 같이 추정된다.
상기 RLSA에 의해 생성되는 산소 라디칼은 고밀도이기 때문에, High-K 절연막 성막 중, 동시에 성막 소스에 포함되는 카본을 연소시킬 수도 있다. 또한, 열 CVD에 의한 라디칼 형성에 비해, 저온(300℃ 정도)에서도 고밀도의 산소 라디칼을 생성할 수 있고, 열에 의한 High-K 물질의 결정화에 따른 장치 특성의 열화 등을 회피하여 성막을 실시할 수 있다.
(바람직한 MOS 특성의 추정 메커니즘)
또한, 상기 제 3 공정에서 특정 조건 하에서 가열 처리하여 수득되는 게이트 전극을 형성함으로써 MOS형 반도체 구조는 우수한 특성을 갖추고 있다. 그 이유는 본 발명자의 의견에 따르면, 이하와 같이 추정된다.
본 발명에서는 상술한 바와 같이 매우 얇고, 또한 양질의 게이트 절연막을 형성할 수 있다. 이러한 양질의 게이트 절연막(게이트 산화막 및/또는 High-K 게이트 절연막)과, 그 위에 형성된 게이트 전극(예컨대, CVD에 의한 폴리실리콘, 비정질 실리콘, SiGe)과의 조합에 근거하여, 양호한 트랜지스터 특성(예컨대, 양호한 계면 특성)을 실현할 수 있게 된다.
예컨대, 도 2에 나타낸 바와 같은 클러스터화를 실시함으로써 게이트 산화막 및 High-k 게이트 절연막 형성과, 게이트 전극 형성과의 사이에서의 대기로의 폭로를 피할 수 있게 되어, 계면 특성을 더욱 향상시킬 수 있다.
이하, 실시예에 의해 본 발명을 더욱 구체적으로 설명한다.
도 8에 통상의 열 CVD에서 제작된 ZrO2의 오제 전자 분광에 의한 프로파일을 나타낸다. (M.A.Cameron, S.M.Geage Thin Solid Films 348(1999) PP 90~98). 횡축에 스퍼터링 시간(깊이 방향으로의 막 두께에 상당), 종축에 함유량을 나타냈다. 도면에 나타낸 바와 같이 막 중에 카본(C)이 10 내지 20% 포함되어 있다는 것을 알 수 있다.
도 9에 ECR 플라즈마 CVD를 이용하여 제작된 ZrO2막의 카본 함유량을 나타낸 도면을 나타냈다(Byeong-OK Cho, Sandy Lao, Lin Sha, and Jane P. Chang, Journal of Vacuume Science and Technology A 19(6), Nov/Dec 2001 pp2751-2761로부터 발췌). 횡축은 플라즈마의 발광 강도비, 종축은 XPS 분석으로부터 구한 막 중의 카본 농도이다. 횡축의 발광 강도비에 관해서 설명한다. 플라즈마를 OES(Optical Emittion Spectroscopy)에 의해 발광 분석한 경우, 516.52nm의 파장의 빛은 카본(C2)의 발광을 나타내고, 777.42nm의 빛은 O의 발광을 나타낸다.
도 9에 나타낸 바와 같이, C2의 발광과 막 중의 카본 농도는 비례 관계에 있다는 것을 알 수 있다. 도 9에서 문제가 되는 것은 종축의 XPS 분석 결과이지만, C2의 발광이 작은 프로세스 조건 하에서는 종축의 카본 농도는 측정 환경의 레퍼런스 웨이퍼와 동등의 농도를 유지하고 있다는 것을 알 수 있다. 도 8, 도 9에는,플라즈마 프로세스의 우위성이 표시되어 있다. 또한, 도 9와 같은 발광 분석을 실시함으로써 막 분석을 실시하지 않고도 대략적인 막 중의 카본 농도를 예상할 수 있기 때문에, 플라즈마를 이용함으로써 프로세스의 최적화가 용이해 질 가능성이 있다.
도 10에, 도 9에 이용한 ECR 플라즈마의 전자 온도를 나타낸다(상기한 Byeong-Ok Cho 등의 문헌으로부터 발췌). 도면과 같이 전자 온도가 가장 낮은 경우에도 2eV 이상의 온도를 가지고 있다는 것을 알 수 있다. 또한, 전자 밀도는 1E11 내지 12/cm3라고 보고되어 있지만, 저전자 온도와 고전자 밀도는 상충적이고, 2eV에서 높은 전자 밀도를 유지하는 것은 곤란하다.
도 11 내지 12에 본 발명에서 제안하고 있는 평면 안테나 부재를 통해서 마이크로파를 조사한 경우에 있어서의 플라즈마의 전자 온도와 밀도를 측정한 결과를 나타낸다. 반응실을 진공(배압 1E-4Pa 이하)으로 떨어뜨린 후, Ar 가스와 O2가스를 각각 1000sccm, 20sccm 도입하고, 압력을 7Pa 내지 70Pa로 유지했다. 그 반응실 상부에 설치된 석영성의 천정판 상에서 평면 안테나 부재를 통해서 마이크로파를 도입하여, Ar와 O의 플라즈마를 발생시켰다. 플라즈마 중에 랭뮤어(Langmuir) 탐침을 집어 넣고, 플라즈마 용량을 측정함으로써 플라즈마 온도와 밀도를 계산했다. 도 11, 도 12의 플라즈마 평가 결과에 나타낸 바와 같이, 본 방법에 의해 전자 밀도 1E12, 전자 온도 1.5eV의 플라즈마를 형성하는 것이 가능해지고 있다. 또한, 전자 밀도, 전자 온도와 함께 반경 150mm 정도까지 균일한 특성을 갖고 있고,추가로 안테나 부재의 최적화에 의해, 대구경 웨이퍼(300mm 웨이퍼)에의 응용이 가능하다.
도 11, 도 12와 함께 프로세스 가스가 아니라, Ar과 O2가스만을 이용한 플라즈마로써 계측을 실시하고 있지만, 프로세스 가스 분위기에 가까운 CH4가스를 도입한 경우에는 일반적으로 전자 온도가 낮아지고, 또한 손상이 적은 플라즈마가 된다고 예상된다(상기한 Byeong-Ok Cho 등의 문헌을 참조).
이상에서 알 수 있는 바와 같이, 본 발명과 같이 평면 안테나 부재를 통해서 마이크로파를 조사함으로써 형성되는 플라즈마를 이용하여 고유전율 물질을 성막함으로써 카본 농도가 억제된 고품질의 고유전율 물질의 성막이 가능해진다. 또한, 프로세스는 약 400℃ 정도의 저온에서 실시할 수 있기 때문에, 열 안정성이 부족한 ZrO2또는 HfO2등의 물질에의 응용도 가능해진다.
또한, 본 발명에서는 성막하는 물질을 고유전율 물질로 한정하여 서술했지만, 본 발명을 이용한 플라즈마 CVD법을 층간 절연막 등의 그 이외의 물질을 성막할 때에도 이용할 수 있다.
상술한 바와 같이 본 발명에 따르면, 양호한 전기 특성을 갖는 절연막을 제공할 수 있는 전자 디바이스 재료의 제조 방법이 제공된다.

Claims (12)

  1. 성막 물질을 함유하는 가스, 및 희가스를 적어도 포함하는 처리 가스의 존재 하에서, 복수의 슬릿을 갖는 평면 안테나 부재를 통한 마이크로파 조사에 근거하는 플라즈마를 이용하여, 전자 디바이스용 기재의 표면에 성막을 실시하는 것을 특징으로 하는 전자 디바이스 재료의 제조 방법.
  2. 제 1 항에 있어서,
    상기 전자 디바이스용 기재가, 반도체 장치용의 기재인 것을 특징으로 하는 전자 디바이스 재료의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전자 디바이스용 기재가, Si를 주성분으로 하는 기재인 것을 특징으로 하는 전자 디바이스 재료의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 성막에 의해 기재상에 절연막이 성막되는 것을 특징으로 하는 전자 디바이스 재료의 제조 방법.
  5. 제 4 항에 있어서,
    상기 성막 물질이 전계 효과 트랜지스터의 게이트 절연막용 성막 물질인 것을 특징으로 하는 전자 디바이스 재료의 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 게이트 절연막용 성막 물질이 SiO2, Si3N4, Ta2O5, ZrO2, HfO2, Al2O3, La2O3, TiO2, Y2O3, BST(티타늄산 바륨·스트론튬;(Ba, Sr)TiO3)), Pr2O3, Gd2O3, CeO2및 이들 물질의 화합물로부터 선택되는 1이상의 물질을 포함하는 것을 특징으로 하는 전자 디바이스 재료의 제조 방법.
  7. 제 1 항 내지 제 6 항에 있어서,
    상기 처리 가스가 또한 유기 소스(유기 금속 화합물)를 포함하는 가스인 것을 특징으로 하는 전자 디바이스 재료의 제조 방법.
  8. 제 4 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 절연막의 막 중 카본 농도가 15% 이하인 것을 특징으로 하는 전자 디바이스 재료의 제조 방법.
  9. 제 4 항에 있어서,
    상기 성막 물질이 층간 절연막용 성막 물질인 것을 특징으로 하는 전자 디바이스재료의 제조 방법.
  10. 제 9 항에 있어서,
    상기 층간 절연막용 성막 물질이 Si, C, O, F, N, 및 H로 이루어진 군으로부터 선택되는 1 또는 2 이상의 원자를 포함하는 것을 특징으로 하는 전자 디바이스 재료의 제조 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 플라즈마가 전자 온도 2eV 이하이고, 전자 밀도가 1E11/cm3이상의 플라즈마인 것을 특징으로 하는 전자 디바이스 재료의 제조 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 전자 디바이스가 반도체 장치인 것을 특징으로 하는 전자 디바이스 재료의 제조 방법.
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