KR20070109221A - 반도체 장치의 내부전압 생성회로 - Google Patents

반도체 장치의 내부전압 생성회로 Download PDF

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Abstract

본 발명은 스탠바이 동작과 액티브 동작시 구동하여, 코어전압단에 전압을 공급하는 스탠바이 내부전압 공급수단과, 상기 액티브 동작시 액티브되는 액티브신호에 응답하여, 상기 코어전압단에 전압을 공급하는 제1 액티브 내부전압 공급수단, 및 상기 액티브신호를 입력받아 일정 시간 동안만 구동하여, 상기 코어전압단에 전압을 공급하는 제2 액티브 내부전압 공급수단을 구비하는 반도체 장치의 내부전압 생성회로를 제공한다.
액티브동작, 코어전압, 스탠바이동작

Description

반도체 장치의 내부전압 생성회로{INTERNAL VOLTAGE GENERATION CIRCUIT IN SEMICONDUCTOR DEVICE}
도 1은 일반적인 내부전압 생성회로를 설명하기 위한 블록도.
도 2는 도 1의 코어전압 생성부를 설명하기 위한 블록도.
도 3은 도 2의 코어전압 생성부를 설명하기 위한 회로도.
도 4는 본 발명에 따른 코어전압 생성부를 설명하기 위한 블록도.
도 5는 도 4의 코어전압 생성부의 일실시예를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
200 : 코어전압 생성부 200a : 스탠바이 내부전압 공급부
200c : 기준전압발생부 210 : 제1 액티브 내부전압 공급부
220 : 제2 액티브 내부전압 공급부 221 : 액티브신호감지부
222 : 내부전압생성부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 장치의 내부전압을 생성하는 내부전압 생성회로에 관한 것이다.
일반적으로, 반도체 칩(chip)이 고집적화되면서 칩 내의 셀 사이즈(cell size)는 점점 더 작아지고 있으며, 이렇게 작아진 셀 사이즈로 인해 동작전압(operating voltage) 또한 더욱 낮아지고 있다. 대부분의 반도체 칩은 내부전압을 생성시키기 위한 내부전압 생성회로가 칩 내에 탑재되어 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하도록 하고 있다. 이러한 내부전압 생성회로에서 만들어지는 내부전압으로는 워드라인(word line) 승압전압(VPP)과, 셀 및 비트라인감지증폭기(BLSA : Bit Line Sense Amp)에 인가되는 코어전압(VCORE), 및 주변회로에 인가되는 전압(VPERI)등이 있다.
도 1은 일반적인 내부전압 생성회로를 설명하기 위한 블록도이다.
도 1을 참조하면, 외부전압단(VCC)과 접지전압단(VSS) 사이에 연결된 고전압생성부(10)와, 코어전압 생성부(20), 및 코어전압 생성부(20)에서 생성되는 코어전압(VCORE)을 공급받는 셀(30)이 도시되어 있다. 여기서 셀(30)은 코어전압(VCORE)을 공급받는 여러 내부회로중 하나를 대표하여 도시한 것이다.
고전압생성부(10)는 워드라인(WL : Word Line)에 필요로하는 고전압을 생성하여 공급하고, 코어전압 생성부(20)는 일반적으로 셀(30), 비트라인감지증폭기 등에 필요로하는 코어전압(VCORE)을 생성하여 공급해주는 역할을 한다.
도 2는 도 1의 코어전압 생성부(20)를 설명하기 위한 블록도이다.
도 2를 참조하면, 코어전압 생성부(20)는 액티브 내부전압 공급부(20a)와 스탠바이 내부전압 공급부(20b)로 구성된다.
스탠바이 내부전압 공급부(20b)는 반도체 장치의 동작상황에 관계없이 코어전압(VCORE)의 전위를 유지시켜주기 위해 항상 동작하고, 액티브 내부전압 공급부(20a)는 액티브 동작시 활성화되는 액티브신호(active_flag)에 응답하여 생성되는 전압으로 구동력이 큰 코어전압(VCORE)을 확보하기 위해 동작한다.
여기서, 액티브신호(active_flag)는 코어전압(VCORE)이 많이 사용되는 경우(즉, 반도체 장치의 셀프 리프레쉬(self refresh) 또는 오토 리프레쉬(auto refresh) 상황을 모두 포괄하는 것으로 워드라인(WL)이 승압되어 있는 상태)에 액티브(active)되는 신호를 말한다.
이렇게 생성된 코어전압(VCORE)은 셀(30)에 공급되어 전원전압으로 사용된다. 도 1과 마찬가지로, 셀(30)은 코어전압(VCORE)을 공급받는 여러 내부회로중 하나를 대표하여 도시한 것이다.
도 3은 도 2의 코어전압 생성부(20)를 설명하기 위한 회로도이다.
도 3을 참조하면, 코어전압 생성부(20)는 기준전압발생부(20c)와, 스탠바이 내부전압 공급부(20b), 및 액티브 내부전압 공급부(20a)로 구성된다.
기준전압발생부(20c)는 외부전압(VCC)을 인가받아 기준전압(VREF)을 생성하기 위한 것으로, 당업자가 공지된 기술로 충분히 기술적 구현이 가능함으로, 자세한 회로적 설명은 생략하기로 한다.
스탠바이 내부전압 공급부(20b)는 기준전압(VREF)과 코어전압(VCORE)을 비교 하여 코어전압(VCORE)이 기준전압(VREF)보다 낮아지면 코어전압(VCORE)을 승압시키기 위한 것으로, 전류미러형 차동증폭회로로 구성된 전압비교부(21b)와, 풀업구동부(PM1)로 구성된다.
스탠바이 내부전압 공급부(20b)의 전압비교부(21b)는 스탠바이 내부전압 공급부(20b)를 항상 인에이블 시키기 위한 신호(v_vias)를 게이트 입력받는 NMOS 트랜지스터(NM1)와, 노드(N1)와 NMOS 트랜지스터(NM1) 사이에 연결되어 코어전압(VCORE)을 게이트 입력받는 NMOS 트랜지스터(NM2)와, 외부전압단(VCC)과 노드(N1) 사이에 연결되어 노드(N1)의 전압레벨을 게이트 입력받는 PMOS 트랜지스터(PM2)와, 외부전압단(VCC)과 노드(N2) 사이에 연결되어 노드(N1)의 전압레벨을 게이트 입력받는 PMOS 트랜지스터(PM3), 및 노드(N2)와 NMOS 트랜지스터(NM1) 사이에 연결되어 기준전압(VREF)을 게이트 입력받는 NMOS 트랜지스터(NM3)로 구성된다. 또한, 풀업구동부(PM1)는 외부전압단(VCC)과 코어전압단 사이에 연결되어, 전압비교부(21b)의 출력단-노드(N2)-을 게이트 입력받는 PMOS 트랜지스터(PM1)로 구성된다.
액티브 내부전압 공급부(20a)는 액티브 동작시 더 큰 구동력을 확보하기 위한 것으로, 액티브신호(active_flag)에 응답하여 기준전압(VREF)과 코어전압(VCORE)을 비교하는 전압비교부(21a)와, 풀업구동부(PM4), 및 풀업구동부(PM4)를 턴오프하는 스위치(PM5)로 구성된다.
액티브 내부전압 공급부(20a)의 전압비교부(21a)와, 풀업구동부(PM4)는 스탠바이 내부전압 공급부(20b)의 전압비교부(21b)와, 풀업구동부(PM1)와 동일한 구성 을 갖고 있으며, 스탠바이 내부전압 공급부(20b)의 인에이블 신호(v_vias) 대신에 액티브신호(active_flag)가 사용되고 스위치(PM5)가 더 구성되어 있다. 스위치(PM5)는 외부전압단(VCC)과 전압비교부(21a)의 출력단(N3) 사이에 연결되고, 액티브신호(active_flag)신호를 게이트 입력받는 PMOS 트랜지스터(PM5)로 구성된다.
동작을 살펴보면, 스탠바이 동작시 인에이블 신호(V_bias)에 응답하여 스탠바이 내부전압 공급부(20b)의 전압비교부(21b)가 인에이블되고, 전압비교부(21b)는 코어전압(VCORE)과 기준전압(VREF)을 비교하여 기준전압(VREF)보다 코어전압(VCORE)이 낮은 경우에는 논리'로우'(low)를 출력한다. 이에 따라, 풀업구동부(PM1)가 턴 온(turn on)되어 코어전압(VCORE)이 상승하게 된다. 또한, 코어전압(VCORE)이 기준전압(VREF)보다 높은 경우에는 전압비교부(21b)에서는 논리'하이'(high)를 출력하고 풀업구동부(PM1)가 턴 오프(turn off)되어 코어전압(VCORE)의 상승이 멈추게 된다.
한편, 액티브 동작시 액티브신호(active_flag)가 논리'하이'(high)로 천이 되면 액티브 내부전압 공급부(20a)가 구동하게 된다. 액티브 내부전압 공급부(20a)는 스탠바이 내부전압 공급부(20b)와 동일한 동작을 함으로써, 더 큰 구동력을 갖는 코어전압(VCORE)을 확보할 수 있다.
결과적으로, 코어전압 생성부(20)는 스탠바이 동작시에는 스탠바이 내부전압 공급부(20b)가 구동하고, 액티브 동작시에는 스탠바이 내부전압 공급부(20b)와 액티브 내부전압 공급부(20a)가 함께 구동하여 더 큰 구동력을 확보하였다. 이러한 종래 기술에 따른 구성은 반도체 장치의 동작 상태에 따라 그 구동력을 다르게 하 여 전력소모를 줄여주기 위한 것이다.
하지만, 실제로 액티브 동작에서도 코어전압(VCORE)의 전력소모가 크게 이루어지는 구간은 액티브 신호(active_flag)가 논리'하이'(high)인 전 구간이 아니라 액티브 신호(active_flag)가 논리'로우'(low)에서 논리'하이'(high)로 천이된 후 일정시간 동안이다.
때문에, 액티브 신호(active_flag)가 논리'로우'(low)에서 논리'하이'(high)로 천이된 이후 일정시간 후에, 액티브 내부전압 공급부(20a)가 구동하는 것은 필요로하는 이상의 전력을 소모하게 되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 액티브 동작시 전력을 더 소모하는 구간과 그렇지 않은 구간에 따라 서로 다른 내부전압을 생성하는 반도체 장치의 내부전압 생성회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 스탠바이 동작과 액티브 동작시 구동하여, 코어전압단에 전압을 공급하는 스탠바이 내부전압 공급수단과, 상기 액티브 동작시 활성화되는 액티브신호에 응답하여, 상기 코어전압단에 전압을 공급하는 제1 액티브 내부전압 공급수단, 및 상기 액티브신호를 입력받아 일정 시간 동안만 구동하여, 상기 코어전압단에 전압을 공급하는 제2 액티브 내부전압 공급수단을 구비 하는 반도체 장치의 내부전압 생성회로를 제공한다.
또한, 액티브 동작시, 스탠바이 내부전압 공급수단과 제1 및 제2 액티브 내부전압 공급수단이 구동하여 공급단에 전압을 공급하는 단계; 및 일정 시간 이후 상기 제2 액티브 내부전압 공급수단은 구동을 멈추고, 상기 스탠바이 내부전압 공급수단 및 제1 액티브 내부전압 공급수단이 구동하여 상기 공급단에 전압을 공급하는 단계를 포함하는 반도체 장치의 내부전압 생성방법을 제공한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명에 따른 코어전압 생성부를 설명하기 위한 블록도이다.
도 4를 참조하면, 코어전압 생성부(200)는 제1 및 제2 액티브 내부전압 공급부(210, 220)로 구성된 액티브 내부전압 공급부(200b)와 스탠바이 내부전압 공급부(200a)로 구성된다.
스탠바이 내부전압 공급부(200a)는 반도체 장치의 동작상황에 관계없이 코어전압(VCORE)의 전위를 유지시켜주기 위해 항상 동작하고, 제1 및 제2 액티브 내부전압 공급부(210, 220)는 액티브신호(active_flag)에 응답하여, 생성되는 전압으로 구동력이 큰 코어전압(VCORE)을 확보하기 위해 동작한다. 여기서, 제1 액티브 내부전압 공급부(210)는 액티브 동작시 항상 동작하고, 제2 액티브 내부전압 공급부(220)는 액티브신호(active_flag)에 응답하여 일정시간 동안만 구동한다.
다시 말하면, 액티브 동작시에는 스탠바이 내부전압 공급부(200a)와, 제1 및 제2 액티브 내부전압 공급부(210, 220)가 구동하여, 코어전압(VCORE)이 많이 사용되는 구간에서 필요로하는 내부전압을 생성한다. 이후, 일정시간이 지나면 제2 액티브 내부전압 공급부(220)는 구동을 멈추고, 스탠바이 내부전압 공급부(220a)와, 제1 액티브 내부전압 공급부(210)만 구동하여 내부전압을 생성한다. 이렇게 생성된 내부전압은 반도체 장치의 여러 내부회로에 인가되어 각 회로의 전원전압으로 이용된다.
도 5는 도 4의 코어전압 생성부(200)의 일실시예를 설명하기 위한 회로도이다.
도 5를 참조하면, 코어전압 생성부(200)는 기준전압(VREF)을 생성하는 기준전압발생부(200c)와, 스탠바이 내부전압 공급부(200a)와, 제1 및 제2 액티브 내부전압 공급부(210, 220)로 구성된다.
여기서, 스탠바이 내부전압 공급부(200a)와, 제1 액티브 내부전압 공급부(210)의 기술적 구현은 종래기술과 실질적으로 동일하여 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다. 다만, 제1 및 제2 액티브 내부전압 공급부(210, 220)에서 공급하는 전압의 합은 종래인 도 3의 액티브 내부전압 공급부(20a)에서 공급하는 전압과 같아야 한다. 즉, 종래에 액티브 내부전압 공급부(20a)가 예컨데, '100'의 구동력을 가지고 있다고 가정하면, 본 발명에 따른 제1 액티브 내부전압 공급부(210)는 '100 -α'(즉, 'α'는 종래에 액티브신호(active_flag)가 논리'하이'(high)로 활성화되고 일정 시간 후에 불필요하게 소모되는 구동력)'의 구동력을 가지고, 제2 액티브 내부전압 공급부(220)는 'α'의 구동력을 가지게 된다.
이하, 본 발명과 밀접한 관련이 있는 제2 액티브 내부전압 공급부(220)를 설명하면, 제2 액티브 내부전압 공급부(220)는 액티브신호감지부(221)와 내부전압생성부(222)로 구성된다.
액티브신호감지부(221)는 일정 시간동안 논리'하이'(high)로 액티브되는 펄스신호(PULSE)를 생성하는 펄스생성부(이하, 액티브신호감지부(221)와 동일한 도면부호를 부여)(221)로 구성할 수 있다.
펄스발생기(221)는 액티브신호(active_flag)를 입력받는 인버터 체인으로 구성된 지연부(221a)와, 지연부(221a)의 출력신호와 액티브신호(active_flag)를 입력받아 펄스신호(PULSE)를 출력하는 출력부(221b)로 구성될 수 있다.
출력부(221b)는 지연부(221a)의 출력신호를 입력받는 인버터(INV1)와, 액티브신호(active_flag)와 인버터(INV1)의 출력신호를 입력받는 NAND 게이트(NAND1), 및 NAND 게이트(NAND1)의 출력신호를 입력받아 펄스신호(PULSE)를 출력하는 인버터(INV2)로 구성된다. 이렇게, 생성된 펄스신호(PULSE)는 내부전압생성부(222)에 인에이블신호로서 입력된다.
상술한 펄스발생기(221)는 액티브신호(active_flag)를 내부클럭과 무관하게 일정시간 지연시켜 펄스신호(PULSE)를 출력하였지만, 또 다른 구성으로 내부클럭을 입력받아 분주하여 펄스신호(PULSE)를 출력하는 구성도 가능하며, 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다.
내부전압생성부(222)는 제1 액티브 내부전압 발생부(210)와 동일한 구성으로, 제1 액티브 내부전압 발생부(210)에 인에이블 신호인 액티브신호(active_flag) 대신에 액티브신호감지부(221)에서 출력되는 펄스신호(PULSE)신호를 인에이블 신호로서 입력받는 것이 상이하다.
내부전압생성부(222)의 자세한 구성을 살펴보면, 전압공급부는(222)는 액티브신호감지부(221)에서 출력되는 논리'하이'(high)인 펄스신호(PULSE)에 응답하여, 기준전압(VREF)과 코어전압(VCORE)을 비교하여 코어전압(VCORE)이 기준전압(VREF)보다 낮아지면 논리'로우'(low)를 출력하는 전압비교부(222a)와, 전압비교부(220a)의 출력신호에 응답하여 풀업구동하는 풀업구동부(PM6), 및 논리'로우'(low)인 펄스신호(PULSE)에 응답하여 풀업구동부(PM6)를 턴 오프(turn off)하는 스위치(PM7)로 구성된다.
전압비교부(220a)는 펄스신호(PULSE)를 게이트 입력받는 NMOS 트랜지스터(NM4)와, 노드(N4)와 NMOS 트랜지스터(NM4) 사이에 연결되어 코어전압(VCORE)을 게이트 입력받는 NMOS 트랜지스터(NM5)와, 외부전압단(VCC)과 노드(N4) 사이에 연결되어 노드(N4)의 전압레벨을 게이트 입력받는 PMOS 트랜지스터(PM8)와, 외부전압단(VCC)과 노드(N5) 사이에 연결되어 노드(N4)의 전압레벨을 게이트 입력받는 PMOS 트랜지스터(PM9), 및 노드(N5)와 NMOS 트랜지스터(NM4) 사이에 연결되어 기준전압(VREF)을 게이트 입력받는 NMOS 트랜지스터(NM6)로 구성된다.
풀업구동부(PM6)는 외부전압단(VCC)과 코어전압단 사이에 연결되어, 전압비교부(222a)의 출력단-노드(N5)-을 게이트 입력받는 PMOS 트랜지스터(PM6)로 구성된 다. 또한, 스위치(PM7)는 외부전압단(VCC)과 전압비교부(222a)의 출력단(N5) 사이에 연결되고, 펄스신호(PULSE)를 게이트 입력받는 PMOS 트랜지스터(PM7)로 구성된다.
동작을 살펴보면, 스텐바이 동작시 인에이블 신호(V_bias)에 응답하여 스탠바이 내부전압 공급부(200a)가 인에이블되어 일정한 전위의 코어전압(VCORE)을 유지한다. 한편, 액티브 동작시에는 액티브신호(active_flag)에 응답하여 제1 액티브 내부전압 발생부(210)가 구동하고, 액티브신호감지부(221)에서 출력되는 논리'하이'(high)인 펄스신호(PULSE)에 의해 제2 액티브 내부전압 발생부(220)가 구동한다. 때문에, 코어전압(VCORE)은 큰 구동력을 확보하게 된다. 이후, 일정시간 후에, 논리'로우'(low)로 천이하는 펄스신호(PULSE)에 의해 제2 액티브 내부전압 발생부(220)는 턴 오프(turn off)된다.
다시 말하면, 종래의 도 2의 액티브 내부전압 발생부(20a)가 가지고 있는 공급능력은 본 발명에 따른 도 5의 제1 및 제2 액티브 내부전압 발생부(210, 220)를 합한 공급능력과 같다. 결국, 일정시간 후, 종래에 불필요하게 소모되던 전력을 제2 액티브 내부전압 발생부(220)를 턴 오프시킴으로서, 전력소모를 줄여준 것이다.
한편, 반도체 장치의 동작을 규정을 보면, 'tRAS'라는 타이밍(timing)규정이 있다. 'tRAS'는 외부 액티브 명령(active command)이 입력된 후 일정시간(tRAS)을 보장하여 액티브 명령에 의한 반도체 장치의 충분한 동작이 이루어질 수 있게 하기 위한 것이다. 반도체 장치는 'tRAS'동안 코어전압(VCORE)을 다량 사용하게 된다.
다시 말하면, 액티브 동작시 'tRAS'동안 활성화되는 펄스신호(PULSE)를 제2 액티브 내부전압 발생부(222)의 인에이블 신호로 입력함으로써, 액티브 동작시 제1 및 제2 액티브 내부전압 발생부(221, 222)가 구동하는 구간과 제1 액티브 내부전압 발생부(221)만 구동하는 구간으로 나눌 수 있다. 때문에, 코어전압(VCORE)의 전력소모가 많은 'tRAS'동안에는 제1 및 제2 내부전압 발생부(221, 222)가 구동하여 필요로하는 구동력을 확보하고, 'tRAS'이후에는 제1 내부전압 발생부(221)만 구동하여 불필요한 전력소모가 없는 구동력을 확보하게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 액티브 동작시 불필요하게 소모되는 전력요소를 제거함으로써, 저전력(low power)으로 반도체 장치를 동작시킬 수 있는 효과를 얻을 수 있다.

Claims (13)

  1. 스탠바이 동작과 액티브 동작시 구동하여, 코어전압단에 전압을 공급하는 스탠바이 내부전압 공급수단;
    상기 액티브 동작시 활성화되는 액티브신호에 응답하여, 상기 코어전압단에 전압을 공급하는 제1 액티브 내부전압 공급수단; 및
    상기 액티브신호를 입력받아 일정 시간 동안만 구동하여, 상기 코어전압단에 전압을 공급하는 제2 액티브 내부전압 공급수단
    을 구비하는 반도체 장치의 내부전압 생성회로.
  2. 제1 항에 있어서,
    상기 제2 액티브 내부전압 공급수단은,
    상기 액티브신호를 감지하는 액티브신호감지수단; 및
    상기 액티브신호감지수단의 출력신호에 응답하여 전압을 생성하는 내부전압생성수단
    을 구비하는 반도체 장치의 내부전압 생성회로.
  3. 제2 항에 있어서,
    상기 액티브신호감지수단은,
    상기 액티브신호가 입력된 이후, 상기 일정 시간 동안만 액티브되는 펄스신호를 출력하는 펄스생성부를 구비하는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
  4. 제3 항에 있어서,
    상기 펄스생성부는,
    상기 액티브신호를 입력받아 지연하는 지연부; 및
    상기 액티브신호와 상기 지연부의 출력신호를 입력받아 상기 펄스신호를 출력하는 출력부
    를 구비하는 반도체 장치의 내부전압 생성회로.
  5. 제4 항에 있어서,
    상기 지연부는 인버터 체인으로 구성되는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
  6. 제3 항에 있어서,
    상기 펄스생성부는 상기 액티브신호에 응답하고 내부클럭신호를 분주하여 상기 펄스신호를 출력하는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
  7. 제2 항에 있어서,
    상기 내부전압생성수단은
    상기 액티브신호감지수단의 출력신호에 응답하여, 상기 코어전압단에 공급된 전압과 기준전압을 비교하는 전압비교수단;
    상기 전압비교수단의 출력신호에 응답하여, 외부전압을 상기 코어전압단에 공급하는 풀업구동부; 및
    상기 액티브신호감지수단의 출력신호에 응답하여, 상기 풀업구동부를 턴오프하는 스위치
    를 구비하는 반도체 장치의 내부전압 생성회로.
  8. 제7 항에 있어서,
    상기 전압비교수단은,
    상기 코어전압단에 공급된 전압과 기준전압을 입력받는 전류미러형 차동증폭회로로 구성된 전압비교부; 및
    상기 액티브신호감지수단의 출력신호를 게이트 입력받는 MOS 트랜지스터
    를 구비하는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
  9. 제8 항에 있어서,
    상기 풀업구동부는,
    상기 코어전압단과 외부전압단 사이에 연결되고, 상기 전압비교부의 출력신호를 게이트 입력받는 MOS 트랜지스터
    를 구비하는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
  10. 제7 항에 있어서,
    상기 스위치는,
    상기 전압비교수단의 출력단과 외부전압단 사이에 연결되고, 상기 액티브신호감지수단의 출력신호를 게이트 입력받는 MOS 트랜지스터
    를 구비하는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
  11. 제1 항에 있어서,
    상기 정해진 시간은 tRAS인 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
  12. 액티브 동작시, 스탠바이 내부전압 공급수단과 제1 및 제2 액티브 내부전압 공급수단이 구동하여 공급단에 전압을 공급하는 단계; 및
    일정 시간 이후 상기 제2 액티브 내부전압 공급수단은 구동을 멈추고, 상기 스탠바이 내부전압 공급수단 및 제1 액티브 내부전압 공급수단이 구동하여 상기 공급단에 전압을 공급하는 단계
    를 포함하는 반도체 장치의 내부전압 생성방법.
  13. 제12 항의 내부전압 생성방법을 통해 생성된 내부전압을 이용하는 반도체 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101020294B1 (ko) * 2009-03-26 2011-03-07 주식회사 하이닉스반도체 내부전압 생성회로
KR20150068541A (ko) * 2013-12-11 2015-06-22 삼성전자주식회사 전압 레귤레이터, 메모리 컨트롤러 및 그것의 전압 공급 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010176742A (ja) * 2009-01-29 2010-08-12 Elpida Memory Inc 半導体装置及びデータ処理システム
KR101143444B1 (ko) 2010-03-29 2012-05-23 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102685617B1 (ko) * 2016-10-31 2024-07-17 에스케이하이닉스 주식회사 레퍼런스 선택 회로

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5652723A (en) * 1991-04-18 1997-07-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
US5297526A (en) * 1992-03-27 1994-03-29 Braddock Douglas J Glow-plug engine
JP3705842B2 (ja) * 1994-08-04 2005-10-12 株式会社ルネサステクノロジ 半導体装置
KR0144488B1 (ko) * 1995-03-24 1998-08-17 김주용 전하 펌프 회로
JPH11288588A (ja) * 1998-04-02 1999-10-19 Mitsubishi Electric Corp 半導体回路装置
JP4017248B2 (ja) * 1998-04-10 2007-12-05 株式会社日立製作所 半導体装置
KR19990084907A (ko) * 1998-05-12 1999-12-06 윤종용 전류소모가 적은 엑티브용 내부 승압전압 디텍터를 구비하는 반도체 메모리장치의 내부 승압전압 발생기 및 내부 승압전압 디텍터 제어방법
JP2000011649A (ja) * 1998-06-26 2000-01-14 Mitsubishi Electric Corp 半導体装置
KR100280524B1 (ko) * 1998-12-07 2001-03-02 김영환 저전력 고전압 발생기
JP2000243085A (ja) * 1999-02-22 2000-09-08 Hitachi Ltd 半導体装置
KR100284296B1 (ko) 1999-04-13 2001-03-02 김영환 내부전원 발생회로
TW527601B (en) * 2000-01-31 2003-04-11 Fujitsu Ltd Internal supply voltage generating circuit in a semiconductor memory device and method for controlling the same
JP2002064150A (ja) * 2000-06-05 2002-02-28 Mitsubishi Electric Corp 半導体装置
US6522193B2 (en) 2000-12-19 2003-02-18 Hynix Semiconductor Inc. Internal voltage generator for semiconductor memory device
JP2002343083A (ja) * 2001-05-18 2002-11-29 Mitsubishi Electric Corp 半導体装置
JP3892692B2 (ja) * 2001-09-21 2007-03-14 株式会社東芝 半導体集積回路
JP3850264B2 (ja) * 2001-10-29 2006-11-29 株式会社ルネサステクノロジ 半導体装置
KR100460459B1 (ko) 2002-07-30 2004-12-08 삼성전자주식회사 향상된 테스트 모드를 갖는 반도체 메모리 장치
KR100596869B1 (ko) 2003-02-10 2006-07-04 주식회사 하이닉스반도체 특성 조절 장치를 구비한 반도체 장치의 내부전압 발생장치
KR100728950B1 (ko) 2004-03-11 2007-06-15 주식회사 하이닉스반도체 내부전압 발생장치
KR100567916B1 (ko) * 2004-04-20 2006-04-05 주식회사 하이닉스반도체 반도체 메모리 소자의 전원 공급 장치 및 방법
KR100623614B1 (ko) * 2004-10-29 2006-09-19 주식회사 하이닉스반도체 반도체 기억 소자에서의 내부전원 발생기
KR100798764B1 (ko) * 2004-10-30 2008-01-29 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 내부 전압 생성 방법
KR100695419B1 (ko) * 2004-11-04 2007-03-15 주식회사 하이닉스반도체 내부전원 발생장치
KR100616199B1 (ko) * 2004-12-06 2006-08-25 주식회사 하이닉스반도체 반도체 메모리 장치의 전압 발생 제어회로 및 방법
KR100753078B1 (ko) 2004-12-28 2007-08-31 주식회사 하이닉스반도체 반도체 메모리 소자의 내부전압 발생기
KR100586555B1 (ko) * 2005-01-17 2006-06-08 주식회사 하이닉스반도체 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로
KR100721197B1 (ko) * 2005-06-29 2007-05-23 주식회사 하이닉스반도체 반도체 장치의 내부전압 발생회로

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101020294B1 (ko) * 2009-03-26 2011-03-07 주식회사 하이닉스반도체 내부전압 생성회로
US8030989B2 (en) 2009-03-26 2011-10-04 Hynix Semiconductor Inc. Internal voltage generation circuit
US8212609B2 (en) 2009-03-26 2012-07-03 Hynix Semiconductor Inc. Internal voltage generation circuit
KR20150068541A (ko) * 2013-12-11 2015-06-22 삼성전자주식회사 전압 레귤레이터, 메모리 컨트롤러 및 그것의 전압 공급 방법

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Publication number Publication date
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