KR20080031270A

KR20080031270A - Ｍｏｓｆｅｔｂｇａ용 절곡 프레임 캐리어

Info

Publication number: KR20080031270A
Application number: KR1020087000712A
Authority: KR
Inventors: 루벤 피. 마드리드; 마빈 제스토레; 어윈 빅터 알. 크루즈; 로멜 엔. 마나타드; 아니엘 자우드; 폴 아만드 칼로
Original assignee: 페어차일드 세미컨덕터 코포레이션
Priority date: 2005-07-12
Filing date: 2006-07-12
Publication date: 2008-04-08
Anticipated expiration: 2026-07-12
Also published as: TWI395301B; US20070015316A1; CN101553908A; JP4903205B2; KR101321190B1; CN101553908B; TW200713526A; WO2007009024A2; US7402462B2; JP2009502026A; DE112006001866T5; WO2007009024A3

Abstract

절곡 프레임 캐리어는 다이 부착 패드(DAP)(30) 및 하나 이상의 절곡 에지(32,33,34,35)를 포함한다. 각 절곡 에지는 하나 이상의 스터드(36)를 포함하고 각 스터드는 사다리꼴 팁을 포함한다. 절곡 프레임 캐리어는 단일 게이지 구리 또는 구리 합금으로 만들어질 수 있다. 다중의 절곡 프레임 캐리어는 납 프레임의 대향 레일 사이에 형성된다. 절곡 에지에는 음각 홈이 형성된다. 팁이 DAP의 에지에 형성되며, 팁은 직립형으로 절곡된다. 팁은 DAP의 장착된 전력 반도체의 배면의 단자로의 전기적 연결을 제공한다.

반도체 장치, 반도체 다이, 다이 부착 패드, 절곡 프레임, 납 프레임, 스터드형 에지, 반도체 패키지

Description

ＭＯＳＦＥＴＢＧＡ용 절곡 프레임 캐리어{FOLDED FRAME CARRIER FOR MOSFET BGA}

본 출원은 2005년 7월 12일 출원된 미국 실용 특허 제 11/179,348호의 우선권의 이익을 주장한다.

반도체 패키징은 반도체가 사용가능한 상태로 준비되기 전에 제조 공정에서취해지는 최종 단계이다. 패키징은 반도체 다이를 개별적으로 다루어야 하기 때문에 고비용이 소요된다. 복합 기능을 하나의 다이에 집적화한 Soc(system-on-chip) 솔루션이 제안되어 왔지만, 반도체 장치의 주요부는 여전히 개별적으로 패키징된다.

전자 시스템이 인쇄회로기판에 집적 회로를 조립하며, 모터, 스피커, 및 기타 현실적으로 작동되는 장치를 작동하기 위해 필요한 고전압 및 고전류를 제공한다. 전형적인 전자 시스템에서, 전력 반도체와 집적 회로는 인쇄회로기판에 땜납된다. 기판에 장치되는 회로는 장치간의 연결 및 외부와의 연결을 제공한다. 전력 반도체용 패키징 기술중에, 소스 영역 및 게이트, 그리고 드레인 접점을 소스 및 게이트 접점과 동일면을 이루도록 하기 위해 전력 반도체의 드레인 측에 연결되는 캐리어 커버에 대한 접점에 가해지는 볼-그리드-어레이(BGA)가 많이 사용된다. 그러 한 방식으로, 전력 장치는 하나의 면에 모든 접점을 포함하게 되며, 그러한 접점이 인쇄회로기판에 땜납된다.

BGA 패키지를 형성하기 위하여 사용될 수 있는 방법으로 솔더볼 부착 공정이 있다. 솔더볼 부착 공정에서, 반도체 기판뿐 아니라 반도체 캐리어의 도전 영역의 볼 랜드 패턴에 솔더볼을 기계적으로 위치시킨다. 솔더볼을 특정 볼 랜드 패턴에 위치시킨 후, 반도체 다이를 뒤집어 회로기판에 장착한다.

솔더볼은 전형적으로 납-기반 솔더 합금을 포함한다. 예를 들면, 솔더 합금은 약 183 ℃에서 녹는 주석-납(Sn-Pb) 공정 합금이다. 솔더볼이 반도체 다이와 회로 기판 사이에 있을 때, 볼을 솔더 합금의 융점 온도 또는 그보다 낮은 온도로 가열한다. 융점보다 낮은 온도로 볼을 가열하는 것은 솔더볼이 무너지는 것을 방지하기 위함이다. 솔더볼은 융해 및 환류되어 회로 기판을 반도체 다이에 결합한다. 융해되는 동안, 솔더 내의 산화물이 제거되고, 반도체 다이의 도전면과 회로 기판이 용해되는 솔더로 젖는다. 솔더가 융해 및 환류된 이후, 반도체 다이와 회로 기판의 사이에 솔더 접속이 형성된다. 형성된 솔더 접속은 회로 기판과 반도체 다이를 서로 전기적으로 연결한다.

도 8은 종래의 반도체 다이 패키지를 도시한다. 다이 패키지에서, 캐리어(100)에는 반도체 다이(102)를 수용하는 장방형 공동(100-1)이 제공된다. 이러한 예에서, 반도체 다이는 수직의 금속산화막 반도체 전계효과 트랜지스터(MOSFET)를 포함하며, 볼-그리드-어레이-형 패키지(BGA) 안에 있다. 솔더볼 어레이(108)는 캐리어(100)의 에지면(106) 뿐 아니라 반도체 다이면(102)에도 존재한다. 솔더볼 어 레이(108)는 두 그룹으로 분할된다. 솔더볼의 제 1 외부 어레이(108-2)는 캐리어 에지면(106)에 연결되고, 솔더볼의 내부 어레이(108-1)는 다이면에 연결된다. 솔더 볼 어레이(108)는 회로 보드와 같은 회고 기판에 장착, 결합된다.

솔더볼의 외부 어레이(108-2)는 MOSFET의 드레인 단자로의 연결을 제공하고, 솔더볼의 내부 어레이(108-1)는 MOSFET의 소스 및 게이트 단자로의 연결을 제공한다. 코너 솔더볼(108-3)은 게이트 단자용으로 사용되며, 내부 어레이(108-1)의 나머지 솔더볼(108-1)은 BGA MOSFET의 소스 단자로의 저저항 연결에 기여하도록 제공된다.

좀 더 견고한 설계를 제공하기 위해, 솔더볼 기술은 개선 및 향상될 수 있다. 예를 들면, 볼 접속의 접착을 강화하도록 개선될 수 있다. 솔더 부착 공정을 사용하여 형성된 솔더 접속은 그 연결이 약할 경우 깨질 수 있다. 다이 패키지에서 하나 이상의 솔더 접속이 불량일 경우, 전체의 패키지는 동작할 수 없다. 또한, 공정(예를 들면 환류) 동안, 솔더볼이 변형된다. 변형은 어레이 내의 솔더볼이 다른 높이를 갖도록 하며, 그 결과, 솔더볼의 단부가 서로 동일면을 이루지 않을 수 있다. 예를 들어, 전도 패드의 어레이의 몇몇 솔더볼의 높이가 어레이의 다른 솔더볼보다 높을 경우, 높이가 낮은 솔더볼은 반도체 다이 및 회로 기판 모두와 접점을 만들 수 없으며, 솔더 접속의 불량으로 형성된 다이 패키지가 동작하지 않을 수 있다. 또한, 공정 동안 솔더볼이 이동할 수도 있다. 솔더볼이 의도한 위치에서 이탈할 때, 반도체 다이 패키지에서 원하는 접속이 형성될 수 없다. 최근, 많은 솔더볼이 납을 포함하고 있다. 그러나, 납은 친환경 물질이 아니기 때문에, 만약 반도체 다이 패키지에 사용되는 납의 양을 제거하지 않는다면, 그것을 줄이는 것이 권고된다.

미국 특허 제 6,893,901호는 전력 반도체 이송용 다이 패드를 갖는 납 프레임의 금속층에 형성된 금속 범프를 개시하며, 개시된 전체 내용이 여기에 참조로써 병합된다. 범프는 금속층을 스탬핑하여 형성될 수 있다. 범프 및 상응하는 스탬핑 다이를 형성하기 위해, 적당한 스탬핑 장치, 예를 들면, 다중 스탬핑 소자(스탬핑 기구로 종종 언급됨)를 갖는 스탬핑 기계와 등이 사용될 수 있다. 스탬핑 다이는 다중 스탬핑 소자를 수용하기 위해 구성되는 리세스를 포함한다. 실시예의 공정에서, 금속층을 스탬핑 다이에 위치시킨다. 금속층이 스탬핑 다이에 있을 때, 스탬핑 소자로 천공한다. 천공하는 동안, 스탬핑 소자는 금속층을 관통하지 않은 상태에서 금속층의 일부를 스탬핑 다이의 리세스로 밀어 넣는다. 금속층에 가해진 압력이 금속층의 일부를 변형하여 금속층에 다중 스탬핑된 범프를 형성한다. 일련의 범프들이 금속층에 형성되도록 스탬핑 공정을 반복한다. 일련의 범프들을 스탬핑한 후, 다중 캐리어가 형성된다. 개별적인 패키지를 형성하기 위해 개별적인 캐리어에 반도체 다이가 조립된 후, 형성된 캐리어를 서로 분리한다. 분리된 패키지를 회로 보드와 같은 회로 기판에 장착한다. 실시예에서, 캐리어는, 반도체 다이를 회로 보드와 같은 회로 기판에 전기적으로 결합하는 "납 프레임"으로 볼 수 있다(도 9참조).

어플리케이션에 도시된 구조 및 공정은 다이 패드를 압인 가공하고 캐리어의 주변부에 접점 스터드를 천공하기 위한 듀얼 게이지 납 프레임 및 중량의 금속 가공 장비를 필요로 한다. 따라서, 종래 기술에는 여전히 개선할 부분이 존재한다.

본 발명은 종래 기술의 방법 및 반도체 다이 보다 저비용 및 고신뢰도를 갖는 반도체 다이를 패키징하는 방법을 제공한다. 본 발명은 드레인 접점을 전력 MOSFET의 배면으로부터 MOSFET의 전면의 볼 그리드 어레이에 평행하는 면에 전달하기 위한, 스터드형의 절곡 에지를 갖춘 단일 게이지 절곡 납 프레임을 제공한다. 볼 그리드 어레이는 소스 및 게이트 영역과의 접점을 갖는다. 방법은 납 프레임에 단일 두께의 평면부를 제공하는 단계로 시작된다. 납 프레임은 다이 패드 및 다이 패드를 측면 레일에 지지시키는 하나 이상의 타이 바아를 포함한다. 방법은 또한 납 프레임의 평면부의 하나의 에지를 따라 스터드를 형성하는 단계를 포함한다. 스터드는 전기적 및 기계적으로 전력 MOSFET의 드레인에 연결된다. 특히, 다이 패드의 하나 이상의 에지가 절단되어, 다이 패드와 동일면에서 다이 패드로부터 길게 연장되는 평평한 돌출부를 갖는 에지를 형성한다. 평평한 돌출부는 테이퍼형 팁을 갖는 스터드 형태로 형성되며, 바람직한 팁의 형태는 사다리꼴 형태이다. 스터드는 통상적인 금속 가공이나 스탬핑 기계에 의해 형성될 수 있다. 다음으로, 각 스터드형 에지에 인접한 다이 패드면에 벤딩홈이 형성된다. 벤딩홈은 상대적으로 얕게 형성된다. 스터드가 다이 패드면에 대하여 수직으로 연장되도록, 스터드형 에지는 직립형으로 절곡된다. 납 프레임재 내의 응력을 최소화하기 위하여, 벤딩 작업은 2 단계 이상에서 실행된다. 스터드형 에지가 수직 위치에 놓일 때, 스터드형 팁을 공통면에 맞추기 위하여 팁을 스팽킹한다.

간략히 기술한 상기와 같은 방법으로 전력 MOSFET 등의 장치를 수용하기 위한 평면을 갖는 다이 부착 패드를 갖춘 절곡된 플립칩-패키징-반도체 장치가 제공된다. 평면의 접착 또는 솔더층은 다이 패드에 다이를 수용한다. 다이 부착 패드의 하나의 에지를 따라 형성된 적어도 하나의 벽은, 전력 MOSFET의 배면과의 전기적 연결을 소스 및 게이트 접점의 볼 그리드 어레이를 포함하는 전력 반도체의 타면으로 전달하기 위해, 다이 부착 패드면으로부터 수직으로 길게 연장되는 복수의 테이퍼형 스터드를 포함한다. 각 스터드형 벽은 벽을 직립형으로 벤딩할 수 있도록 음각 홈을 갖는다.

도 1은 3개 측면에 스터드가 형성된 접힌 납 프레임을 형성하기 위한 일련의 단계를 도시하는 도면이고;

도 2는 절곡 납 프레임에서 평평한 돌출부의 팁을 직립형 사다리꼴 스터드로 만드는 금속 가공에 대한 일련의 단계를 도시하는 도면이며;

도 3은 다이 패드를 측면 레일에 연결하는 타이 바아를 제거하는 방법에 대한 일련의 단계를 도시하는 도면이고;

도 4(a)와 4(b)는 종래 기술의 단일 측면 납 프레임 및 본 발명에 따라 만들어진 단일 측면 납 프레임을 비교하기 위한 평면도를 도시하는 도면이며;

도 5(a)와 5(b)는 단일 측면의 절곡 패키지의 평면 및 단면을 도시하는 도면이고;

도 6(a),(b),(c)는 3 개의 각도에서 스터드형 에지를 갖는 절곡 납 프레임을 도시하는 도면이며;

도 7(a) 및 7(b)는 하나의 스터드의 부분적 평면 및 단면을 각각 도시하는 도면이고;

도 8은 종래 기술의 패키지를 도시하는 사시도이며;

도 9는 또 다른 종래 기술의 패키지를 도시하는 사시도이고; 그리고

도 10은 도 9의 패키지용 공정 흐름을 도시하는 도면이다.

도 1에서, 다이 부착 패드(DAP)(30)는 통상적으로 납 프레임에 연결되지만, 금속 형성 공정을 보다 명확히 도시하기 위하여 그 연결 구조는 생략하였다. 공정은 단계(20)에서 시작되며, DAP(30)에 상면(31), 하면(32) 및 4 개의 에지(32,33,34,35)가 구비된다.

다음 공정(21)에서, 에지가 트리밍되어 간격(37)만큼 서로 이격된 다수의 평평한 돌출부(36)를 형성한다. 도 1의 실시예에서, 3개의 에지(32,34,35)에는 평평한 돌출부(36)가 형성되고, 나머지 에지(33)는 트리밍되어, DAP(30)를 납 프레임(미도시)에 연결하는 한 쌍의 타이 바아(41,42)가 형성된다. 평평한 돌출부 중 하나는 도 2, 단계(50)에서 더욱 자세히 도시된다. 돌출부(36)는 DAP(30)의 상면 및 하면(31,32)을 실제적으로 가로지르는 평면(60)에서 종료되는 장방형으로 길게 연장된 구조를 갖는다.

도 1을 참조하여, 다음 단계(22)에서 돌출부(36)의 상부에 사디리꼴 팁을 형성한다. 도 2는 사다리꼴 팁을 보다 자세히 도시한다. 돌출부(36)의 중심축을 향해 기울어져 내부를 향해 형성되는 각도를 형성하도록, 기계에 의해, 팁(60)에 가장 근접한 돌출부에 측면 에지가 형성된다. 이러한 단계는 도 2의 단계(51)에서 보다 자세히 도시된다. 주목할 점은, 팁(60)에 가장 근접한 돌출부(36)의 각 벽이 스터드(36)의 길이에 대하여 평행한 축선을 향해 기울어진 각도로 경사져 있다는 것이다. 단계(51)는 팁(60)에 가장 근접한 상면 및 하면(61,63)이 어떻게 경사져 있는지를 도시하며, 당업자는 다른 2 개의 표면(62,64)이 유사하게 경사져 있음을 이해할 수 있을 것이다. 경사면(61,62,63,64)은 축소된 팁 표면(65)에서 종료하며, 그에 따라, 사다리꼴 형태의 스터드형 팁을 형성한다. 바람직한 실시예에서, 스터드(36)는 중앙축에 수직인 평면에서 정방형 단면을 갖는다. 물론, 스터드는 장방형 단면을 갖을 수 있으며, 사다리꼴 형태의 팁을 또한 제공할 수 있다. 스터드가 또 다른 형태의 단면을 갖는 경우, 스터드의 길이방향 벽에 테이퍼형 팁을 형성하기 위해 경사진 평면을 제공할 수 있다. 따라서, 가장자리에 형성되는 3, 4, 또는 5 개 이상의 스터드면 역시 본 발명의 범위에 속하는 것으로 간주된다.

당업자는 사다리꼴 스터드형 팁이 다이 패드(30)의 에지에 형성되는 것을 알 수 있을 것이다. 스터드의 팁을 원하는 사다리꼴 형태로 만들기 위한 형태 형성 공정에는 금속 가공툴 및 다이가 사용된다. 이와 같이, 다이 패드(30) 금속의 극히 일부분에만 형태 형성 작업이 가해진다. 또한, 형태 형성 작업에서 다이 패드(30)와 동일면에 스터드의 형태를 형성한다. 이러한 형식의 금속 가공은 다이 패드(30)의 평면을 가로지르는 다이 공동으로 금속을 압출 성형하는 종래의 작업 도다 용이하다.

팁형성 단계 동안, 팁(60)과 사다리꼴의 4개의 코너가 둥글게 마감된다(도 5(a) 및 도 5(b)를 참조). 예시된 스터드(202)는 다음의 특성을 갖는다. 스터드(202)는 약 0.25 × 0.25 ㎜ 의 정방형 베이스 또는 0.20 × 0.25 ㎜ 의 직방형 베이스를 포함한다. 타이 바아는 약 0.23 ㎜의 길이(212)를 갖으며, 초기 폭(214)은 약 0.15 ㎜이고, 최종 폭은 0.25 ㎜이다. 음각 폭(213)은 약 0.20 ㎜이고, 음각 깊이(211)는 약 0.05 내지 0.075 ㎜ 이다. 타이 바아의 각도(217)은 약 45°이다.

이하, 치수의 상관관계에 대한 적어도 하나의 특정한 일례가 기술된다. 한 예로, 스터드의 높이는 납 프레임 두께의 1 내지 2배 사이이다. 스터드의 베이스는 정방형 또는 장방형이며, 적어도 2 개의 측면이 납 프레임의 두께와 동일한 길이를 갖는다. 해제홈의 깊이 및 폭은 각각 납 프레임 두께의 약 2%이다. 팁의 평면부(203)는 팁 베이스 주변 길이의 약 절반의 주변 길이를 갖는 정방형 영역이며, 베이스 영역 크기의 20 내지 40 % 사이의 영역이다. 상기의 상대적인 관계는 당업자에 의해 인지될 수 있다.

스터드(209)의 높이는 상기 다이 패드(30) 위로 약 0.450 ㎜으로, 플러스 "0" ㎜ 및 마이너스 0.035 ㎜의 오차범위를 갖는다. 사다리꼴 각도(201)는 약 60°이다. 사다리꼴면의 표면의 코너는 둥글게 마감되며, 0.05 ㎜의 곡률(202) 반경을 갖는 것이 바람직하다. 절곡 스터드의 각도(56)는 85°와 95°사이이다. 코너의 음각 깊이(208) 및 폭(207)은 약 0.05 ㎜이다. 스터드 팁의 각 측은 약 0.13 ㎜의 정방형 평면을 포함하며, 이러한 평면은 스팽킹 작업 동안 형성된다. 이와 같이, 스터드형 팁(202)은, 회로 기판에 용이하게 땜납되도록 하는 작은 평면을 향해 형성되는 테이퍼형 측단면을 보이게 된다.

형성 단계 이후, DAP(30)는 제 1 및 제 2 벤딩 단계(23,24)를 거친다. 벤딩이전에, 홈, 바람직하게는 v-홈(66)이 DAP(30)의 표면(31)에 가공 형성된다. 도 2의 단계(52)에 홈(66)이 좀 더 상세히 도시된다. 제 1 벤딩 단계(도 1의 23; 도 2의 53)에서, 사다리꼴 팁이 제 1 각도(67)로 벤딩된다. 단계(24, 54)의 제 2 각도(68)는 약 90°이다. 스터드(36)의 금속에, 벤딩에 의해 발생되는 변형에 순응될 시간을 주기 위해, 2 개의 단계 또는 그 이상의 단계에서 스터드(36)를 벤딩하는 것이 바람직하다. 하나의 단계에서 스터드를 90°로 벤딩할 경우, 벤딩시에 스터드(36)가 부러질 수 있다. 당업자는, 스터드(36)가 벤딩됨에 따라, 대략 v-형 홈 부분이 압축되고 v-형으로부터 이격된 부분 및 하면(63)에 근접한 부분들이 당겨지며, 그로 인해 금속에 내부 응력이 발생되며, 90°로 단시간에 벤딩을 할 경우, 벤딩시에 금속이 끊어질 수 있다는 것을 이해할 것이다.

스터드를 90°로 절곡하는 것은 어려운 작업이다. 납 프레임의 금속은 특정한 복원력을 갖으며 벤딩 공정 동안 스프링백되는 경향이 있다. 이와 같이, 적어도 명목상의 90°범위 내에서 벤딩을 수용하기 위한 설계가 제공된다. 바람직한 실시예에서, 명목상의 벤딩은 90°로 선택된다. 도 6(b)의 각도(56.2)를 참조하라. 제조상의 6°의 차이를 감안하여, 각도는 95°(도 6(a)의 각도(56.1) 참조)와 85°(도 6(c)의 각도(56.3) 참조)사이가 될 수 있다.

도 1을 참조하여, 최종 단계(25)는 스팽킹 단계이다. 이러한 단계의 일부로서, 사다리꼴 팁(36)의 최상부(65)에 잔존하는 버어를 제거하여 스터드의 팁을 동일면에 배치하기 위하여, 사다리꼴 팁(36)의 최상부(65)가 약하게 태핑된다. 스팽 킹은 세밀하게 조절되는 공정으로, 직립형 스터드에 과도한 응력을 가해지 않는다. 그러나, 스터드가 스팽킹 동안 벤딩될 가능성이 있을 경우, 스팽킹 동안 스터드가 지지될 수 있도록, 당업자는 스터드의 적어도 2 개의 대향측에 지지대를 제공할 수 있다. 이러한 지지대(미도시)는 스터드의 휨을 줄이거나 방지할 수 있다.

본 발명은 1, 2, 또는 3 개의 에지에 스터드가 형성된 DAP(30)를 제공하며, 4 개의 에지에 스터드를 형성하는 것도 가능하다. 스터드형 에지를 제공하는 목적은 반도체 다이(60) 하부의 전극에 전기적 접점을 제공하고자 하는 것이다. 거의 모든 어플리케이션에 대하여, 3 개의 스터드형 에지는 다이(60) 배면에 우수한 전기적 접점을 제공하는데 충분하다. 또한, 다수의 어플리케이션에 있어서는, 단일의 스터드형 에지만으로도 충분하다. 이하, 본 발명에 따라, 3-스터드형-에지 패키지와 단일- 스터드형-에지 패키지를 획득하기 위한 방법이 설명된다. 2-스터드형-에지 패키지는, 3-스터드형-에지 패키지를 형성하는 방법에서 일측에 에지를 형성하지 않는 방식, 또는 단일-스터드형-에지 패키지를 형성하는 방법에서 제 2 스터드형 에지를 추가로 형성함으로써 구현될 수 있다.

도 3.1 내지 3.4를 참조하여, 하나 이상의 DAP(30)를 갖춘 납 프레임(70)을 포함하는 본 발명의 일실시예가 도시된다. 벤딩된 스터드(36)를 포함하는 3 개의 에지를 갖는 각 DAP(30)가 측면 레일(71,72)에 부착된다. 한 쌍의 타이 바아(73,74)가 DAP(30)의 2 개의 코너를 측면 레일(72)에 연결한다. 에지(30.1)와 측면 레일(72) 사이에 공간이 존재함을 주목한다. 대향 에지(30.4)는 타측면 레일(71)과 동일 공간에 걸쳐 연결된다. 측면 레일(71,72) 사이에서 연결되는 DAP(30)의 패턴이 일련의 DAP(30)에 대하여 반복되며, 6 개 이상의 다수의 DAP(30)가 납 프레임(70)의 한 쌍의 측면 레일(71,72) 사이에 위치될 수 있다. 반도체 장치(60)가 DAP(30)의 중앙부(31)에 부착된다. 반도체 장치(60)의 표면(65)은 공통 접점을 포함한다. 대개, 공통 접점은 MOSFET의 드레인 또는 바이폴라 트랜지스터의 콜렉터이다. 장치(60)의 타면은 볼 어레이 또는 스터드(61)를 포함한다. MOSFET의 경우, 대부분의 볼 또는 스터드가 소스 영역에 연결되며, 적어도 하나의 볼 또는 스터드가 게이트에 연결된다. 바이폴라 장치에 대하여, 대부분의 볼 또는 스터드가 에미터 영역에 연결되며, 적어도 하나의 볼 또는 스터드가 장치(60) 표면의 베이스 영역에 연결된다.

도 3.2는 측면 레일(71,72)이 도시되지 않은 도 3.1의 부분도이다. 도 3.3의 다음 단계에서, 남아있는 DAP 및 장치(60)가 아웃라인(80)으로 정의된다. 다음 단계에서, 적당한 트리밍 기계가 측면 레일(72)로부터 타이 바아(73,74)를 절단하고, DAP(30)로부터 측면 레일(71)의 불필요한 부분을 절단하여, 도 3.4에 도시된 바와 같이, 장치(60)와 함께 단일화된 DAP(30)를 남긴다. 단일화된 DAP(30) 및 장치는 인쇄 회로 기판에 플립 칩을 장착할 준비 상태가 되거나 개별적으로 패키징된다.

도 4(a) 내지 4(b)를 참조하여, 종래 기술의 납 프레임(103)의 단일 측면 범프와 또 다른 납 프레임(70.1)의 본 발명에 따른 단일-스터드형-에지 패키지를 비교한다. 종래 기술의 조합은 DAP(104) 및 DAP(104)의 일측 에지에 천공된 범프(60)를 갖는다. 종래 기술의 장치는 일체화된 레일을 포함하며, 연속적인 DAP(104) 사이의 공간이 DAP들이 서로 연속되어 있는 곳에 존재한다. 본 발명의 패키지는 두 개의 독창적인 측면 레일(71,72) 및 4 개의 타이 바아에 의해 지지되며 두 개의 레일 사이에서 길게 연장된 DAP(30)를 포함한다. 다이가 DAP(30)에 부착된 이후, 단일화 기계가 측면 레일(71,72) 및 DAP(30) 사이의 타이 바아를 절단한다. 픽-앤드-플레이스 머신이 DAP(30)를 파지하여 인쇄회로기판에서 땜납될 적소에 위치시킨다.

다이(314) 및 단일-측면-사다리꼴-에지(310)를 갖춘 완성된 절곡 프레임(300)이 도 7(a) 및 7(b)에 도시된다. 절곡 스터드 벽(301)은 약 1.45 ㎜의 폭을 갖으며, 전체 패키지의 폭(311)은 약 1.550 ㎜이다. 솔더 페이스트 형성부(302)부는 다이 패드(325)의 다이(360)를 수용한다. 패키지(300)는 약 1.550 ㎜의 길이(303)을 갖는다. 다이 패드(314)의 길이(308)는 약 1.25 ㎜이다. 패키지(300)는 약 1.55 ㎜의 폭(305)을 갖는다. 스터드의 팁에서 DAP 표면까지의 거리(312)는 약 0.42㎜이며, 패키지의 전체 높이(321)는 약 0.67㎜이다. 스터드형 팁은 약 0.05㎜의 반경(313)을 갖는다. 솔더 범프(315)는 약 300㎛의 직경을 갖는다. 전체적인 패키지 높이(316)는 약 0.71㎜이다. 다이(314)와 볼 그리드 어레이의 조합된 높이는 약 0.46㎜이다.

일반적으로, 도 5(a) 및 5(b)에 도시된 일례와 같은 작은 다이에는 단일 측면의 절곡 패키지로도 충분하다. 그러나, 큰 크기의 다이는 종종, 다이의 배면 단자와 회로기판의 안정적인 전기적 접점을 위하여, 그리고 접힌 패키지를 회로기판에 기계적으로 안정적으로 부착하기 위하여, 2 개 또는 3 개 측면에 스터드가 형성된 절곡 벽을 필요로 한다.

종래 기술의 패키지에 사용되는 스탬핑, 압인 가공, 및 천공 방법에 비하여, 본 발명의 방법 및 장치는 우수한 경제적 이점을 갖는다. 이하, 종래의 공정과 본 발명에 따른 장치를 비교한다.

종래의 스탬핑 작업이 도 10에 도시된다. 스탬핑 장치는 다중의 스탬핑 소자(스탬핑 기구로 언급됨:미도시), 및 상응하는 스탬핑 다이(120)을 갖춘 스탬핑 기계를 포함할 수 있다. 스탬핑 다이는 다중 스탬핑 소자를 수용하기 위해 구성되는 리세스를 포함한다. 예시에서, 금속층(100)을 스탬핑 다이에 위치시킨다. 금속층을 스탬핑 다이에 위치시킨 상태에서, 스탬핑 소자로 천공한다. 천공하는 동안, 스탬핑 소자는 금속층을 관통하지 않은 상태에서 금속층의 일부를 스탬핑 다이의 리세스로 밀어 넣는다. 금속층에 가해진 압력이 금속층의 일부를 변형하여 금속층에 다중의 스탬핑된 범프를 형성한다. 스탬핑 공정을 반복하여, 일련의 범프들을 금속층에 형성한다. 특히, 종래 기술의 납 프레임(100)은 두 가지 게이지: 약 0.75 ㎜의 스터드 형성용 부분(101) 및 약 0.33 ㎜의 최종 다이 패드 두께용 부분(102)을 포함한다. 0.33㎜의 두께를 갖는 다이 패드부와 본래 두께를 갖는 에지부(102)를 형성하기 위하여 0.75㎜의 재료가 깊게 압인 가공된다. 다음으로, 두께부(101)가 천공되어, 납 프레임 두께부(101)의 표면으로부터 돌출된 잘린-원추형부(104)를 형성하며, 이로써 최종 제품(109)이 생성된다.

반면, 본 발명은 0.75㎜ 보다 얇은 납 프레임으로 시작하여 0.25㎜까지 얇게 형성될 수 있다. 따라서, 본 발명은 전체 납 프레임에 대하여 일정한 두께를 제공함과 동시에 적은 양의 재료를 필요로 한다. 종래 기술과 본 발명으로 상응하는 납 프레임을 형성할 경우, 본 발명은 종래 기술에서 필요로 하는 양의 1/3의 재료만을 필요로 한다. 재료비만을 고려할 때, 본 발명은 66%의 재료비를 절감한다. 하나의 패키지에 소요되는 재료비가 매우 적기 때문에, 매년 수백만 개의 패키지 생산으로 인해 승산될 전체 재료비를 감안할 때, 비록 그 제조량이 적다 하더라도, 상당한 제조비의 절감효과를 달성할 수 있다.

본 발명은 또한 공정이 용이하다. 종래의 납 프레임에 실행되는 깊은 압인 공정은 고 톤수의 압인 및 스탬핑 장치를 필요로 한다. 반면, 본 발명의 절곡 납 프레임을 형성하기 위하여는 경량의 트리밍-형성 기계로도 충분하다.

본 발명의 또 다른 이점은 다이 패드가 스탬핑되지 않거나 또는 얇거나 또는 접점을 갖는다는 것이다. 단일 게이지재의 사용은 완성되어 장착된 반도체 장치로서, 종래의 장치보다 강성한 반도체 장치를 가능하게 한다. 반면, 종래 기술은 납 프레임의 상대적으로 넓은 영역을 변형하여 에지 스터드보다 얇은 다이 패드를 만든다. 종래 기술에서 다이 패드의 스탬핑 및 압인 공정은 패드에 균열을 발생할 수 있다.

스탬핑 및 압인 공정은 다이 패드재에 내부 응력을 발생시킬 수 있다. 추가적인 공정 및 테스팅 단계 동안, 내부 응력을 해제하기 위하여 납 프레임이 가열되거나 또는 냉각될 수 있다. 응력이 해제될 때, 다이가 다이 패드로부터 해체될 수있다. 불량이 있는 부분을 분석한 결과, 다이에 균열이 생기거나 다이 패드로부터 이탈되는 것이 발견되었다. 스탬핑 및 압인 공정으로 인한 내부의 기계적 응력은 다이 패드가 확장 및/또는 수축되도록 하며, 그에 따라, 다이 패드로부터 다이가 깨어져 이탈되는 것으로 알려져 있다. 반면, 본 발명은 다이 패드에 압인 공정 및 스탬핑을 하지 않기 때문에, 다이 패드에 불필요한 응력이 존재하지 않는다. 또한, 본 발명이 적용될 경우, 다이 패드로부터 다이가 이탈되는 것을 실제적으로 방지할수 있다.

종래 기술의 게이지 납 프레임은 타이 바아가 타이 패드로부터 절단 분리될 때 문제가 있었다. 타이 바아가 다이 패드 보다 두껍기 때문에, 타이 바아를 절단하는 단계는 다이 패드에 변형력을 부여한다. 다이 패드가 타이 바아 보다 얇기 때문에, 다이 패드가 꼬이거나 이러한 꼬임으로 인해, 다이 패드에 균열을 발생하거나, 또는 다이 패드로부터 다이가 탈착되도록 하거나, 또는 두 가지가 모두 발생할 수 있다. 반면, 본 발명의 단일 게이지 납 프레임은, 납 프레임의 모든 부분이 동일한 게이지이기 때문에 그러한 변형력이나 꼬임을 갖지 않는다.

단일 게이지 납 프레임을 형성하는 것에 비해 듀얼 게이지 납 프레임을 형성하는 것이 더 난해하다. 본 발명의 단일 게이지 납 프레임은 얇은 스터드형 에지를 갖는다. 따라서, 본 발명의 스터드가 오직 그 팁에서만 절단, 형성되기 때문에, 본 발명은 종래의 것에 비하여 에지를 따라 더 많은 스터드를 형성할 수 있다. 반면, 종래 기술의 스터드는 금속을 다이 공동 속으로 억지로 넣어 형성한다. 그러한 기술로, 스터드형 팁 사이의 피치 또는 간격은 금속의 균열을 방지하기 위한 지지대에 의해 제한된다.

본 발명의 또 다른 이점은 복잡한 공정을 최소화하여 1, 2, 또는 3 개의 에지에 스터드를 형성할 수 있다는 것이다. 주요 금속 가공 공정이 재료의 변형이 아닌 제거로 구성되기 때문에, 본 발명의 공정은 깊은 다이 공동 및 금속의 균열을 방지하기 위한 커다란 지지 영역을 필요로 하지 않는다. 대신, 본 발명은 금속을 제거하여 스터드를 형성하고, 금속을 좀 더 제거하여 벤딩 단계를 준비한다. 스터드의 오직 팁만이 가공되어 사다리꼴 팁으로 형성된다. 본 발명의 금속은 수평의 위치에 있을 때 가공만을 거친다. 반면, 종래 기술은 일측 평면으로부터 금속의 평면에 수직인 평면으로 금속을 돌출시킴으로써, 금속 변형을 실행하여 전체 스터드를 형성한다.

본 발명으로, 2 개 또는 3 개의 에지로 스터드 범프를 용이하게 확장할 수 있으며, 납 프레임의 모든 소자가 동일한 게이지를 갖기 때문에 에지 및 타이 바아가 쉽게 제거될 수 있다. 그러나, 종래 기술의 납 프레임은 스터드형 에지에 대하여 더 두꺼운 게이지를 포함하며, 이는 스터드를 2 개 또는 3 개의 에지에 형성하는 것을 어렵게 한다. 또한, 종래 기술의 에지의 두께는 0.75㎜이며, 타이 바아가 그러한 에지와 유사한 두께를 갖으며, 이러한 두께의 타이 바아는 절단 및 트리밍이 어렵다는 점 또한 주목할 점이다.

본 발명에 따라 드레인 접점을 전력 MOSFET의 배면으로부터 MOSFET의 전면의 볼 그리드 어레이에 평행하는 면에 전달하기 위한, 스터드형의 절곡 에지를 갖춘 단일 게이지 절곡 납 프레임을 제공되었다. 본 발명에 따라 종래 기술에 비하여 적은 비용으로 높은 신뢰도를 갖는 반도체의 패키징 공정이 가능하다.

Claims

반도체 다이의 패키징 방법으로서:

납 프레임에 반도체 다이를 수용하는 평면부를 제공하는 단계;

상기 납 프레임의 평면부의 일측 에지를 따라 하나 이상의 스터드를 형성하는 단계;

상기 스터드가 형성된 에지에 평행하게 구비되며 상기 스터드로부터 이격된 평면부의 표면에 홈을 형성하는 단계;

상기 홈 주위에서, 상기 스터드가 형성된 에지를 상기 납 프레임의 평면부에 대하여 각을 이루며 벤딩하는 단계를 포함하는 것을 특징으로 하는 반도체 다이의 패키징 방법.
제 1 항에 있어서,

상기 각은 84°와 90°사이인 것을 특징으로 하는 반도체 다이의 패키징 방법.
제 1 항에 있어서,

상기 하나 이상의 스터드를 형성하는 단계는, 상기 에지로부터 재료를 제거하여 상기 에지를 따라 하나 이상의 스터드를 남기는 단계를 포함하는 것을 특징으로 하는 반도체 다이의 패키징 방법.
제 3 항에 있어서,

상기 스터드의 팁 표면을 테이퍼 가공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이의 패키징 방법.
제 4 항에 있어서,

사다리꼴-형 팁을 갖춘 팁을 형성하기 위하여, 상기 스터드의 단부를 스팽킹(spanking)하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이의 패키징 방법.
제 1 항에 있어서,

상기 홈을 형성하는 단계는, 상기 납 프레임의 평면부의 표면에 V-홈을 가공하는 것을 포함하는 것을 특징으로 하는 반도체 다이의 패키징 방법.
제 1 항에 있어서,

반도체 다이에 다이 부착면 및 볼 그리드 어레이면을 제공하는 단계;

볼 그리드 어레이가 상기 납 프레임의 평면부로부터 대향되도록, 상기 반도체 다이의 다이 부착면을 상기 납 프레임의 평면부에 부착하는 단계;

상기 스터드의 단부가 상기 반도체 다이의 표면에 구비된 볼 어레이와 동일한 면에 있게 될 때까지, 상기 홈에 평행하는 축선 주위에서 상기 에지를 벤딩하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이의 패키징 방법.
제 1 항에 있어서,

반도체 다이의 일면에는 오직 하나의 단자를 제공하고, 타면에는 하나 이상의 단자를 제공하는 단계;

상기 오직 하나의 단자를 갖는 면에는 평면 접점을 형성하고, 상기 타면에는 접점들의 볼 그리드 어레이를 형성하는 단계;

상기 반도체 다이의 평면 접점면을 상기 납 프레임의 평면부에 부착하는 단계;

상기 스터드의 단부가 상기 반도체 다이의 표면에 구비된 볼 어레이와 동일한 면에 있게 될 때까지, 상기 홈에 평행하는 축선 주위에서 상기 스터드가 형성된 에지를 벤딩하는 단계를 포함하는 것을 특징으로 하는 반도체 다이의 패키징 방법.
제 8 항에 있어서,

상기 반도체는 MOSFET이고, 오직 하나의 단자를 갖는 면은 드레인 단자를 지지하고, 상기 타면은 소스 및 드레인 단자를 지지하는 것을 특징으로 하는 반도체 다이의 패키징 방법.
제 8 항에 있어서,

상기 반도체 다이를 인쇄회로기판에 부착하는 단계를 더 포함하는 것을 특징 으로 하는 반도체 다이의 패키징 방법.
제 1 항에 있어서,

상기 납 프레임의 평면부의 제 2 에지를 따라 하나 이상의 스터드를 형성하는 단계;

상기 스터드가 형성된 제 2 에지에 평행하게 구비되며 상기 스터드로부터 이격된 평면부의 표면에 제 2 홈을 형성하는 단계;

상기 스터드가 형성된 제 2 에지를 상기 납 프레임의 평면부에 대하여 각을 이루며 벤딩하는 단계를 포함하는 것을 특징으로 하는 반도체 다이의 패키징 방법.
제 10 항에 있어서,

상기 납 프레임의 평면부의 제 3 에지를 따라 하나 이상의 스터드를 형성하는 단계;

상기 스터드가 형성된 제 2 에지에 평행하게 구비되며 상기 스터드로부터 이격된 평면부의 표면에 제 3 홈을 형성하는 단계;

상기 스터드가 형성된 제 3 에지를 상기 납 프레임의 평면부에 대하여 각을 이루며 벤딩하는 단계를 포함하는 것을 특징으로 하는 반도체 다이의 패키징 방법.
플립 칩 패키징 반도체 장치로서:

반도체 다이를 수용하는 평면부를 포함하는 다이 부착 패드;

반도체 다이를 수용하는 상기 평면부 상의 접착 또는 솔더층;

접착 또는 솔더에 의해 상기 다이 부착 패드의 평면부와 마주하며 부착되는 일면을 포함하는 반도체 다이;

상기 다이 부착 패드를 따라 형성되며, 상기 다이 부착 패드에 수직으로 구비되는 벽; 및

상기 벽으로부터 길게 연장되며 서로 이격되어 있는 복수의 스터드를 포함하는 것을 특징으로 하는 플립 칩 패키징 반도체 장치.
제 13 항에 있어서,

상기 반도체는 상기 다이 부착 패드의 평면부와 마주하는 면의 대향면에 범프 또는 볼의 어레이를 더 포함하는 것을 특징으로 하는 플립 칩 패키징 반도체 장치.
제 13 항에 있어서,

상기 스터드의 팁과 상기 범프 또는 볼의 팁은 동일면에 있는 것을 특징으로 하는 플립 칩 패키징 반도체 장치.
제 13 항에 있어서,

상기 스터드는 테이퍼형 팁을 갖는 것을 특징으로 하는 플립 칩 패키징 반도체 장치.
제 13 항에 있어서,

상기 팁은 사다리꼴 테이퍼를 갖는 것을 특징으로 하는 플립 칩 패키징 반도체 장치.
제 13 항에 있어서,

상기 다이 부착 패드 및 벽은 구리 또는 구리 합금으로부터 형성되는 것을 특징으로 하는 플립 칩 패키징 반도체 장치.
플립 칩 패키징 반도체 장치로서:

반도체 다이를 수용하는 평면부 및 하나 이상의 에지를 포함하는 다이 부착 패드;

반도체 다이를 수용하는 상기 평면부 상의 접착 또는 솔더층;

접착 또는 솔더에 의해 상기 다이 부착 패드의 평면부와 마주하며 부착되는 일면 및 범프 또는 볼을 갖는 타면을 포함하는 반도체 다이;

각각이 상기 다이 부착 패드를 따라 형성되며 상기 다이 부착 패드에 수직으로 구비되는 하나 이상의 벽; 및

상기 벽으로부터 각각 길게 연장되며 서로 이격되어 있는 복수의 스터드를 포함하는 것을 특징으로 하는 플립 칩 패키징 반도체 장치.
제 19 항에 있어서,

상기 다이 부착 패드는 4 개의 에지 및 스터드가 형성된 적어도 하나의 벽을 포함하는 것을 특징으로 하는 플립 칩 패키징 반도체 장치.
제 19 항에 있어서,

상기 다이 부착 패드는 4 개의 에지 및 스터드가 형성된 적어도 2 개의 벽을 포함하는 것을 특징으로 하는 플립 칩 패키징 반도체 장치.
제 19 항에 있어서,

상기 다이 부착 패드는 4 개의 에지 및 스터드가 형성된 적어도 3 개의 벽을 포함하는 것을 특징으로 하는 플립 칩 패키징 반도체 장치.
제 19 항에 있어서,

상기 스터드의 팁과 상기 범프 또는 볼의 접점은 동일면에 있는 것을 특징으로 하는 플립 칩 패키징 반도체 장치.
제 19 항에 있어서,

상기 벽의 베이스와 상기 다이 부착 패드의 접합점은, 다이 부착재에 음각된홈에 의해 형성되는 것을 특징으로 하는 플립 칩 패키징 반도체 장치.
제 19 항에 있어서,

상기 벽은 상기 홈에 의해 형성된 축선 주위에서 벤딩되는 것을 특징으로 하는 플립 칩 패키징 반도체 장치.
제 19 항에 있어서,

상기 다이 부착 패드 및 상기 벽은 동일재를 포함하며, 상기 벽의 베이스와 상기 다이 부착 패드의 접합점은 상기 동일재를 벤딩하여 형성되는 것을 특징으로 하는 플립 칩 패키징 반도체 장치.
반도체 다이의 패키징 방법으로서:

납 프레임에 반도체 다이를 수용하는 평면부를 제공하는 단계;

상기 다이 부착 패드의 하나 이상의 에지를 천공하여 천공된 각 에지로부터 돌출된 스터드를 형성하는 단계;

천공된 에지에 근접한 상기 다이 부착 패드의 표면에 홈을 깍아 형성하는 단계;

스터드가 형성된 상기 천공된 에지가 상기 다이 부착 패드에 대하여 각을 이루며 구비되도록, 각각의 천공된 에지를 상기 홈 주위에서 상기 홈을 향한 방향으로 벤딩하는 단계를 포함하는 것을 특징으로 하는 반도체 다이의 패키징 방법.
제 27 항에 있어서,

반도체 다이의 일면에는 평면 접점을 제공하고 대향면에는 범프 접점을 제공하는 단계;

상기 반도체 다이의 평면에 평면의 상기 다이 부착 패드를 부착하는 단계;

상기 스터드의 단부가 상기 반도체 표면의 범프의 팁과 동일한 면에 있게 될 때까지, 각 홈에 대하여 평행한 축선 주위에서 스터드가 형성된 천공된 각 에지를 벤딩하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이의 패키징 방법.