KR20120024924A - 반도체 장치 - Google Patents

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Abstract

본 발명은 처리 기술이 비교적 간단하고 작은 수의 소자들에 의해 다중 값 정보를 저장할 수 있는 새로운 메모리를 제공한다. 제 1 기억 소자의 제 1 전극 형태의 일부는 제 2 기억 소자의 제 1 전극 형태와 다르고, 제 1 전극 및 제 2 전극 사이의 전기 저항을 변화시키는 전압 값들이, 하나의 메모리 셀이 하나의 비트에 다중 값 정보를 저장하도록 가변한다. 제 1 전극을 부분적으로 처리함으로써, 단위 면적당 기억 용량은 증가될 수 있다.

Description

반도체 장치{Semiconductor device}
본 발명은 다중값 데이터를 저장하는 반도체 장치에 관한 것이다. 본 발명은 기억 소자(storage element) 및 박막 트랜지스터(이후 TFT라 함)로 형성된 회로를 포함하는 반도체 장치 및 상기 반도체 장치의 제조 방법에 관한 것이다.
본 명세서에서, 반도체 장치는 반도체 특성들을 사용하여 기능하는 일반적인 장치에 관한 것임이 주의된다. 전자 광학 장치, 반도체 회로 및 전자 장치는 모두 반도체 장치들이다.
일반적으로, 기억 장치(또한 메모리 장치라 함)는 데이터를 저장하는 메모리 부분 및 메모리 부분으로부터/메모리 부분으로 데이터를 판독/기입하기 위한 주변 회로(드라이버, 디코더, 감지 증폭기 등등)를 포함한다. 종래 기억 장치에서, 하나의 비트를 저장하기 위한 영역은 하나의 스위칭 소자(통상적으로, 자계 효과 트랜지스터)의 크기보다 크다. 그러므로, 하나의 비트를 저장하기 위하여 요구된 영역은 트랜지스터를 제조하기 위한 처리 기술에 따르고, 이것은 대용량 기억 장치의 실현을 가로막는다.
최근에, 애플리케이션 소프트웨어가 복잡해지거나 유사한 일들이 발생하기 때문에, 크고 높은 집적도는 메모리를 위해 크게 요구된다.
특허 서류 1은 전극들 사이에서 유기 재료로 형성된 임피던스 상 변화 막(impedance phase change film)을 구비한 메모리의 셀 구조를 개시한다. 상기 메모리는 유기 재료의 막 두께 또는 전극과의 접촉 영역들이 하나의 메모리 셀내에서 가변되고, 기입 전압(writing voltage)이 히스테리시스 특성들에서 복수의 임피던스 상태 전이점들을 설정하여, 하나의 메모리 셀에 저장될 수 있는 정보가 다중 값으로 만들어질 수 있는 구조를 가진다.
[특허 서류 1]
일본 공개 특허 출원 제 2001-189431 호
본 발명은 비교적 간단한 처리 기술을 사용하는 작은 수의 소자들을 가진 다중값 정보를 저장할 수 있는 새로운 메모리를 제공한다.
본 발명의 목적들 중 하나는 비트당 고집적도를 갖는 기억 장치, 즉 비트당 낮은 비용을 갖는 기억 장치를 제공하는 것이다. 본 발명의 다른 목적은 회로 소자들의 수 및 비트당 배선들의 수를 감소시킴으로써 저전력 소비를 갖는 기억 장치를 제공하는 것이다.
상기 문제점에서, 본 발명은 다른 전압에 의해 브레이크 다운(또는 변화)되는 복수의 영역들이 하나의 메모리 셀에 형성되는 메모리 장치로서, 상기 메모리 셀은 한 쌍의 전극들 사이에 하나의 재료층을 구비한 메모리 소자가 형성되는 경우 다중 값을 가지는, 상기 메모리 장치, 및 상기 메모리 장치의 동작 방법을 제공하는 것이다.
메모리 소자의 재료층의 브레이크 다운은 메모리 소자의 재료층 사이에 놓이는 도전층들(전극들)이 단락되는 것을 의미한다는 것이 주의된다. 메모리 소자의 재료층의 브레이크 다운으로서, 유전체 브레이크 다운은 예로서 제시된다. 게다가, 메모리 소자의 재료층 상태는 유리 전이 온도 또는 연화되거나 용융되도록 보다 높은 온도로 가열함으로써 변화되고, 결과적으로 메모리 소자의 재료층 사이에 놓이는 도전층들은 몇몇 경우들에서 단락된다.
메모리 소자의 재료층의 변화는 메모리 소자 재료층의 전기 특성이 전압을 인가함으로써 변화되는 것을 의미한다는 것이 주의된다. 예로서, 전압을 인가함으로써 가역적으로 변화될 전기 특성들을 가진 재료층을 포함하는 상 변화 메모리 소자가 제공된다.
본 발명에서, 하부 전극은 단차를 구비하여, 모서리(에지)가 형성되고; 그러므로 메모리 셀의 특성들이 변화하는 전압 값은 모서리 근처, 또는 기타 등등 근처에서 유기 층을 얇게 한 모서리에서 전기장 집중에 의해 감소될 수 있다. 게다가, 메모리 셀의 특성들을 변화시키는 전압 값이 단차를 구비한 영역 또는 다른 단면 모양을 가진 영역 같은 각각의 영역에 의해 변화될 수 있도록, 하부 전극의 단차 높이 또는 하부 전극의 단면 모양은 변화된다.
상기된 특성들을 사용함으로써, 메모리 셀의 특성들을 변화시키는 각각 다른 전압 값을 가진 복수의 영역들은 메모리 셀내에 형성될 수 있다. 즉, 하나의 메모리 셀이 하나 이상의 비트를 저장하는 다중 값 동작(다중값 정보 기억)이 수행될 수 있다.
예를 들어, 메모리 소자의 재료층은 제 1 영역, 제 2 영역 및 제 3 영역의 3개의 영역들로 나뉘어진다. 메모리 소자의 재료층의 제 1 영역과의 접촉하는 전극은 제 1 단차를 구비한다. 제 2 영역과 접촉하는 전극은 제 2 단차를 구비한다. 제 3 영역과 접촉하는 전극은 단차를 구비하지 않는다. 즉, 하나의 구조는 제 1 메모리 소자가 제 1 영역에 포함되고, 제 2 메모리 소자가 제 2 영역에 포함되고, 제 3 메모리 소자는 제 3 영역에 포함된다. 제 1 단차는 제 2 단차보다 크다. 단차가 높아질 때, 상기 단차상에 형성된 메모리 소자의 재료층은 저전압 값으로 브레이크 다운된다. 제 1 영역, 제 2 영역, 및 제 3 영역은 각각의 영역에서 메모리 소자의 재료층의 브레이크 다운 전압 값을 증가시키는 정도이다.
본 발명은 하나의 전극이 하나의 단차를 구비하는 메모리 구조로 제한되지 않고, 다양한 구조들은 메모리 셀 특성들을 변화시키는 각각 다른 전압 값을 가진 가능한 한 복수의 영역들이 형성될 수 있는 한 사용될 수 있다. 예를 들어, 전극은 하나의 단차를 구비하고, 단차들의 높이 차를 사용하는 방법과 다른 단차들의 테이퍼(taper) 각들 사이의 차를 이용하는 방법이 있다. 브레이크 다운 전압은 하나의 단차가 보다 큰 테이퍼 각을 가질 때 낮아지고, 브레이크 다운 전압은 하나의 단차가 작은 테이퍼 각을 가질 때 증가될 수 있다. 메모리 셀이 다중 값을 가지도록, 전극의 측 표면들에서 다른 테이퍼 각을 갖는 단차들이 메모리 셀에 형성된다. 게다가, 대략 수직 측면을 가진 단차 및 작은 테이퍼 각을 갖는 단차 사이의 차이가 사용될 수 있다. 본 명세서에서, 테이퍼된 모양은 수평 평면에 대하여 5°이상이고 85°보다 작은 각을 말한다. 대략 수직 측면을 가진 단차는 수평 평면에 대해 85°이상 및 95°이하의 각을 가진 것을 말한다.
게다가, 메모리 셀의 특성들을 변화시키는 다른 전압 값을 각각 가진 복수의 영역들은 전극이 하나의 단차를 구비한 구조와 다른 테이퍼 각들을 가진 구조를 결합하여 형성될 수 있다.
게다가, 본 발명의 메모리 셀은 복수의 메모리 소자들, 기입(또는 TFT) 등을 포함하는 하나의 유닛을 말한다. 복수의 메모리 셀들은 반도체 장치의 메모리 부를 형성하기 위하여 규칙적으로 구성된다.
본 명세서에 개시된 본 발명의 구성 1에서, 반도체 장치는 제 1 기억 소자 및 제 2 기억 소자를 포함하는 하나의 메모리 셀을 포함한다. 제 1 기억 소자 및 제 2 기억 소자는 공통 제 1 전극, 공통 제 2 전극 및 제 1 전극과 제 2 전극 사이의 공통 재료층을 포함한다. 반도체 장치에서, 제 1 기억 소자의 제 1 전극 형태의 적어도 일부는 제 2 기억 소자의 제 1 전극 형태와 다르고 이에 따라 제 1 전극과 제 2 전극 사이의 전기 저항을 가변시키는 전압 값들은 변화되어, 하나의 메모리 셀은 하나의 비트에 다중 정보를 저장한다. 제 1 전극을 부분적으로 처리함으로써, 단위 면적당 전압 용량은 증가될 수 있다.
유기 재료의 막 두께가 하나의 메모리 셀에서 가변하는 종래 구조에서, 유기 재료의 막 두께를 정확하게 조절하는 것은 어렵고; 그러므로 복수의 메모리 셀들의 기입 전압 변화를 감소시키는 것이 어렵다. 다른 한편, 본 발명에서, 제 1 전극의 일부만이 처리되도록 요구되고; 그러므로, 복수의 메모리 셀들의 기입 전압 변화는 에칭 정확도가 종래 구조에 비해 높아질 때 감소될 수 있다.
게다가, 전극 접촉 영역이 하나의 메모리 셀에서 변경되는 종래 구조에서, 상기 영역은 크게 증가되고; 그러므로, 단위 면적당 기억 용량을 증가시키는 것이 어렵다. 다른 한편, 본 발명에서 영역의 증가는 종래 구조와 비교하여 감소되고; 그러므로 단위 면적당 전압 용량 증가가 실현될 수 있다.
본 발명에서, 제 1 전극은 워드 라인에 전기적으로 접속되고 제 2 전극은 비트 라인에 전기적으로 접속되어, 패시브 매트릭스 타입 저장부가 형성될 수 있다. 게다가, 제 1 전극은 스위칭 소자에 접속되어, 액티브 매트릭스 타입 저장부가 형성될 수 있다. 본 발명의 구조 2에서, 반도체 장치는 절연 표면상의 제 1 전극, 제 1 전극상 재료층, 및 재료층상의 제 2 전극을 포함하는 제 1 기억 소자; 및 제 1 기억 소자에 인접한 제 2 기억 소자를 포함한다. 제 1 기억 소자 및 제 2 기억 소자는 전기 저항을 변화시키는 여러 전압 값들을 가진다. 제 1 기억 소자의 제 2 전극은 제 2 기억 소자에 공통이다. 제 1 기억 소자 및 제 2 기억 소자는 동일한 박막 트랜지스터에 전기적으로 접속된다. 복수의 기억 소자들을 동일한 박막 트랜지스터에 전기적으로 접속함으로써, 구동 회로는 작게 만들어질 수 있고 반도체 장치 크기 감소는 패시브 매트릭스 타입 저장부를 포함하는 반도체 장치와 비교할 때 실현될 수 있다.
격벽은 하나의 메모리 셀 내의 복수의 기억 소자들 사이에 제공될 수 있다. 본 발명의 구조 3에서, 반도체 장치는 절연 표면상 제 1 전극, 제 1 전극상 격벽, 제 1 전극 및 격벽상 재료층, 및 재료층상 제 2 전극을 포함한다. 격벽의 일부는 제 1 전극상 격벽의 일부에 의해 둘러싸인 제 1 영역 및 제 1 전극의 단부 부분상 격벽의 일부에 의해 둘러싸이는 제 2 영역 사이에 제공된다. 제 1 영역에서, 적어도 제 1 전극, 재료층, 및 제 2 전극은 서로 겹쳐진다. 제 2 영역에서, 적어도 재료층 및 제 2 전극은 서로 겹쳐진다. 상기 격벽을 제공함으로써, 비록 메모리 셀들 사이의 간격이 좁아지더라도, 인접한 메모리 셀들 사이의 단락 회로 같은 결함은 방지될 수 있다; 그러므로, 고집적이 달성되고 단위 면적당 기억 용량은 증가될 수 있다.
제 1 전극은 제 1 전극의 일부가 쉽게 처리되는 순서로 두 개 이상의 층들의 적층 구조를 가질 수 있다. 본 발명의 구조 4에서, 반도체 장치는 절연 표면상 제 1 전극, 제 1 전극상의 격벽, 제 1 전극 및 격벽상의 재료층, 및 재료층 상의 제 2 전극을 포함한다. 제 1 전극은 두 개 이상의 층들의 적층 구조를 가진다. 하나의 메모리 셀에서, 제 1 전극상 격벽의 일부에 의해 둘러싸인 제 1 영역, 제 1 전극의 최하층의 단부 부분 및 재료층이 서로 겹쳐지는 제 2 영역, 및 재료층 및 제 1 전극의 적층된 층들의 최상층의 단부가 서로 겹쳐지는 제 3 영역은 포함된다. 격벽의 일부들은 각각 제 1 영역 및 제 2 영역 사이, 제 2 영역 및 제 3 영역 사이, 및 제 1 영역 및 제 3 영역 사이에 제공된다. 제 1 영역에서, 적어도 제 1 전극, 재료층 및 제2 전극은 서로 겹쳐진다. 제 2 영역에서, 적어도 재료층 및 제 2 전극은 서로 겹쳐진다. 제 1 전극의 최하층의 단부 및 최상 층의 단부는 다른 위치들에 있다. 제 1 전극에 대한 두 개 이상의 층들의 적층 구조를 사용함으로써, 비록 제 1 전극 표면이 복잡한 모양을 가지더라도, 제 1 전극은 에칭 조건 및 적층된 층들의 재료를 조절함으로서 정확하게 형성되고, 복수의 메모리 셀들의 기입 전압 변화는 감소될 수 있다.
게다가, 반도체 장치의 구성 3, 4에서, 반도체 장치는 또한 절연 표면상에 박막 트랜지스터를 포함할 수 있고, 제 1 전극은 액티브 매트릭스 타입 저장 부분을 형성하기 위하여 박막 트랜지스터에 전기적으로 접속될 수 있다. 게다가, 구조 3 또는 4에서 반도체 장치는 박막 트랜지스터 및 절연 표면상 안테나를 포함할 수 있고, 제 1 전극은 박막 트랜지스터에 전기적으로 접속될 수 있고 박막 트랜지스터를 포함하는 회로는 무선 신호와의 통신이 수행될 수 있도록 안테나에 전기적으로 접속될 수 있다. 안테나에 전기적으로 접속되는 회로, 기입 회로, 감지 증폭기, 출력 회로, 버퍼 등이 예로서 제시된다.
게다가, 상기된 각각의 구성에서, 제 1 전극은 다른 막 두께 및 적어도 하나의 단차를 각각 갖는 부분들을 포함할 수 있다. 선택적으로, 상기 제 1 전극은 각각 다른 막 두께 및 다른 테이퍼 각들을 갖는 적어도 두 개의 측면들을 포함할 수 있다.
게다가, 상기된 각각의 구성에서, 하나의 메모리 셀은 제 1 전극상에 복수의 영역들을 포함하고, 하나의 메모리 셀은 복수의 비트들을 기억할 수 있다.
게다가, 상기된 각각의 구조에서, 재료층은 유기 화합물을 포함할 수 있다. 따라서, 만약 다른 사람이 위조를 저지르기 위하여 메모리 셀을 분해하면, 유기 재료가 쉽게 식별될 수 없도록 유기 재료가 공기 또는 등등에 노출시 쉽게 변경되기 때문에, 위조가 극히 어렵다.
본 발명의 메모리 소자의 재료층에 대한 재료로서, 저분자 재료, 고분자 재료, 싱글릿(singlet) 재료, 트리플릿(triplet) 재료, 또는 등등은 사용될 수 있다. 재료층에 대한 재료로서, 높은 홀 전달 특성을 가진 물질은 사용될 수 있고, 예를 들어 4,4´-bis[N-(1-나프틸)-N-페닐-아미노]-비프헤닐(축약어: α-NPD), 4,4´-bis[N-(3-메틸프닐)-N-페닐-아미노]-비프헤닐(축약어: TPD), 4,4´,4˝-tris(N,N-디페닐-아미노)-트리페닐아민(축약어: TDATA), 4,4´,4˝-tris[N-(3-메틸프닐)-N-페닐-아미노]-트리페닐아민(축약어: MTDATA), 또는 4,4´-bis[N-(4-(N,N-di-m-톨라미노)페닐)-N-페닐아미노]비프헤닐(축약어: DNTPD) 같은 방향족 아민 바탕 화합물(즉, 벤젠 링 및 니트로겐의 결합을 가진 화합물)이 사용될 수 있고; 프탈로시아닌(축약어: H2Pc), 구리 프탈로시아닌(축약어: CuPc), 또는 베너딜 프탈로시아닌(축약어: VOPc) 등과 같은 프탈로시아닌 화합물은 사용될 수 있다. 게다가, 높은 전자 이동 특성을 가진 유기 화합물 재료는 사용될 수 있고, 상기 유기 화합물 재료는 예를 들어 tris(8-퀴놀린올라토)알루미늄(축약어: Alq3), tris(4-메틸-8-퀴놀린올라토)알루미늄(축약어: Almq3), bis(10-하이드록시벤조[h]-퀴놀린아토)베릴륨(축약어: BeBq2), 또는 bis(2-메틸-8-퀴놀린올라토)-4-페닐펜놀라토-알루미늄(축약어: BAlq) 같은 퀴놀린 스켈레톤 또는 벤조퀴놀린 스켈레톤 금속 복합물 또는 등등으로 형성된 재료, bis[2-(2-하이드록시페닐)벤조디아졸라토]아연(축약어: Zn(BOX)2) 또는 bis[2-(2-하이드록시페닐)벤조시아졸라토]아연(축약어: Zn(BTZ)2) 같은 옥사졸-바탕 또는 시아졸 바탕 리간드를 가진 금속 복합물 또는 등등으로 형성된 재료, 또는 기타 등등이 사용될 수 있다. 금속 복합물들과 달리, 2-(4-바이페닐이)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(축약어: PBD), 1,3-bis[5-(4-tert-부틸페닐)-1,3,4-옥사디아졸-2-2-yl]벤젠(축약어: OXD-7), 3-(4-tert-부틸페닐)-4-페닐-5-(4-바이페닐이)-1,2,4-트리아졸(축약어: TAZ), 3-(4-tert-부틸페닐)-4-(4-에틸페닐)-5-(4-바이페닐)-1,2,4-트리아졸(축약어 p-EtTAZ), 또는 배스옥스프로인(축약어: BCP)과 같은 화합물 또는 유사물이 사용될 수 있다. 게다가, 재료층처럼, 무기 화합물을 부분적으로 포함하는 재료는 사용될 수 있고 하나의 재료는 유기 화합물 재료만으로 형성된다.
정보의 조작 또는 비인증된 사용을 방지하기 위하여, 상이 역으로 변화되지 못하는 유기 재료 또는 무기 재료가 메모리 소자의 재료층에 사용될 때, 메모리에 대한 기입은 한번만 수행될 수 있다.
상 변화들이 가역적으로 변화하는 유기 재료(예를 들어, 바소페난트롤린(축약어: BPhen)) 또는 무기 재료(텔륨(Tel), 텔륨 옥사이드(TeOx), 안티몬(Sb), 셀레늄(Se), 또는 비스무쓰(Bi))가 반복 사용을 위한 메모리 소자의 재료층으로서 사용될 때, 메모리에 데이터를 기입하는 것은 여러번 수행될 수 있다. 게다가, 판독기/기입기는 유기 재료를 포함하는 메모리 소자에 기입 및 판독할 수 있다.
본 발명에 따라, 메모리 소자는 다중값을 가질 수 있다. 즉, 복수의 메모리 소자들이 배열되는 메모리 부분에서, 단위 면적당 기억 용량은 증가될 수 있다.
메모리 소자는 다중 값을 가지며, 높은 집적화를 수행할 수 있고; 그러므로, 메모리 소자의 영역은 감소될 수 있다.
게다가, 메모리 소자는 메모리 소자를 제어하기 위한 회로가 모든 단차들의 일부인 동일한 단차를 통하여 형성될 수 있는 동일한 기판상에 형성될 수 있고; 그러므로, 메모리 소자를 포함하는 반도체 장치는 저비용으로 제조될 수 있다.
게다가, 본 발명의 메모리 소자는 분리 방법 또는 전달 방법을 사용하여 수지 기판상에 제공될 수 있고; 그러므로, 메모리 소자를 포함하는 반도체 장치는 보다 얇고 가볍게 만들어질 수 있고 충격 저항은 개선될 수 있다.
게다가, 본 발명의 메모리 소자 및 동일한 수지 기판상에 안테나를 형성함으로써, 단차들의 수는 감소되고 우수한 충격 저항을 갖는 반도체 장치는 완성될 수 있다.
도 1a 내지 1d는 본 발명의 반도체 장치의 제조 단계를 도시하는 도면들.
도 2a 및 2b는 본 발명의 반도체 장치의 제조 단계를 도시하는 도면들.
도 3은 본 발명의 반도체 장치의 제조 단계를 도시하는 도면.
도 4a 및 4b는 본 발명의 반도체 장치의 제조 단계를 도시하는 도면들.
도 5a 및 5b는 실시 형태 2의 반도체 장치의 제조 단계를 도시하는 도면들.
도 6a 및 6b는 실시 형태 2의 반도체 장치의 제조 단계를 도시하는 도면들.
도 7은 실시 형태 2의 반도체 장치의 제조 단계를 도시하는 도면.
도 8a 및 8b는 실시 형태 2의 반도체 장치의 제조 단계를 도시하는 도면들.
도 9a 및 9b는 실시 형태 3의 반도체 장치의 제조 단계를 도시하는 도면들.
도 10은 실시 형태 3의 반도체 장치의 제조 단계를 도시하는 도면.
도 11a 및 11b는 실시 형태 4의 반도체 장치의 제조 단계를 도시하는 도면들.
도 12a 및 12b는 실시 형태 4의 반도체 장치의 제조 단계를 도시하는 도면들.
도 13a 및 13c는 실시 형태 2의 반도체 장치의 상면도들.
도 13b는 실시 형태 2의 반도체 장치의 단면도.
도 14a 내지 14c는 실시 형태 5의 반도체 장치의 제조 단계를 도시하는 도면들.
도 15a 및 15b는 실시 형태 5의 반도체 장치의 제조 단계를 도시하는 도면들.
도 16a는 본 발명의 반도체 장치의 구성예를 도시하는 도면.
도 16b는 본 발명의 반도체 장치를 포함하는 전자 장치를 도시하는 도면.
도 17a 및 17b는 본 발명의 반도체 장치를 포함하는 전자 장치를 도시하는 도면들.
도 18a 내지 18f는 본 발명의 반도체 장치의 용도를 도시하는 도면들.
본 발명의 실시예들은 이후에 도면들을 참조하여 기술될 것이다. 그러나, 본 발명이 많은 다른 모드들로 구현될 수 있고 상기 모드 및 세목이 본 발명의 범위 및 사상으로부터 벗어나지 않고 다양하게 변화될 수 있다는 것이 당업자에게 쉽게 이해된다. 그러므로, 본 발명은 실시 형태들의 설명으로 제한되는 것으로 고려되지 않는다. 동일한 부분들 또는 유사한 기능을 가진 부분들이 동일한 참조 번호에 의해 표시되고 상기 부분들의 설명은 생략된다.
[실시 형태 1]
이 실시 형태에서, 절연 기판으로서 유리 기판상에 메모리 소자를 포함하는 반도체 장치를 제조하는 방법은 기술된다. 전극 단차상에 메모리 소자의 재료층을 형성하는 방법은 기술된다. 메모리 소자 및 상기 메모리 소자를 제어하기 위한 회로(제어 회로)가 동일한 기판상에 형성되는 형태가 도시된다는 것이 주의된다.
첫 번째, 도 1a에 도시된 바와 같이, 분리층(402)은 유리 기판(401)상에 형성된다. 석영 또는 유사한 것은 절연 기판을 위하여 사용되고 유리 또한 절연 기판을 위하여 사용된다. 분리층(402)으로서, 금속 함유 막 또는 실리콘 함유 막은 기판상에 전체적으로 또는 선택적으로 형성된다. 분리층을 적어도 선택적으로 형성함으로써, 유리 기판(401)은 추후 벗겨질 수 있다. 금속으로서, 단일 층 또는 W, Ti, Ta, Mo, Nd, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os 및 Ir로부터 선택된 원소 또는 주성분으로서 상기 금속들을 포함하는 합금 재료 또는 화합물의 단일층 또는 적층된 층들은 사용될 수 있다. 화합물 재료로서, 상기 금속의 산화물 또는 질화물은 사용될 수 있다. 게다가, 실리콘 함유 막의 상태는 임의의 결정 상태, 비결정 상태, 및 마이크로결정 상태일 수 있다. 분리층(402)을 제거하기 위한 속도는 상기 상태에 따라 제어될 수 있다.
다음, 절연층(403)은 분리층(402)을 커버하기 위하여 형성된다. 절연층(403)은 실리콘 산화물, 실리콘 질화물 등으로 형성된다. 그 다음, 반도체 층은 절연층(403)상에 형성되고, 반도체 층은 금속 촉매, 또는 유사물을 사용하여 레이저 결정화, 열적 결정화에 의해 결정화되고, 그 다음 섬 모양 반도체 층을 형성하기 위하여 목표된 모양으로 패턴화된다. 레이저 결정화는 연속적인 파 레이저 또는 펄스 레이저를 사용하여 수행될 수 있다. 레이저로서, Ar 레이저, Kr 레이저, 엑시머 레이저, YAG 레이저, Y2O3 레이저, YVO4 레이저, YLF 레이저, YAIO3 레이저, 유리 레이저, 루비 레이저, 알렉산더 레이저, Ti:사파이어 레이저, 구리 증기 레이저, 및 금 증기 레이저 중 하나 이상이 사용될 수 있다. 예를 들어, 펄스 엑시머 레이저가 사용될 수 있다. 반도체 층은 0.2 ㎛, 일반적으로 40 내지 170 ㎚, 및 바람직하게 50 내지 150 ㎚의 두께를 가지도록 형성된다. 반도체 층에서, 비결정질 반도체, 마이크로결정 반도체, 유기 반도체, 또는 유사물은 결정 반도체로서 사용될 수 있다. 게다가, 반도체 층은 예를 들어 실리콘 및 게르마늄의 혼합된 재료를 이용하여 실리콘 함유 재료를 사용하여 형성될 수 있다.
다음, 게이트 절연층(405)이 반도체 층을 커버하기 위하여 형성된다. 게이트 절연층(405)은 실리콘 산화물, 실리콘 질화물 등을 사용하여 형성된다. 게이트 절연층(405)은 CVD 방법, 열적 산화 방법, 또는 유사 방법에 의해 형성될 수 있다. 선택적으로, 반도체 층 및 게이트 절연층(405)은 CVD 방법에 의해 연속적으로 형성될 수 있고, 추후에 동시에 패턴화될 수 있다. 이 경우, 각각의 층 사이의 경계에서 불순물 오염물은 억제될 수 있다.
그 다음, 게이트 전극층(406)이 형성된다. 게이트 전극층(406)은 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 및 구리(Cu)로부터 선택된 원소, 또는 주성분으로서 상기 원소들을 포함하는 합금 재료 또는 화합물 재료를 사용하여 형성되고, 목표된 모양으로 패턴화된다. 포토리소그리패 방법으로 패턴화하는 경우, 게이트 전극의 폭은 플라즈마 에칭 또는 등등에 의해 좁아진 폭을 가진 레지스터 마스크를 사용하여 보다 좁아지게 될 수 있다. 따라서, 트랜지스터의 성능은 개선될 수 있다. 게이트 전극층(406)은 단일 층 구조 또는 적층 구조를 가질 수 있다. 도 1a는 게이트 전극 층(406)이 적층 구조를 갖는 경우를 도시한다.
다음, 도전형에 제공하는 불순물 원소들은 불순물 영역(407)을 형성하기 위하여 반도체 층에 부가된다. 불순물 영역(407)은 포토리소그래피에 의해 형성된 레지스터 마스크를 사용하고 인, 비소, 또는 붕소 같은 불순물 원소를 부가함으로써 형성된다. 불순물 원소에서, n 채널 타입 또는 p 채널 타입의 극성은 결정될 수 있다.
그 다음, 도 1b에 도시된 바와 같이, 절연층은 예를 들어 실리콘 질화물 같은 실리콘 함유 절연체로 형성되고, 절연층은 게이트 전극의 측 표면과 접촉하는 절연층(또한 측벽이라 함)(409)을 형성하기 위하여 이방적으로(수직으로) 에칭된다. 측벽이 형성될 때, 게이트 절연층(405)은 에칭될 수 있다.
그 다음, 불순물들은 절연층(측벽)(409) 바로 아래에 제 1 불순물 영역(410) 및 제 1 불순물 영역(410)보다 높은 불순물 농도를 가진 제 2 불순물 영역(411)을 형성하기 위하여 반도체 층에 추가로 부가된다. 상기 불순물 영역들을 갖는 구조는 LDD(Lightly Doped Drain) 구조라 불린다. 제 1 불순물 영역(410)이 게이트 전극층(406)과 겹칠 때, 상기 구조는 GOLD(게이트-드레인 오버랩 LDD) 구조라 불린다.
그 다음, 도 1c에 도시된 바와 같이, 절연층은 반도체 층 및 게이트 전극 층(406)을 커버하기 위하여 형성된다. 절연층은 절연 특성을 가진 무기 재료, 유기 재료 등을 이용하여 형성된다. 절연 특성을 갖는 무기 재료로서, 실리콘 산화물, 실리콘 질화물 등이 사용될 수 있다. 절연 특성을 가진 유기 재료로서, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, 레지스트, 벤조사이클로부텐, 실록산, 또는 폴리실라잔은 사용될 수 있다. 실록산은 실리콘(Si) 및 산소(O)의 본딩을 포함하는 수지이고 실리콘(Si) 및 산소(O)의 본드에 의해 형성된 스켈레톤 구조를 가진다. 실록산의 대체물로서, 적어도 수소(예를 들어, 알킬 그룹 또는 방향족 하이드로카본)를 포함하는 유기 그룹은 사용된다. 선택적으로, 플루오로 그룹은 대체물로서 사용될 수 있다. 게다가 선택적으로, 적어도 수소를 포함하는 풀루오로 그룹 및 유기 그룹은 대체물로서 사용될 수 있다. 폴리실라잔은 시작 물질로서 실리콘(Si) 및 질소(Ni)의 본드를 가진 폴리머 재료를 사용하여 형성된다.
도 1c는 절연층이 적층 구조를 가지도록 형성되고, 제 1 절연층(414a), 제 2 절연층(414b) 및 제 3 절연층(414c)이 바닥으로부터 순서적으로 형성되는 모드를 도시한다. 제 1 절연층(414a)은 반도체 층의 댕글링 본드(dangling bond)가 수소에 의해 감소될 수 있기 때문에 많은 수소를 포함하도록 플라즈마 CVD 방법에 의해 바람직하게 형성된다.
제 2 절연층(414b)은 평탄도가 개선될 수 있기 때문에 유기 재료를 사용하여 바람직하게 형성된다. 제 3 절연층(414c)은 바람직하게 유기 재료로 형성된 제 2 절연층(414b)으로부터 습기 또는 등등의 방출을 방지하거나 제 2 절연층(414b)을 통하여 습기의 침입을 방지하기 위하여 무기 재료를 사용하여 형성된다.
그 다음, 접촉 홀은 제 2 불순물 영역(411)을 노출시키기 위하여 절연층내에 형성되고, 도 1d에 도시된 바와 같이, 도전층(415)은 접촉 홀을 충전하기 위하여 형성된다. 도전층(415)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 및 텅스텐(W)으로 부터 선택된 원소, 상기 원소들을 포함하는 합금 막, 상기 원소들 및 실리콘을 포함하는 합금 막, 또는 등등을 포함한다. 게다가, 도전층(415)은 단일층 구조 또는 적층 구조를 갖도록 형성된다. 그 후, 도전층(415)은 목표된 형태로 패턴화되고, 소스 전극, 드레인 전극 및 다른 전극들은 동시에 형성된다.
소스 전극 및 드레인 전극 사이에서 접촉 저항을 감소시키기 위하여; 그리고 제 2 불순물 영역(411)에서 접촉 저항을 감소시키기 위하여, 실리사이드는 불순물 영역상에 형성될 수 있다. 예를 들어, 금속 원소(통상적으로, Ni)를 포함하는 막은 제 2 불순물 영역(411)에 형성되고 어닐링 노, 레이저 어닐링 방법, 또는 급속 열적 어닐링 방법(RTA 방법(rapid thermal annealing method))을 사용하는 열적 어닐링 방법에 의해 가열된다. 결과적으로, 금속 원소 및 실리콘을 포함하는 실리사이드는 제 2 불순물 영역상에 형성된다; 그러므로, 전류 또는 이동성 개선은 실현될 수 있다.
이런 방식에서, 박막 트랜지스터들은 제어 회로부(202) 및 메모리 소자 영역(201)에서 완성된다. 제어 회로부(202)에서, 회로(예를 들어, 기입 회로, 판독 회로, 감지 증폭기, 출력 회로, 버퍼 등)은 박막 트랜지스터들을 사용하여 형성된다.
다음, 절연층(416)은 도전층(415)을 커버하기 위하여 형성된다. 절연층(416)은 절연 특성을 가진 무기 재료, 유기 재료 등을 사용하여 형성되고, 단일 층 구조 또는 적층 구조를 가질 수 있다. 제 1 절연층(414a), 제 2 절연층(414b), 및 제 3 절연층(414c)과 유사한 무기 재료 또는 유기 재료가 이용될 수 있다.
그 다음, 도 2a에 도시된 바와 같이, 접촉 홀은 도전층(415)을 노출시키기 위하여 절연층(416) 내에 형성되고, 도전층(417)은 접촉 홀을 충전하기 위하여 형성된다. 도전층(417)은 단일 층 구조 또는 적층 구조를 가지도록 형성될 수 있다. 도전층(417)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 및 텅스텐(W)으로부터 선택된 원소, 상기 원소들을 포함하는 합금 막, 상기 원소들 및 실리콘을 포함하는 합금 막 등으로 형성된 막을 포함한다. 선택적으로, 도전층(417)은 인듐 주석 산화물(ITO), 실리콘 산화물을 포함하는 인듐 주석 산화물, 또는 2 내지 20%의 아연 산화물을 포함하는 인듐 산화물 같은 열 전송 재료를 사용하여 형성될 수 있다. 그 후, 도전층(417)은 목표된 형태로 패턴화된다. 패턴화된 도전층(417)은 메모리 소자의 하부 전극으로서 기능할 수 있다.
비록 메모리 소자의 하부 전극이 도전층(417)으로 형성되는 경우를 이 실시 형태가 도시하지만, 도전층(415)으로도 형성될 수 있다. 즉, 박막 트랜지스터의 소스 전극 또는 드레인 전극일 도전층(415)은 메모리 소자의 하부 전극에 대해 공통으로 사용될 수 있다.
다음, 절연층은 패턴화된 도전층(417)을 커버하기 위하여 형성되고, 복수의 개구부들이 제공된다. 도 2a는 두 개의 개구부들이 제공되는 실시예를 도시한다. 격벽(418)은 도전층(417)을 노출시키고 도전층(417)의 단부를 커버하는 개구부(902); 및 도전층(417)을 노출시키고 도전층(417)의 단부가 형성되는 개구부(901)를 구비한다. 격벽(418)은 유기 재료, 무기 재료, 또는 등등을 사용하여 형성될 수 있다. 제 1 절연층(414a), 제 2 절연층(414b), 및 제 3 절연층(414c)과 유사한 무기 재료 또는 유기 재료는 사용될 수 있다. 격벽(418)의 개구부의 측면은 바람직하게 테이퍼되고, 추후에 형성될 박막의 파괴를 방지할 수 있다.
다음, 도 2b에 도시된 바와 같이, 메모리 소자의 재료층(408)은 격벽의 개구부내에 형성된다. 메모리 소자의 재료층(408)은 기상 증착 방법, 스핀 코팅 방법, 또는 잉크젯 방법에 의해 특성화된 비말 방출 방법(droplet discharging method)에 의해 형성될 수 있다.
메모리 소자의 재료층(408)은 발광 소자에 포함된 발광성 층과 동일한 재료를 사용하여 형성되고 메모리 소자 발광 소자는 공통 단계를 사용하여 형성될 수 있다. 발광 소자로서, 발광층으로서 유기 화합물을 포함하는 유기 EL 소자 또는 발광성 무기 재료를 이용하는 무기 EL 소자가 이용될 수 있다. 즉, 디스플레이 기능을 갖는 메모리 장치가 형성될 수 있다.
다음, 반대 전극(420)인 도전층은 형성된다. 반대 전극(420)은 메모리 소자 영역의 전체 표면상에 형성되고, 포토리소그래피 방법에 의한 패터닝은 요구되지 않는다. 말할 필요없이, 반대 전극(420)은 패터닝에 의해 선택적으로 형성될 수 있다. 반대 전극(420)은 메모리 소자의 상부 전극으로서 기능할 수 있다.
따라서, 도전층(417)을 포함하는 메모리 소자(426), 메모리 소자의 재료층(408), 및 반대 전극(420)이 형성된다.
특히, 보호 막으로서 기능하는 절연층(421)이 형성된다. 충격 저항을 개선하기 위하여, 절연층(421)은 바람직하게 두껍게 형성된다. 그러므로, 절연층(421)은 바람직하게 에폭시 수지 또는 폴리이미드 수지 같은 유기 재료를 이용하여 형성된다. 게다가, 건조제는 바람직하게 흡습성을 제공하기 위하여 절연층(21)에서 분산된다. 이것은 메모리 소자의 재료층이 유기 재료를 사용하여 형성되는 경우 습기의 침입이 방지될 수 있기 때문이다. 이런 방식으로 절연층(421)으로 밀봉함으로써, 불필요한 산소 및 습기의 침투가 방지될 수 있다.
이런 방식으로, 제어 회로부(202)로 제공된 박막 트랜지스터들을 포함하는 회로는 형성되고, 회로와 공통 단계를 통하여 회로와 동일한 기판상에 형성되고 메모리 소자 영역(201)에 제공되는 메모리 소자(426), 및 메모리 소자(426)에 접속되는 박막 트랜지스터가 형성될 수 있다. 메모리 소자는 박막 트랜지스터에 의해 제어된다. 이런 방식에서, 박막 트랜지스터가 메모리 소자에 접속되는 모드는 활성 매트릭스 타입이라고 불린다.
본 발명의 메모리 장치에서, 메모리 소자(426) 및 제어 회로는 공통 단계를 통하여 동일한 기판상에 형성될 수 있다; 그러므로 제조 비용은 감소될 수 있다. 게다가, 종래의 IC에 의해 형성된 메모리 소자를 장착하는 단계가 요구되지 않기 때문에, 제어 회로와의 접속 결함은 방지될 수 있다.
도 3은 메모리 소자(426)에 전력 등을 공급하기 위한 안테나(430)가 제공되는 모드를 도시한다. 이 실시 형태는 안테나(430)가 격벽내에 제공된 개구부내에 형성되는 모드를 도시한다.
안테나(430)는 메모리 소자 영역(201)에 제공된 박막 트랜지스터에 전기적으로 접속되는 전극(419)에 접속되도록 형성될 수 있다. 안테나에 대한 도전 재료로서, 알루미늄(Al), 티타늄(Ti), 은(Ag), 구리(Cu), 금(Au), 플래티늄(Pt), 니켈(Ni), 팔라듐(Pd), 탄탈륨(Ta), 및 몰리브덴(Mo)으로부터 선택된 원소, 또는 주성분으로서 상기 원소들을 포함하는 합금 재료 또는 화합물 재료는 사용될 수 있다. 도전층은 단일층 구조 또는 적층 구조를 가지도록 형성된다. 안테나에 대한 도전 재료로서, Cu(구리), Ag(은), 또는 Al(알루미늄) 같은 저저항 재료는 바람직하게 사용된다. 게다가, 안테나(430)는 저항을 낮추기 위하여 두껍게 형성된다. 안테나(430)는 기상 증착 방법, 프린팅 방법, 도금 방법, 또는 잉크젯 방법에 의해 전형화된 비말 방출 방법에 의해 형성될 수 있다.
이런 방식으로 동일한 기판상에 안테나(430) 및 박막 트랜지스터를 형성함으로써, 판독기/기입기 장치와의 무선 통신은 수행될 수 있다. 결과적으로, 다중값 정보는 고장없이 메모리 소자(426)로부터 얻어질 수 있다. 예를 들어, 전자기 결합 방법 또는 전자기 유도 방법(예를 들어, 13.56MHz 대역)은 반도체 장치의 신호 전송 방법으로서 구현되고, 자기장 밀도 변화에 의해 발생되는 전자기 유도는 사용된다. 그러므로, 안테나로서 기능하는 도전층은 환형(예를 들어, 루프 안테나) 또는 나선형(예를 들어, 나선형 안테나)로 형성된다. 게다가, 마이크로파 방법(예를 들어, UHF 대역(860 내지 960 MHz 대역), 2.45GHz 대역 등)이 반도체 장치의 신호 전송 방법으로서 채용될 때, 안테나로서 기능하는 도전층의 길이 같은 모양은 신호 전송을 위하여 사용되는 전자기파의 파장을 고려하여 적당하게 설정될 수 있다. 예를 들어, 안테나로서 기능하는 도전층은 선형 모양(예를 들어, 이극 안테나), 편평항 모양(예를 들어, 패치 안테나), 리본 모양, 또는 등등으로 형성될 수 있다. 안테나로서 기능한 도전층의 모양은 선형 모양으로 제한되지 않고, 안테나로서 기능하는 도전층은 전자기파의 파장을 고려하여 곡선 모양, 민더링(meandering) 모양 또는 그 결합으로 형성될 수 있다.
비록 메모리 소자 영역 및 안테나를 구비하는 반도체 장치가 상기된 단계들을 통하여 완성될 수 있지만, 그루브는 도 4a에 도시된 바와 같이 그 후 형성되고, 에천트(441)는 유리 기판(401)이 벗겨지도록 그루브에 도입될 수 있다. 이 때, 절연층(421)상에 부착된 수지 기판(440)은 바람직하게 유리 기판(401)을 쉽게 벗겨지게 하도록 지지 베이스로서 사용된다. 수지 기판(440)이 절연층(421)의 부착 기능을 사용하여 부착될 수 있다는 것이 주의된다. 수지 기판(440)은 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 또는 폴리에테르술폰(PES)에 의해 특정된 플라스틱; 또는 아크릴 같은 합성 수지를 사용하여 형성될 수 있다. 상기 수지 기판은 매우 얇고, 가요성을 가진다. 그러므로, 유리 기판(401)은 절연층(421)상에 롤업(roll-up) 수지 기판(440)을 부착함으로써 순차적으로 벗겨질 수 있다. 상기 단계는 대량 생산에 적당하다.
에천트(441)는 분리층(402)이 선택적으로 에칭될 수 있는한 특정 타입으로 특히 제한되지 않는다. 예를 들어, 할로겐 화합물은 사용될 수 있다. 비결정질 실리콘 또는 텅스텐은 분리층을 위하여 사용되고, ClF3(클로라인 트리풀로라이드)는 에천트로서 사용될 수 있다. 게다가, 실리콘 산화물은 분리층을 위하여 사용되고, HF(하이드로겐 플루오라이드)는 에천트로서 사용될 수 있다.
본 발명은 분리층이 에천트에 의해 선택적으로 에칭되는 분리 방법으로 제한되지 않고, 다른 공지된 분리 방법들은 사용될 수 있다. 예를 들어, 금속 산화물 막(예를 들어, 텅스텐 산화물막 또는 몰리브덴 산화물 막)은 집적 회로 및 높은 열 저항을 가진 기판 사이에 제공될 수 있고, 금속 산화물 막이 약해진 후, 금속 산화물 막상에 제공된 TFT를 포함하는 집적 회로는 벗겨질 수 있다. 선택적으로, 분리층의 적어도 일부는 레이저 광으로 조사에 의해 파괴될 수 있어서, TFT를 포함하는 집적 회로는 기판으로부터 벗겨질 수 있다.
그 다음, 도 4b에 도시된 바와 같이, 수지 기판(442)은 벗겨진 유리 기판(401) 대신 부착된다. 수지 기판(442)이 수지 기판(440)과 유사한 재료를 사용하여 형성될 수 있다는 것이 주의된다.
이런 방식으로 유리 기판(401)을 벗김으로써, 메모리 소자를 포함하는 반도체 장치의 두께 및 무게 감소는 달성되고 가요성 및 충격 저항은 개선될 수 있다.
게다가, 기판은 각각 메모리 소자를 포함하는 복수의 반도체 장치들로 분할된다. 결과적으로, 메모리 소자를 포함하는 반도체 장치의 비용 감소는 달성될 수 있다.
게다가, 유리 배리어 층 같은 보호층은 수지 기판들(440, 442)의 각각의 표면상에 제공될 수 있다. 보호층의 제공은 산소 및 알칼리 원소들의 침입을 방지하여, 신뢰성은 개선될 수 있다. 보호층은 알루미늄 질화물 막 또는 실리콘 질화물 막 같은 질소 함유 무기 재료를 사용하여 형성된다.
비록 유리 기판(401)이 제거되고 수지 기판들(440, 442)이 부착되는 모드를 이 실시 형태가 도시하지만, 본 발명은 이것으로 제한되지 않는다. 메모리 소자를 포함하는 반도체 장치의 무게 및 두께의 감소는 유리 기판(401)을 제거함으로써 달성될 수 있다는 것이 주의된다.
비록 반도체 층, 게이트 절연층 및 게이트 전극 층이 기판상에 순차적으로 적층되는 적층 구조를 이 실시 형태에서 박막 트랜지스터가 가지더라도, 본 발명에 사용된 박막 트랜지스터는 이런 구조로 제한되지 않고, 상기 구조는 사용될 수 있고, 여기에서 게이트 전극 층, 절연층 및 반도체 층은 이런 순서로 적층된다. 게다가, 비록 박막 트랜지스터가 제 1 불순물 영역(또한 저농도 불순물 영역이라 함)(410) 및 제 2 불순물 영역(또한 고농도 불순물 영역이라고도 함)(411) 같은 불순물 영역들을 가질지라도, 본 발명은 이들로 제한되지 않고, 균일한 불순물 농도를 갖는 단일 드레인 구조는 또한 사용될 수 있다.
게다가, 다층 구조는 이 실시 형태에서 도시된 복수의 박막 트랜지스터들이 적층되는 경우 제공될 수 있다. 상기 다층 구조가 사용될 때, 낮은 유전 상수(낮은 k) 재료는 바람직하게 적층된 박막 트랜지스터들 사이의 절연층에 생성되는 기생 캐패시턴스를 가소시키기 위하여 절연층의 재료로서 사용된다. 예를 들어, 상기된 재료들외에, 에폭시 수지 또는 아크릴 수지 같은 수지 재료, 또는 실록산 같은 유기 재료는 사용될 수 있다. 기생 캐패시턴스를 감소시키는 다층 구조를 사용함으로써, 메모리 장치의 영역 감소, 고속 동작 및 저전력 소비는 달성될 수 있다.
이런 방식으로, 본 발명에서, 메모리 셀은 하나의 메모리 셀에 다중 값을 가질 수 있다. 따라서, 반도체 장치의 메모리 영역의 기억 용량이 증가될 수 있다.
[실시 형태 2]
이 실시 형태에서, 절연 기판으로서 유리 기판상에 메모리 소자를 형성하는 방법은 기술된다. 전극은 적층된 막으로 구성되고 메모리 소자는 복수의 전극 단차들상에 형성된다. 메모리 소자를 제어하기 위한 메모리 소자 및 회로(제어 회로)가 공통 단계를 통하여 동일한 기판상에 형성되는 형태가 도시된다는 것이 주의된다. 게다가, 실시 형태 1과 동일한 단계의 일부들은 동일한 도면들 및 동일한 참조 번호들을 이용하여 기술된다.
첫째, 도 1a와 동일한 방식으로, 분리층(402)은 유리 기판(401)상에 형성된다. 석영 등은 유리뿐만 아니라 절연 기판을 위해 사용된다. 분리층(402)은 기판상에 전체적으로 또는 선택적으로 금속을 함유하는 막 또는 실리콘을 함유하는 막을 형성함으로써 얻어질 수 있다.
다음, 실시 형태 1과 동일한 방식으로, 절연층(403)은 분리층(402)을 커버하기 위하여 형성된다. 절연층(403)은 실리콘 산화물, 실리콘 질화물 등으로 형성된다. 그 다음, 반도체 층은 절연층(403)상에 형성되고 레이저 결정화, 금속 촉매를 사용하는 열적 결정화 등에 의해 결정화되고, 그 다음 섬 모양 반도체 층을 형성하기 위하여 목표된 모양으로 패턴화된다. 레이저 결정화는 연속적인 파 레이저 또는 펄스 레이저를 사용하여 형성될 수 있다.
다음, 실시 형태 1과 동일한 방식으로, 게이트 절연층(405)은 반도체 층을 커버하기 위하여 형성된다. 게이트 절연층(405)은 실리콘 산화물, 실리콘 질화물, 또는 등등을 사용하여 형성된다. 게이트 절연층(405)은 CVD 방법, 열적 산화 방법, 또는 등등에 의해 형성될 수 있다. 선택적으로, 반도체 층 및 게이트 절연층(405)은 CVD 방법에 의해 연속적으로 형성될 수 있고, 추후 동시에 패턴화될 수 있다. 이 경우, 각각의 층 사이의 경계에서 불순물 오염물은 억제될 수 있다.
그 다음, 실시 형태 1과 동일한 방식으로, 게이트 전극 층(406)은 형성된다. 게이트 전극층(406)은 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 및 구리(Cu)로부터 선택된 원소, 또는 주성분으로서 상기 원소들을 포함하는 합금 재료 또는 화합물 재료를 사용하여 형성되고, 목표된 모양으로 패턴화된다. 포토리소그래피 방법에 의한 패터닝의 경우, 게이트 전극의 폭은 플라즈마 에칭 또는 등등에 의해 좁아지는 폭을 가진 레지스트 마스크를 사용하여 보다 좁아지게 될 수 있다. 따라서, 트랜지스터의 성능은 개선될 수 있다. 게이트 전극 층(406)은 단일 층 구조 또는 적층 구조를 가질 수 있다.
다음, 실시 형태 1과 동일한 방식으로, 도전 타입에 가한 불순물 원소들은 불순물 영역(407)을 형성하기 위하여 반도체 층에 부가된다. 불순물 영역(407)은 포토리소그래피에 의해 형성된 레지스터 마스크를 사용하고 인, 비소 또는 붕소 같은 불순물 원소를 부가함으로써 형성된다. 불순물 원소에서, n 채널 타입 또는 p 채널 타입의 극성은 결정될 수 있다.
그 다음, 실시 형태 1과 동일한 방식으로, 도 1b에 도시된 바와 같이, 절연층은 예를 들어 실리콘 질화물 같은 실리콘 함유 절연체로 형성되고, 절연층은 게이트 전극의 측 표면과 접촉하는 절연층(또한 측벽이라 함)(409)을 형성하기 위하여 이방적으로(수직으로) 에칭된다. 측벽이 형성될 때, 게이트 절연층(405)은 에칭될 수 있다.
그 다음, 실시 형태 1과 동일한 방식으로, 불순물들은 절연층(측벽)(409) 바로 아래에 제 1 불순물 영역(410) 및 제 1 불순물 영역(410)보다 높은 불순물 농도를 가진 제 2 불순물 영역(411)을 형성하기 위하여 반도체 층에 추가로 부가된다.
그 다음, 실시 형태 1과 동일한 방식으로, 절연층은 반도체 층 및 게이트 전극 층(406)을 커버하기 위하여 형성된다. 절연층은 절연 특성을 가진 무기 재료, 유기 재료 등을 사용하여 형성된다. 절연 특성을 가진 무기 재료로서, 실리콘 산화물, 실리콘 질화물 등이 사용될 수 있다. 절연 특성을 가진 유기 재료로서, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, 레지스트, 벤조사이클로부텐, 실록산, 또는 폴리실라잔은 사용될 수 있다.
여기서, 도 1c와 유사하게, 절연층이 적층 구조를 가지도록 형성되는 모드는 도시되고, 제 1 절연층(414a), 제 2 절연층(414b), 및 제 3 절연층(414c)은 바닥에서 이런 순서로 형성된다. 제 1 절연층(414a)은 반도체 층의 댕글링 본드(dangling bond)가 수소에 의해 감소될 수 있기 때문에 많은 수소를 포함하도록 플라즈마 CVD 방법에 의해 바람직하게 형성된다. 제 2 절연층(414b)은 평탄도가 개선될 수 있기 때문에 유기 재료를 사용하여 바람직하게 형성된다. 제 3 절연층(414c)은 바람직하게 유기 재료로 형성된 제 2 절연층(414b)으로부터 습기 등의 방출을 방지하거나 제 2 절연층(414b)을 통하여 습기의 침입을 방지하기 위하여 무기 재료를 사용하여 형성된다.
그 다음, 접촉 홀은 제 2 불순물 영역(411)을 노출시키기 위하여 절연층내에 형성되고, 도 1d에 도시된 바와 같이, 도전층(415)은 접촉 홀을 충전하기 위하여 형성된다. 도전층(415)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 및 텅스텐(W)으로부터 선택된 원소, 상기 원소들을 포함하는 합금 막, 상기 원소들 및 실리콘을 포함하는 합금 막 등을 포함한다. 게다가, 도전층(415)은 단일층 구조 또는 적층 구조를 가지도록 형성된다. 그 후, 도전층(415)은 목표된 모양으로 패턴화되고, 소스 전극, 드레인 전극, 및 다른 전극들은 동시에 형성된다.
소스 전극 및 드레인 전극 사이에서 접촉 저항을 감소시키기 위하여; 그리고 제 2 불순물 영역(411)에서 접촉 저항을 감소시키기 위하여, 실리사이드는 불순물 영역상에 형성될 수 있다. 예를 들어, 금속 원소(통상적으로, Ni)를 포함하는 막은 제 2 불순물 영역(411)에 형성되고 어닐링 노, 레이저 어닐링 방법, 또는 급속 열적 어닐링 방법(RTA 방법)을 사용하는 열적 어닐링 방법에 의해 가열된다. 결과적으로, 금속 원소 및 실리콘을 포함하는 실리사이드는 제 2 불순물 영역상에 형성된다; 그러므로, 전류 또는 이동성 개선은 실현될 수 있다.
이런 방식에서, 박막 트랜지스터들은 제어 회로부(202) 및 메모리 소자 영역(201)에서 완성된다. 제어 회로부(202)에서, 회로는 박막 트랜지스터들을 사용하여 형성된다.
다음, 실시 형태 1과 동일한 방식으로, 절연층(416)은 도전층(415)을 커버하기 위하여 형성된다. 절연층(416)은 절연 특성을 가진 무기 재료, 유기 재료 또는 등등을 사용하여 형성되고, 단일 층 구조 또는 적층 구조를 가질 수 있다. 제 1 절연층(414a), 제 2 절연층(414b), 및 제 3 절연층(414c)과 유사한 무기 재료 또는 유기 재료는 절연층(416)을 위하여 사용될 수 있다.
그 후, 도 5a에 도시된 바와 같이, 절연층(416)은 도전층(415)이 노출되도록 접촉 홀을 형성하기 위하여 선택적으로 노출되고, 도전층들(903, 904)은 접촉 홀을 충전하기 위하여 적층된다. 각각의 도전층들(903, 904)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 및 텅스텐(W)으로부터 선택된 원소, 상기 원소를 포함하는 합금 막, 상기 원소들 및 실리콘을 포함하는 합금 막, 또는 등등으로 형성된 막을 포함한다. 선택적으로, 도전층들(903, 904)은 인듐 주석 산화물(ITO), 실리콘 산화물을 함유하는 인듐 주석 산화물, 또는 20%의 아연 산화물을 함유하는 인듐 산화물과 같은 광 전송 재료를 이용하여 형성될 수 있다. 도 5a에서, 티타늄은 도전층(903)을 위하여 이용되고 알루미늄은 도전층(904)을 위하여 이용된다. 도전층(904)은 다른 높이를 가진 두 개의 단차들이 제공될 수 있도록, 도전층(903)보다 두껍게 만들어진다. 상기 방법은 하기에 기술된다.
도 5b에 도시된 바와 같이, 도전층들(903, 904)은 목표된 모양으로 처리된다. 도전층들(903, 904)은 도전층(904)의 표면을 노출시키기 위하여 처리된다. 도전층(904)은 다른 높이를 가진 두 개의 단차들이 제공되도록, 도전층(903)보다 두껍게 만들어진다. 단차가 보다 높을수록, 메모리 소자의 브레이크다운 전압은 낮아진다는 것이 고려된다. 그러므로, 하부 전극을 사용하는 다른 높이를 구비하는 두 개의 단차들을 제공함으로써, 다른 브레이크다운 전압의 메모리 소자를 가진 두 개의 메모리들은 형성될 수 있다. 즉, 도전층들(903, 904)은 메모리 소자의 하부 전극으로서 기능하고 메모리 소자의 브레이크다운 전압을 조절하기 위한 단차들로서 기능한다.
다음, 도 6a에 도시된 바와 같이, 절연층은 도전층들(903, 904)을 커버하기 위하여 형성되고, 복수의 개구부들은 제공된다. 개구부들(905, 906, 907)을 구비한 격벽(418)이 형성된다.
상기된 바와 같이, 복수의 개구부들 및 복수의 단차들을 갖는 도전층이 형성될 수 있다.
메모리 소자의 하부 전극이 도전층들(903, 904)로 형성되는 경우를 이 실시예가 도시하지만, 박막 트랜지스터의 소스 전극 및 드레인 전극인 도전층(415)은 메모리 소자의 하부 전극에 공통적으로 사용될 수 있다.
다음, 도 6b에 도시된 바와 같이, 메모리 소자의 재료층(408)은 격벽의 개구부에 형성된다. 메모리 소자의 재료층(408)은 기상 증착 방법, 스핀 코팅 방법, 또는 잉크 방법에 의해 특성화된 비말 방출 방법에 의해 형성될 수 있다.
메모리 소자의 재료층(408)은 발광 소자에 포함된 발광성 층과 동일한 재료를 사용하여 형성되기 때문에, 메모리 소자 및 발광 소자는 공통 단계를 사용하여 형성될 수 있다. 즉, 디스플레이 기능을 갖는 메모리 장치가 형성될 수 있다.
다음, 반대 전극(420)인 도전층이 형성된다. 반대 전극(420)은 메모리 소자 영역의 전체 표면상에 형성되기 때문에, 포토리소그래피 방법에 의한 패터닝은 요구되지 않는다. 말할 필요없이, 반대 전극(420)은 패터닝에 의해 선택적으로 형성될 수 있다. 반대 전극(420)은 메모리 소자의 상부 전극으로서 기능할 수 있다.
따라서, 도전층(417)을 포함하는 메모리 소자(426), 메모리 소자의 재료층(408), 및 반대 전극(420)이 형성된다. 하나의 메모리 셀에서, 3개의 개구부들(905, 906, 907)에 대응하는 3개의 메모리 소자들은 형성되고, 이 메모리 셀은 전기 저항이 변화되는 3개의 전압 값들을 가진다. 전기 저항이 변화되는 이런 전압 값은 판독 전압 값(또는 판독 전류 값) 또는 기입 전압 값(또는 기입 전류 값)에 대응한다.
복수의 개구부들을 가진 제조된 메모리의 판독 전류값의 변화는 수학식을 사용하여 상세히 기술된다. 단락 회로전 메모리 재료층의 저항값은 Ra에 의해 표시된다. 반대 전극 및 단락 회로 앞의 하부 전극의 저항은 각각 개구부들(905, 906, 907)과 관련하여 R1, R2, 및 R3로 표시된다. 판독이 수행될 때 메모리 소자에 인가된 전압은 Vr로 표시된다. 기입전 판독 전류값은 수학식 1에 의해 표현된다.
Figure pat00001
Ra>>R1,R2,R3이 만족된다는 가정하에서 방법이 수행된다는 것이 주의된다. 제 1 기입이 수행될 때, 단락 회로는 개구부(906)에서 반대 전극 및 하부 전극 사이에서 유발된다. 단락 회로 후 판독 전류 값(I1)은 수학식 2로 표현된다.
Figure pat00002
Ra>>R1,R2,R3이 만족된다는 가정하에서 방법이 수행되는 것이 주의된다. 이 때, 제 1 기입 전후 전류 값들의 비율은 수학식 3으로 표현된다.
Figure pat00003
다음, 제 2 기입이 수행될 때, 단락 회로는 개구부(905)에서 반대 전극 및 하부 전극 사이에서 발생된다. 단락 회로후 판독 전류 값(I2)은 수학식 4에 의해 표현된다.
Figure pat00004
이 때, 제 2 기입 전후 전류 값들의 비율은 수학식 5로 표현된다.
Figure pat00005
다음, 제 3 기입이 수행될 때, 단락 회로는 개구부(907)에서 반대 전극 및 하부 전극 사이에서 발생된다. 단락 회로 후 판독 전류값(I3)은 수학식 6에 의해 표현된다.
Figure pat00006
이 때, 제 3 기입 전후 전류 값들의 비율은 수학식 7에 의해 표현된다.
Figure pat00007
수학식 5에 따라, R2>R1의 관계가 기입 전후 전류값들의 비율을 증가시키기 위하여 만족될 필요가 있다. 예를 들어, 다음 방법은 고려된다.
도 13a는 제조 처리중인 메모리 소자 및 박막 트랜지스터의 평면도를 도시한다. 도 13b는 도 13a의 점선 AB를 따른 단면도를 도시한다. 박막 트랜지스터는 게이트 전극 층(406), 섬 모양 반도체 층(404), 및 소스 전극 또는 드레인 전극으로서 기능하는 도전층들(415)을 포함한다. 도전층들(415)은 제 1 절연층(414a), 제 2 절연층(414b), 및 제 3 절연층(414c)으로 형성된 접촉 홀들(919, 920)을 통하여 섬 모양 반도체층(404)에 전기적으로 접속된다. 게다가, 도전층들(415) 중 하나는 절연층(416)으로 형성된 접촉 홀(921)을 통하여 도전층(903)에 전기적으로 접속된다.
도전층(904)은 도전층(903)상에 형성된다. 도 13a에 도시된 바와 같이, 도전층(903)의 영역은 도전층(904)보다 크게 만들어진다.
도전층(903)의 단부면(즉, 제 1 단차)은 격벽(418)의 개구부(905)에서 노출된다. 도전층(904)의 단부면(즉, 제 2 단차)은 격벽(418)의 개구부(906)에서 노출된다. 제 2 단차는 제 1 단차보다 높다. 도전층(904)의 최상층 표면은 격벽(418)의 개구부(907)에서 노출되고 하나의 단차는 개구부(907)에 형성되지 않는다. 개구부(905, 906, 907)는 또한 격벽들(418)의 부분들에 의해 둘러싸인 영역이라 불린다는것을 주의하라.
도 13b는 도 6a에 도시된 단면과 동일한 단차를 통한 상태를 도시한다. 추후, 메모리 소자의 재료층은 개구부들(905, 906, 907)상에 형성되고, 도전층은 그 위에 형성된다; 그러므로, 도 6b에 도시된 메모리 소자 및 박막 트랜지스터는 제조된다. 예를 들어, 잉크젯 방법에 의해, 메모리 소자의 재료층인 재료 비말은 격벽(418)에 의해 둘러싸인 개구부들(905, 906, 907)에서 하강된다.
접촉 저항이 개구부 영역에 비례하기 때문에, 개구부(906)보다 큰 개구부(905)의 영역을 형성함으로써, 접촉 저항의 비율은 증가되고 제 2 기입 전후 전류 값의 비율은 증가될 수 있다.
게다가, 도 13c의 평면도에 도시된 바와 같이, 개구부 영역을 추가로 증가시키기 위하여 개구부 모양을 설계하는 것은 효과적이다. 도 13c는 격벽(418)의 개구부들(905, 906, 907)의 위치들 및 모양들이 고안된 예를 도시한다. 도 13c의 개구부(905)는 도 13a의 개구부(905)보다 크다. 도 13c의 개구부(907)는 도 13a의 개구부(907) 보다 크다. 게다가, 도 13a의 개구부들(905, 906, 907)은 일렬로 배열되고, 도 13c의 개구부들(905, 906, 907)는 일렬로 배열되지 않는다. 도 13c에 도시된 바와 같이, 개구부들의 위치는 제한되지 않고, 개구부들은 자유롭게 제공될 수 있다.
그 후, 보호 막으로서 기능하는 절연층(421)은 형성된다. 충격 저항을 개선하기 위하여, 절연층(421)은 바람직하게 두껍게 형성된다. 그러므로, 절연층(421)은 바람직하게 에폭시 수지 또는 폴리이미드 수지 같은 유기 재료를 사용하여 형성된다. 게다가, 건조제는 바람직하게 흡습성을 제공하기 위하여 절연층(21)에서 분산된다. 이것은 메모리 소자의 재료층이 유기 재료를 사용하여 형성되는 경우 습기의 침입이 방지될 수 있기 때문이다. 이런 방식으로 절연층(421)으로 밀봉함으로써, 불필요한 산소 및 습기의 침투는 방지될 수 있다.
이런 방식에서, 제어 회로부(202)로 제공된 박막 트랜지스터들을 포함하는 회로가 형성되고, 회로와 동일한 기판상에 형성되고 메모리 소자 영역(201)에 제공되는 메모리 소자(426), 및 메모리 소자(426)에 접속되는 박막 트랜지스터가 형성될 수 있다.
본 발명의 반도체 장치에서, 메모리 소자(426) 및 제어 회로는 동일한 기판상에 형성될 수 있고; 그러므로, 제조 비용이 감소될 수 있다. 게다가 IC에 의해 형성된 메모리 소자를 장착하는 종래 단계가 요구되지 않기 때문에, 제어 회로와의 접속 결함은 방지될 수 있다.
도 7은 메모리 소자(426)에 전력 등을 공급하기 위한 안테나(430)가 제공되는 형태를 도시한다. 이 실시 형태는 안테나(430)가 격벽내에 제공된 개구부내에 형성되는 형태를 도시한다.
안테나(430)는 메모리 소자 영역(201)에 제공된 박막 트랜지스터에 접속되고 Cu(구리), Ag(은), 또는 Al(알루미늄) 같은 저저항 재료인 도전 재료로 형성된다. 게다가, 안테나(430)는 그의 저항을 낮추기 위해 두껍게 되도록 바람직하게 형성될 수 있다. 안테나(430)는 기상 증착 방법, 프린팅 방법, 도금 방법, 또는 잉크젯 방법에 의해 전형화된 비말 방출 방법에 의해 형성될 수 있다.
이런 방식으로 동일한 기판상에 안테나(430) 및 회로를 형성함으로써, 판독기/기입 장치와의 무선 통신이 수행될 수 있다. 결과적으로, 다중값 정보는 고장없이 메모리 소자(426)로부터 얻어질 수 있다.
비록 상기 단계들을 통하여 메모리 장치가 완성될 수 있지만, 그루브는 도 8a에 도시된 바와 같이 그 후 형성되고, 에천트(441)는 유리 기판(401)이 벗겨지도록 그루브에 도입될 수 있다. 이 때, 절연층(421)상에 부착된 수지 기판(440)은 바람직하게 유리 기판(401)을 쉽게 벗겨지게 하도록 지지 베이스로서 사용된다. 수지 기판(440)이 절연층(421)의 부착 기능을 사용하여 부착될 수 있다는 것이 주의된다. 수지 기판(440)은 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 또는 폴리에테르술폰(PES)에 의해 특정된 플라스틱; 또는 아크릴 같은 합성 수지를 사용하여 형성될 수 있다. 상기 수지 기판은 매우 얇고, 가요성을 가진다. 그러므로, 유리 기판(401)은 절연층(421)상에 롤업(roll-up) 수지 기판을 부착함으로써 순차적으로 벗겨질 수 있다. 상기 단계는 대량 생산에 적당하다.
에천트(441)는 분리층(402)이 선택적으로 에칭될 수 있는한 특정 타입으로 특히 제한되지 않는다. 예를 들어, 할로겐 화합물은 사용될 수 있다. 비결정질 실리콘 또는 텅스텐은 분리층을 위하여 사용되고, ClF3(클로라인 트리풀로라이드)는 에천트로서 사용될 수 있다. 게다가, 실리콘 산화물은 분리층을 위하여 사용되고, HF(하이드로겐 플루오라이드)는 에천트로서 사용될 수 있다.
그 다음, 도 8b에 도시된 바와 같이, 수지 기판(442)은 벗겨진 유리 기판(401) 대신 부착된다. 수지 기판(442)이 수지 기판(440)과 유사한 재료를 사용하여 형성될 수 있다는 것이 주의된다.
이런 방식으로 유리 기판(401)을 벗김으로써, 메모리 소자를 포함하는 반도체 장치의 두께 및 무게 감소는 달성되고 가요성 및 충격 저항은 개선될 수 있다.
게다가, 기판은 각각 메모리 소자를 포함하는 복수의 반도체 장치들로 분할된다. 결과적으로, 메모리 소자를 포함하는 반도체 장치의 비용 감소는 달성될 수 있다.
게다가, 유리 배리어 층과 같은 보호층은 수지 기판들(440, 442)의 각각의 표면상에 제공될 수 있다. 보호층의 제공은 산소 및 알칼리 소자들의 침입을 방지하여, 신뢰성이 개선될 수 있다. 보호층은 알루미늄 질화물 막 또는 실리콘 질화물 막과 같은 질소 함유 무기 재료를 사용하여 형성된다.
비록 유리 기판(401)이 제거되고 수지 기판들(440, 442)이 부착되는 모드를 이 실시 형태가 도시하지만, 본 발명은 이것으로 제한되지 않는다. 메모리 소자를 포함하는 반도체 장치의 무게 및 두께 감소는 유리 기판(401)을 제거함으로써 달성될 수 있다는 것이 주의된다.
비록 반도체 층, 게이트 절연층 및 게이트 전극 층이 기판상에 순차적으로 적층되는 적층 구조를 이 실시 형태에서 박막 트랜지스터가 가지더라도, 본 발명에 사용된 박막 트랜지스터는 이런 구조로 제한되지 않고, 상기 구조는 사용될 수 있고, 여기에서 게이트 전극 층, 절연층 및 반도체 층은 이런 순서로 적층된다. 게다가, 비록 박막 트랜지스터가 제 1 불순물 영역(또한 저농도 불순물 영역이라 함)(410) 및 제 2 불순물 영역(고농도 불순물 영역)(411) 같은 불순물 영역들을 가질지라도, 본 발명은 이들로 제한되지 않고, 균일한 불순물 농도를 가진 단일 드레인 구조는 또한 사용될 수 있다.
게다가, 다층 구조는 이 실시 형태에서 도시된 복수의 박막 트랜지스터들이 적층되는 경우 제공될 수 있다. 상기 다층 구조가 사용될 때, 낮은 유전 상수(낮은 k) 재료는 바람직하게 적층된 박막 트랜지스터들 사이의 절연층에 생성되는 기생 캐패시턴스를 감소시키기 위하여 절연층의 재료로서 사용된다. 예를 들어, 상기된 재료들외에, 에폭시 수지 또는 아크릴 수지 같은 수지 재료, 또는 실록산 같은 유기 재료는 사용될 수 있다. 기생 캐패시턴스를 감소시키는 다층 구조를 사용함으로써, 메모리 장치의 영역 감소, 고속 동작 및 저전력 소비는 달성될 수 있다.
이런 방식으로 본 발명에서 메모리 셀은 하나의 메모리 셀에 다중 값을 가질 수 있다. 따라서, 반도체 장치의 메모리 영역 기억 용량은 증가될 수 있다.
이 실시 형태가 실시 형태 1과 결합하여 자유롭게 실행될 수 있다는 것이 주의된다.
[실시 형태 3]
이 실시 형태에서, 다른 브레이크다운 전압(기입 전압 값)을 가진 복수의 영역들이 메모리 셀에 형성될 때 각각의 영역에 대한 반대 전극과 다른 접촉 저항을 사용하여 판독 전류의 마진이 증가될 수 있는 방법이 설명된다. 게다가, 실시 형태 1과 동일한 단계들의 부분은 동일한 도면들 및 동일한 참조 번호들을 사용하여 기술된다.
다른 브레이크다운 전압을 갖는 복수의 영역들이 메모리 셀에 형성될 때, 하부 전극은 상부 전극과의 높은 접촉 저항을 가진 도전층이 낮은 브레이크다운 전압을 가진 영역을 위하여 사용되고 낮은 접촉 저항을 가진 도전층이 높은 브레이크다운 전압을 가진 영역을 위하여 사용되도록 각각의 영역에 대해 다른 재료로 형성된다. 따라서, 비트들 사이의 판독 전류의 비율은 증가될 수 있고, 효과적이다. 상기 방법은 하기에 기술된다.
첫째, 도 1a와 동일한 방식으로, 분리층(402)은 유리 기판(401)상에 형성된다. 석영, 실리콘, 금속 또는 등등은 절연 기판을 위하여 사용되고, 유리 또한 절연 기판을 위하여 사용된다. 분리층(402)은 기판상에 전체적으로 또는 선택적으로 금속 함유 막 또는 실리콘 함유 막을 형성하여 얻어진다.
다음, 실시 형태 1과 동일한 방식으로, 절연층(403)은 분리층(402)을 커버하기 위하여 형성된다. 절연층(403)은 실리콘 산화물, 실리콘 질화물 등으로 형성된다. 그 다음, 반도체 층은 절연층(403)상에 형성되고, 반도체 층은 금속 촉매, 또는 유사물을 사용하여 레이저 결정화, 열적 결정화에 의해 결정화되고, 그 다음 섬 모양 반도체 층을 형성하기 위하여 목표된 모양으로 패턴화된다. 레이저 결정화는 연속적인 파 레이저 또는 펄스 레이저를 사용하여 수행될 수 있다.
다음, 실시 형태 1과 동일한 방식으로, 게이트 절연층(405)은 반도체 층을 커버하기 위하여 형성된다. 게이트 절연층(405)은 실리콘 산화물, 실리콘 질화물 등을 사용하여 형성된다. 게이트 절연층(405)은 CVD 방법, 열적 산화 방법 등에 의해 형성될 수 있다. 선택적으로, 반도체 층 및 게이트 절연층(405)은 CVD 방법에 의해 연속적으로 형성될 수 있고, 추후에 동시에 패턴화될 수 있다. 이 경우, 각각의 층 사이의 경계에서 불순물 오염물은 억제될 수 있다.
그 다음, 실시 형태 1과 동일한 방식으로, 게이트 전극층(406)이 형성된다. 게이트 전극층(406)은 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 및 구리(Cu)로부터 선택된 원소, 또는 주성분으로서 상기 원소들을 포함하는 합금 재료 또는 화합물 재료를 사용하여 형성되고, 목표된 모양으로 패턴화된다. 포토리소그래피 방법으로 패턴하는 경우, 게이트 전극의 폭은 플라즈마 에칭 등에 의해 좁아진 폭을 가진 레지스터 마스크를 사용하여 보다 좁아지게 될 수 있다. 게이트 전극층(406)은 단일 층 구조 또는 적층 구조를 가질 수 있다.
다음, 실시 형태 1과 동일한 방식으로, 도전형에 제공하는 불순물 원소들은 불순물 영역(407)을 형성하기 위하여 반도체 층에 부가된다. 불순물 영역(407)은 포토리소그래피에 의해 형성된 레지스터 마스크를 사용하고 인, 비소 또는 붕소 같은 불순물 원소를 부가함으로써 형성된다. 불순물 원소에서, n 채널 타입 또는 p 채널 타입의 극성이 결정될 수 있다.
그 다음, 실시 형태 1과 동일한 방식으로, 도 1b에 도시된 바와 같이, 절연층은 예를 들어 실리콘 질화물 같은 실리콘 함유 절연체로 형성되고, 절연층은 게이트 전극의 측 표면과 접촉하는 절연층(또한 측벽이라 함)(409)을 형성하기 위하여 이방적으로(수직으로) 에칭된다. 측벽이 형성될 때, 게이트 절연층(405)은 에칭될 수 있다.
그 다음, 실시 형태 1과 동일한 방식으로, 불순물들은 절연층(측벽)(409) 바로 아래에 제 1 불순물 영역(410) 및 제 1 불순물 영역(410)보다 높은 불순물 농도를 갖는 제 2 불순물 영역(411)을 형성하기 위하여 반도체 층에 추가로 부가된다.
그 다음, 실시 형태 1과 동일한 방식으로, 절연층은 반도체 층 및 게이트 전극 층(406)을 커버하기 위하여 형성된다. 절연층은 절연 특성을 가진 무기 재료, 유기 재료 또는 등등을 사용하여 형성된다. 절연 특성을 가진 무기 재료로서, 실리콘 산화물, 실리콘 질화물, 또는 등등은 사용될 수 있다. 절연 특성을 가진 유기 재료로서, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, 레지스트, 벤조사이클로부텐, 실록산, 또는 폴리실라잔이 사용될 수 있다.
여기서, 도 1c와 유사하게, 절연층이 적층 구조를 가지도록 형성된 모드가 도시되고, 제 1 절연층(414a), 제 2 절연층(414b), 및 제 3 절연층(414c)은 바닥으로부터 순차적으로 형성된다. 제 1 절연층(414a)은 반도체 층의 댕글링 본드가 수소에 의해 감소될 수 있기 때문에 많은 수소를 포함하도록 플라즈마 CVD 방법에 의해 바람직하게 형성된다. 제 2 절연층(414b)은 바람직하게 평탄도가 개선될 수 있기 때문에 유기 재료를 사용하여 형성된다. 제 3 절연층(414c)은 유기 재료로 형성된 제 2 절연층(414b)으로부터 습기 또는 등등이 방출되는 것을 방지하거나 제 2 절연층(414b)을 통하여 습기의 침입이 방지되도록 무기 재료를 사용하여 형성된다.
다음, 접촉 홀은 제 2 불순물 영역(411)을 노출시키기 위하여 절연층내에 형성되고, 도 1d와 유사하게, 도전층(415)은 접촉 홀을 충전하기 위하여 형성된다. 도전층(415)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 및 텅스텐(W)으로 부터 선택된 원소, 상기 원소들을 포함하는 합금 막, 상기 원소들 및 실리콘을 포함하는 합금 막 등을 포함한다. 게다가, 도전층(415)은 단일층 구조 또는 적층 구조를 가지도록 형성된다. 그 후, 도전층(415)은 목표된 모양으로 패턴화되고, 소스 전극, 드레인 전극 및 다른 전극들은 동시에 형성된다.
소스 전극 및 드레인 전극 사이에서 접촉 저항을 감소시키기 위하여; 그리고 제 2 불순물 영역(411)에서 접촉 저항을 감소시키기 위하여, 실리사이드는 불순물 영역상에 형성될 수 있다. 예를 들어, 금속 원소(통상적으로, Ni)를 포함하는 막은 제 2 불순물 영역(411)에 형성되고 어닐링 노, 레이저 어닐링 방법, 또는 급속 열적 어닐링 방법(RTA 방법)을 사용하는 열적 어닐링 방법에 의해 가열된다. 결과적으로, 금속 원소 및 실리콘을 포함하는 실리사이드는 제 2 불순물 영역상에 형성된다; 그러므로, 전류 또는 이동성 개선은 실현될 수 있다.
이런 방식에서, 박막 트랜지스터들은 제어 회로부(202) 및 메모리 소자 영역(201)에서 완성된다. 제어 회로부(202)에서, 회로는 박막 트랜지스터들을 사용하여 형성된다.
다음, 절연층(416)은 도전층(415)을 커버하기 위하여 형성된다. 절연층(416)은 절연 특성을 가진 무기 재료, 유기 재료 또는 등등을 사용하여 형성되고, 단일 층 구조 또는 적층 구조를 가질 수 있다. 제 1 절연층(414a), 제 2 절연층(414b), 및 제 3 절연층(414c)과 유사한 무기 재료 또는 유기 재료는 절연층(416)을 위하여 사용될 수 있다.
도 9a에 도시된 바와 같이, 절연층(416)은 도전층(415)이 노출되도록 접촉 홀을 형성하기 위하여 선택적으로 에칭되고, 도전층들(911, 912, 913)은 접촉 홀을 충전하기 위하여 적층된다. 각각의 도전층들(911, 912, 913)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 및 텅스텐(W)으로 부터 선택된 원소, 상기 원소들을 포함하는 합금 막, 상기 원소들 및 실리콘을 포함하는 합금 막 등을 포함한다. 선택적으로, 도전층들(911, 912, 913)은 인듐 주석 산화물(ITO), 실리콘 산화물을 포함하는 인듐 주석 산화물, 또는 2 내지 20%의 아연 산화물을 포함하는 인듐 산화물과 같은 열 전송 재료를 사용하여 형성될 수 있다.
단락 회로가 R1으로 표시된 후, 도전층(912) 및 반대 전극(420)의 접촉 저항, 단락 회로가 R2로 표시된 후 도전층(913) 및 반대 전극(420)의 접촉 저항, 및 단락 회로가 R3로 표시된 후 도전층(911) 및 반대 전극(420)의 접촉 저항은 R2>R1>R3를 만족시킬 수 있는 도전층들(911 내지 913)을 선택하는 것이 중요하다. 그 이유는 하기에 기술된다. 도 9a에서, 인듐 주석 산화물(ITO)은 도전층(911)을 위하여 사용되고, 텅스텐(W)은 도전층(912)을 위하여 사용되고, 티타늄(Ti)은 도전층(913)을 위하여 사용된다.
도전층들(911, 912, 913)은 목표된 모양으로 처리된다. 도전층들(911, 912, 913)은 메모리 소자의 하부 전극 및 메모리 소자의 브레이크다운 전압을 조절하기 위한 단차들로서 기능할 수 있다.
다음, 절연층은 도전층들(911, 912, 913)을 커버하기 위하여 형성되고, 복수의 개구부들이 제공된다. 개구부들(914, 915, 916)을 구비한 격벽(418)이 형성된다.
메모리 소자의 하부 전극이 도전층들(911 내지 913)으로 구성되는 경우를 이 실시 형태가 도시하지만, 박막 트랜지스터의 소스 전극 또는 드레인 전극일 도전층(415)은 메모리 소자의 하부 전극을 위하여 공통적으로 사용될 수 있다.
다음, 도 9b에 도시된 바와 같이, 메모리 소자의 재료층(408)은 격벽의 개구부내에 형성된다. 메모리 소자의 재료층(408)은 격벽의 개구부내에 형성된다. 메모리 소자의 재료층(408)은 기상 증착 방법, 스핀 코팅 방법, 또는 잉크젯 방법에 의해 특성화된 비말 방출 방법에 의해 형성될 수 있다.
메모리 소자의 재료층(408)은 발광 소자에 포함된 발광성 층과 동일한 재료를 사용하여 형성되고 메모리 소자 및 발광 소자는 동일 기판상에 형성될 수 있다. 즉, 디스플레이 기능을 가진 메모리 장치가 형성될 수 있다.
다음, 반대 전극(420)일 도전층은 형성된다. 반대 전극(420)은 메모리 소자 영역의 전체 표면상에 형성되기 때문에, 포토리소그래피 방법에 의한 패터닝은 요구되지 않는다. 말할 필요없이, 반대 전극(420)은 패터닝에 의해 선택적으로 형성될 수 있다. 반대 전극(420)은 메모리 소자의 상부 전극으로서 기능할 수 있다.
따라서, 도전층(417), 메모리 소자의 재료층(408), 및 반대 전극(420)을 포함하는 메모리 소자(426)가 형성된다. 하나의 메모리 셀에서, 3개의 개구부들(914, 915, 916)에 해당하는 3개의 메모리 소자들이 형성되고, 이 메모리는 전기 저항이 변화되는 3개의 전압 값들을 가진다.
기입은 기입 전압을 증가시키는 순서로 제 1 기입, 제 2 기입, 및 제 3 기입을 포함한다. 제 1 기입이 수행될 때, 상부 전극 및 하부 전극 사이의 단락 회로는 가장 높은 전극 단차를 가진 개구부(915)에 제공된 메모리에서 발생된다. 반도체 또는 절연체가 메모리 층으로서 사용되는 경우, 개구부(915)에 제공된 메모리로 흐르는 전류는 개구부(914, 916)에 제공된 메모리들로 흐르는 전류보다 극히 크고, 여기서 단락 회로는 유발되지 않는다; 그러므로, 개구부(915)에 제공된 메모리로 흐르는 전류는 전체 메모리 셀로 흐르는 전류 값에서 주된 전류이다. 다음, 제 2 기입이 수행될 때, 제 2 회로는 개구부(914)에서 반대 전극 및 하부 전극 사이에서 발생된다. 그러므로, 개구부(915)에 제공된 메모리로 흐르는 전류 및 개구부(914)에 제공된 메모리로 흐르는 전류의 합은 전체 메모리 셀에 공급하는 전류의 대부분이다. 유사하게, 제 3 기입후 전체 메모리 셀로 흐르는 전류는 각각 개구부(914, 915, 916)에 제공된 메모리들 각각으로 흐르는 전류의 합이다. 도전층들(911 내지 913) 및 반대 전극(420)의 접촉 저항(R1 내지 R3)이 R2>R1>R3에 관련되기 때문에, 제 1 기입후 흐르는 전류 값 및 제 2 기입후 흐르는 전류 값의 비율은 증가되고 판독 마진은 증가될 수 있다.
게다가, 수학식을 사용하여 상세히 설명이 이루어진다. 단락 회로전 메모리 층의 저항 값은 Ra로 표시된다. 판독시 메모리 소자에 인가되는 전압은 Vr로 표시된다. 판독전 판독 전류 값은 실시 형태 2에 도시된 수학식 1에 의해 표현된다. Ra>>R2>R1>R3가 만족되는 것을 가정하여 방법이 수행된다는 것이 주의된다. 제 1 기입이 수행될 때, 단락 회로는 개구부(915)에서 반대 전극 및 하부 전극 사이에서 발생된다. 단락 회로후 판독 전류값(I1)은 실시 형태 2에 도시된 수학식 2에 의해 표현된다. Ra>>R2>R1>R3가 만족되는 것을 가정하여 방법이 수행된다. 이때, 제 1 기입 전후 전류 값들의 비율은 실시 형태 2에 도시된 수학식 3에 의해 표현된다.
Ra>>R1이 만족되기 때문에 판독 전류의 비율이 충분히 크다고 말해질 수 있다. 다음, 제 2 기입이 수행될 때, 단락 회로는 개구부(914)에서 반대 전극 및 하부 전극 사이에서 발생된다. 단락 회로후 판독 전류값(I2)은 실시 형태 2에 도시된 수학식 4에 의해 표현된다. Ra>>R2>R1>R3가 만족되는 것을 가정하여 방법이 수행된다는 것을 주의하라. 이때, 제 2 기입 전후 전류 값들의 비율은 실시 형태 2에 도시된 수학식 5에 의해 표현된다. 판독 전류의 비율은 R1보다 충분히 큰 R2를 형성함으로써 증가될 수 있다. 다음, 제 3 기입이 수행된 후, 단락 회로는 개구부(916)에서 반대 전극 및 하부 전극 사이에서 발생된다. 단락 회로 후 판독 전류 값(I3)은 실시 형태 2에 도시된 수학식 6에 의해 표현된다. Ra>>R1>R2>R3가 만족되는 것을 가정하여 방법이 수행된다는 것이 수행된다. 이때, 제 3 기입 전후 전류 값들의 비율은 실시 형태 2에 도시된 수학식 7에 의해 표현된다. 이때, 판독 전류의 비율은 R1 및 R2 보다 충분히 큰 R3를 형성함으로써 증가될 수 있다.
이 실시 형태에서, 비록 판독 마진이 접촉 저항 차를 사용하여 증가될지라도, 하부 전극들일 도전층들(911, 912, 913)의 전극 재료들의 저항 값들이 각각 R4, R5, 및 R6에 의해 표현될 때 R4>R5>R6을 만족시키는 재료를 사용하여 증가될 수 있고; 그러므로, 판독 마진은 증가될 수 있다.
상기된 바와 같이, 본 발명에서, 메모리 셀은 하나의 메모리 셀에 다중 값을 가진다. 따라서, 메모리 장치의 기억 용량은 증가될 수 있다.
도 10은 메모리 소자(426)에 전력 또는 등등을 공급하기 위한 안테나(430)가 제공되는 모드를 도시한다. 이 실시 형태는 안테나(430)가 격벽에 제공된 개구부에 형성되는 형태를 도시한다.
안테나(430)는 메모리 소자 영역(201)에 제공된 박막 트랜지스터에 전기적으로 접속되도록 형성되고 Cu(구리), Ag(은), 또는 Al(알루미늄) 같은 저저항 재료인 도전 재료로 형성된다. 게다가, 안테나(430)는 저항을 낮추기 위하여 두껍게 형성된다. 안테나(430)는 기상 증착 방법, 프린팅 방법, 도금 방법, 또는 잉크젯 방법에 의해 전형화된 비말 방출 방법에 의해 형성될 수 있다.
이런 방식으로 동일한 기판상에 안테나(430) 및 박막 트랜지스터를 형성함으로써, 판독기/기입기 장치와의 무선 통신은 수행될 수 있다. 결과적으로, 다중값 정보는 고장없이 메모리 소자(426)로부터 얻어질 수 있다.
이런 실시 형태가 실시 형태 1 또는 2와 결합하여 자유롭게 실행될 수 있다는 것이 주의된다.
[실시 형태 4]
이 실시 형태에서, 절연 기판 같은 유리 기판상에 메모리 소자를 형성하는 방법이 기술된다. 복수의 전극 단차들상에 메모리 소자를 형성하는 방법은 기술된다. 메모리 소자 및 상기 메모리 소자를 제어하기 위한 회로(제어 회로)가 동일한 기판상에 형성되는 모드가 도시된다는 것이 주의된다. 게다가, 실시 형태 1과 동일한 단차들의 부분들은 동일한 도면 및 동일한 참조 번호들을 사용하여 기술된다.
첫째, 도 1a와 동일한 방식으로, 분리층(402)은 유리 기판(401)상에 형성된다. 석영 또는 등등은 절연 기판을 위해 사용되고 유리 또한 사용된다. 분리층(402)은 기판상에 전체적으로 또는 선택적으로 금속을 함유하는 막 또는 실리콘을 함유하는 막을 형성함으로써 얻어질 수 있다.
다음, 실시 형태 1과 동일한 방식으로, 절연층(403)은 분리층(402)을 커버하기 위하여 형성된다. 절연층(403)은 실리콘 산화물, 실리콘 질화물 등으로 형성된다. 그 다음, 반도체 층은 절연층(403)상에 형성되고 레이저 결정화, 금속 촉매를 사용하는 열적 결정화 등에 의해 결정화되고, 그 다음 섬 모양 반도체 층을 형성하기 위하여 목표된 모양으로 패턴화된다. 레이저 결정화는 연속적인 파 레이저 또는 펄스 레이저를 사용하여 형성될 수 있다.
다음, 실시 형태 1과 동일한 방식으로, 게이트 절연층(405)은 반도체 층을 커버하기 위하여 형성된다. 게이트 절연층(405)은 실리콘 산화물, 실리콘 질화물 등을 사용하여 형성된다. 게이트 절연층(405)은 CVD 방법, 열적 산화 방법 등에 의해 형성될 수 있다. 선택적으로, 반도체 층 및 게이트 절연층(405)은 CVD 방법에 의해 연속적으로 형성될 수 있고, 추후 동시에 패턴화될 수 있다. 이 경우, 각각의 층 사이의 경계에서 불순물 오염물은 억제될 수 있다.
그 다음, 실시 형태 1과 동일한 방식으로, 게이트 전극 층(406)이 형성된다. 게이트 전극층(406)은 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 및 구리(Cu)로부터 선택된 원소, 또는 주성분으로서 상기 원소들을 포함하는 합금 재료 또는 화합물 재료를 사용하여 형성되고, 목표된 모양으로 패턴화된다. 포토리소그래피 방법에 의한 패터닝의 경우, 게이트 전극의 폭은 플라즈마 에칭 또는 등등에 의해 좁아지는 폭을 가진 레지스트 마스크를 사용하여 보다 좁아지게 될 수 있다. 따라서, 트랜지스터의 성능은 개선될 수 있다. 게이트 전극 층(406)은 단일 층 구조 또는 적층 구조를 가질 수 있다.
다음, 실시 형태 1과 동일한 방식으로, 불순물 원소들은 불순물 영역(407)을 형성하기 위하여 반도체 층에 부가된다. 불순물 영역(407)은 포토리소그래피에 의해 형성된 레지스터 마스크를 사용하고 인, 비소 또는 붕소 같은 불순물 원소를 부가함으로써 형성된다. 불순물 원소에서, n 채널 타입 또는 p 채널 타입의 극성은 결정될 수 있다.
그 다음, 실시 형태 1과 동일한 방식으로, 도 1b에 도시된 바와 같이, 절연층은 예를 들어 실리콘 질화물 같은 실리콘 함유 절연체로 형성되고, 절연층은 게이트 전극의 측 표면과 접촉하는 절연층(측벽이라 함)(409)을 형성하기 위하여 이방적으로(수직으로) 에칭된다. 측벽이 형성될 때, 게이트 절연층(405)은 에칭될 수 있다.
그 다음, 실시 형태 1과 동일한 방식으로, 불순물들은 절연층(측벽)(409) 바로 아래에 제 1 불순물 영역(410) 및 제 1 불순물 영역(410)보다 높은 불순물 농도를 가진 제 2 불순물 영역(411)을 형성하기 위하여 반도체 층에 추가로 부가된다.
그 다음, 실시 형태 1과 동일한 방식으로, 절연층은 반도체 층 및 게이트 전극 층(406)을 커버하기 위하여 형성된다. 절연층은 절연 특성을 가진 무기 재료, 유기 재료 또는 등등을 사용하여 형성된다. 절연 특성을 가진 무기 재료로서, 실리콘 산화물, 실리콘 질화물, 또는 등등은 사용될 수 있다. 절연 특성을 가진 유기 재료로서, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, 레지스트, 벤조사이클로부텐, 실록산, 또는 폴리실라잔은 사용될 수 있다.
여기서, 도 1c와 유사하게, 절연층이 적층 구조를 가지도록 형성되는 모드는 도시되고, 제 1 절연층(414a), 제 2 절연층(414b), 및 제 3 절연층(414c)은 바닥에서 이런 순서로 형성된다. 제 1 절연층(414a)은 반도체 층의 댕글링 본드가 수소에 의해 감소될 수 있기 때문에 많은 수소를 포함하도록 플라즈마 CVD 방법에 의해 바람직하게 형성된다. 제 2 절연층(414b)은 평탄도가 개선될 수 있기 때문에 유기 재료를 사용하여 바람직하게 형성된다. 제 3 절연층(414c)은 바람직하게 유기 재료로 형성된 제 2 절연층(414b)으로부터 습기 또는 등등의 방출을 방지하거나 제 2 절연층(414b)을 통하여 습기의 침입을 방지하기 위하여 무기 재료를 사용하여 형성된다.
그 다음, 접촉 홀은 제 2 불순물 영역(411)을 노출시키기 위하여 절연층내에 형성되고, 도 1d와 유사하게, 도전층(415)은 접촉 홀을 충전하기 위하여 형성된다. 도전층(415)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 및 텅스텐(W)으로 부터 선택된 원소, 상기 원소들을 포함하는 합금 막, 상기 원소들 및 실리콘을 포함하는 합금 막, 또는 등등을 포함한다. 게다가, 도전층(415)은 단일층 구조 또는 적층 구조를 가지도록 형성된다. 그 후, 도전층(415)은 목표된 모양으로 패턴화되고, 소스 전극, 드레인 전극 및 다른 전극들은 동시에 형성된다.
소스 전극 및 드레인 전극 사이에서 접촉 저항을 감소시키기 위하여; 그리고 제 2 불순물 영역(411)에서 접촉 저항을 감소시키기 위하여, 실리사이드는 불순물 영역상에 형성될 수 있다. 예를 들어, 금속 원소(일반적으로, Ni)를 포함하는 막은 제 2 불순물 영역(411)에 형성되고 어닐링 노, 레이저 어닐링 방법, 또는 급속 열적 어닐링 방법(RTA 방법)을 사용하는 열적 어닐링 방법에 의해 가열된다. 결과적으로, 금속 원소 및 실리콘을 포함하는 실리사이드는 제 2 불순물 영역상에 형성된다; 그러므로, 전류 또는 이동성 개선은 실현될 수 있다.
이런 방식에서, 박막 트랜지스터들은 제어 회로부(202) 및 메모리 소자 영역(201)에서 완성된다. 제어 회로부(202)에서, 회로는 박막 트랜지스터들을 사용하여 형성된다.
*다음, 실시 형태 1과 동일한 방식으로, 절연층(416)은 도전층(415)을 커버하기 위하여 형성된다. 절연층(416)은 절연 특성을 가진 무기 재료, 유기 재료 또는 등등을 사용하여 형성되고, 단일 층 구조 또는 적층 구조를 가질 수 있다. 제 1 절연층(414a), 제 2 절연층(414b), 및 제 3 절연층(414c)과 유사한 무기 재료 또는 유기 재료는 사용될 수 있다.
그 후, 도 11a에 도시된 바와 같이, 절연층(416)은 도전층(415)이 노출되도록 접촉 홀에 형성되고, 도전층들(903, 904)은 접촉 홀을 충전하기 위하여 적층된다. 각각의 도전층들(903, 904)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 및 텅스텐(W)으로부터 선택된 원소, 상기 원소를 포함하는 합금 막, 상기 원소들 및 실리콘을 포함하는 합금 막, 또는 등등으로 형성된 막을 포함한다. 선택적으로, 도전층들(903, 904)은 인듐 주석 산화물(ITO), 실리콘 산화물을 함유하는 인듐 주석 산화물, 또는 2 내지 20%의 아연 산화물을 함유하는 인듐 산화물 같은 광 전송 재료를 사용하여 형성될 수 있다. 도 11a에서, 티타늄은 도전층(903)을 위하여 사용되고 알루미늄은 도전층(904)을 위하여 사용된다.
다음, 도 11b에 도시된 바와 같이, 도전층(903)의 테이퍼 각은 도전층(904)의 테이퍼 각보다 작게 만들어진다. 여기서, 도전층(904)의 측면은 기판 표면에 관련하여 대략 90°로 기울어진다. 비록 각이 테이퍼되지 않지만, 테이퍼 각이라 한다. 게다가, 도전층(904)의 테이퍼 각은 대략 45°이다. 도전층들(903, 904)은 다른 테이퍼 각들을 가진 두 개의 단차들이 제공될 수 있도록, 도전층(904)의 표면을 노출시키기 위하여 처리된다. 메모리 소자의 브레이크 다운 전압이 낮아질수록, 테이퍼 각은 커진다는 것이 주의되고; 그러므로, 하부 전극을 사용하여 다른 테이퍼 각들을 가진 두 개의 단차들을 제공함으로써, 메모리 소자의 다른 브레이크다운 전압을 가진 두 개의 메모리들은 형성될 수 있다. 즉, 도전층들(903, 904)은 메모리 소자의 하부 전극들 및 메모리 소자의 브레이크다운 전압을 조절하기 위한 단차들로서 기능할 수 있다.
다음, 도 12a에 도시된 바와 같이, 절연층은 도전층들(903, 904)을 커버하기 위하여 형성되고, 복수의 개구부들은 제공된다. 격벽(418)의 개구부들(905, 906, 907)은 에칭에 의해 형성된다.
상기된 바와 같이, 복수의 개구부들 및 복수의 단차들을 가진 도전층이 형성될 수 있다.
메모리 소자의 하부 전극이 도전층들(903, 904)로 형성되는 경우를 이 실시 형태가 도시하지만, 박막 트랜지스터의 소스 전극 또는 드레인 전극일 도전층(415)이 메모리 소자의 하부 전극을 위하여 공통적으로 사용될 수 있다는 것이 주의된다.
다음, 도 12b에 도시된 바와 같이, 메모리 소자의 재료층(408)은 격벽의 개구부에 형성된다. 메모리 소자의 재료층(408)은 기상 증착 방법, 스핀 코팅 방법, 또는 잉크 방법에 의해 특성화된 비말 방출 방법에 의해 형성될 수 있다.
메모리 소자의 재료층(408)은 발광 소자에 포함된 발광성 층과 동일한 재료를 사용하여 형성되기 때문에, 메모리 소자 및 발광 소자는 동일한 기판상에 형성될 수 있다. 즉, 디스플레이 기능을 가진 메모리 장치는 형성될 수 있다.
다음, 반대 전극(420)인 도전층이 형성된다. 반대 전극(420)은 메모리 소자 영역의 전체 표면상에 형성되기 때문에, 포토리소그래피 방법에 의한 패터닝은 요구되지 않는다. 말할 필요없이, 반대 전극(420)은 패터닝에 의해 선택적으로 형성될 수 있다. 반대 전극(420)은 메모리 소자의 상부 전극으로서 기능할 수 있다.
따라서, 도전층(417), 메모리 소자의 재료층(408), 및 반대 전극(420)을 포함하는 메모리 소자(426)가 형성된다. 하나의 메모리 셀에서, 3개의 개구부들(905, 906, 907)에 대응하는 3개의 메모리 소자들은 형성되고, 이 메모리 셀은 전기 저항이 변화되는 3개의 전압 값들을 가진다.
이런 방식에서, 본 발명에서, 메모리 셀은 하나의 메모리 셀에 다중 값을 가진다. 따라서, 메모리 장치의 기억 용량은 증가될 수 있다.
게다가, 실시 형태 1에 따라, 메모리 소자(426)에 전력 또는 등등을 공급하기 위한 안테나(430)가 제공된다. 안테나는 메모리 소자 영역(201)에 제공된 박막 트랜지스터에 접속되도록 형성되고 Cu(구리), Ag(은), 또는 Al(알루미늄)과 같은 저저항 재료인 도전 재료로 형성된다.
비록, 메모리 소자 영역 및 안테나를 포함하는 반도체 장치가 상기된 단차들을 통하여 완성될 수 있지만, 유리 기판(401)은 실시 형태 1에 도시된 단차들에서 추후 벗겨질 수 있다.
그 다음, 가요성 수지 기판은 벗겨지는 유리 기판(401) 대신 부착된다.
이런 방식으로 유리 기판(401)을 벗겨낸 후, 메모리 소자를 포함하는 반도체 장치의 두께 및 무게 감소는 달성되고 가요성 및 충격 저항은 개선될 수 있다.
*이 실시 형태가 실시 형태 1, 2, 또는 3과 결합하여 자유롭게 실행될 수 있다는 것이 주의된다.
[실시 형태 5]
이 실시 형태에서, 절연 기판으로서 유리 기판상에 메모리 소자를 형성하는 방법이 기술된다. 메모리 소자는 복수의 전극 단차들상에서 형성된다. 메모리 소자 및 상기 메모리 소자를 제어하기 위한 회로(제어 회로)가 동일한 기판상에 형성되는 형태가 도시되는 것이 주의된다. 게다가, 실시 형태 1과 동일한 단차들의 일부들은 동일한 도면들 및 동일한 참조 번호들을 사용하여 기술된다.
첫째, 도 1a와 동일한 방식으로, 분리층(402)은 유리 기판(401)상에 형성된다. 석영 또는 등등은 절연 기판을 위해 사용되고 유리 또한 사용된다. 분리층(402)은 기판상에 전체적으로 또는 선택적으로 금속을 함유하는 막 또는 실리콘을 함유하는 막을 형성함으로써 얻어질 수 있다.
다음, 실시 형태 1과 동일한 방식으로, 절연층(403)은 분리층(402)을 커버하기 위하여 형성된다. 절연층(403)은 실리콘 산화물, 실리콘 질화물, 또는 등등으로 형성된다. 그 다음, 반도체 층은 절연층(403)상에 형성되고 레이저 결정화, 금속 촉매를 사용하는 열적 결정화, 또는 등등에 의해 결정화되고, 그 다음 섬 모양 반도체 층을 형성하기 위하여 목표된 모양으로 패턴화된다. 레이저 결정화는 연속적인 파 레이저 또는 펄스 레이저를 사용하여 형성될 수 있다.
다음, 실시 형태 1과 동일한 방식으로, 게이트 절연층(405)은 반도체 층을 커버하기 위하여 형성된다. 게이트 절연층(405)은 실리콘 산화물, 실리콘 질화물, 또는 등등을 사용하여 형성된다. 게이트 절연층(405)은 CVD 방법, 열적 산화 방법, 또는 등등에 의해 형성될 수 있다. 선택적으로, 반도체 층 및 게이트 절연층(405)은 CVD 방법에 의해 연속적으로 형성될 수 있고, 추후 동시에 패턴화될 수 있다. 이 경우, 각각의 층 사이의 경계에서 불순물 오염물은 억제될 수 있다.
그 다음, 실시 형태 1과 동일한 방식으로, 게이트 전극 층(406)은 형성된다. 게이트 전극층(406)은 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 및 구리(Cu)로부터 선택된 원소, 또는 주성분으로서 상기 원소들을 포함하는 합금 재료 또는 화합물 재료를 사용하여 형성되고, 목표된 모양으로 패턴화된다. 포토리소그래피 방법에 의한 패터닝의 경우, 게이트 전극의 폭은 플라즈마 에칭 또는 등등에 의해 좁아지는 폭을 가진 레지스트 마스크를 사용하여 보다 좁아지게 될 수 있다. 따라서, 트랜지스터의 성능은 개선될 수 있다. 게이트 전극 층(406)은 단일 층 구조 또는 적층 구조를 가질 수 있다.
다음, 실시 형태 1과 동일한 방식으로, 불순물 원소들은 불순물 원소들 불순물 영역(407)을 형성하기 위하여 반도체 층에 부가된다. 불순물 영역(407)은 포토리소그래피에 의해 형성된 레지스터 마스크를 사용하고 인, 비소 또는 붕소 같은 불순물 원소를 부가함으로써 형성된다. 불순물 원소에서, n 채널 타입 또는 p 채널 타입의 극성은 결정될 수 있다.
그 다음, 실시 형태 1과 동일한 방식으로, 도 1b에 도시된 바와 같이, 절연층은 예를 들어 실리콘 질화물 같은 실리콘 함유 절연체로 형성되고, 절연층은 게이트 전극의 측 표면과 접촉하는 절연층(측벽이라 함)(409)을 형성하기 위하여 이방적으로(수직으로) 에칭된다. 측벽이 형성될 때, 게이트 절연층(405)은 에칭될 수 있다.
그 다음, 실시 형태 1과 동일한 방식으로, 불순물들은 절연층(측벽)(409) 바로 아래에 제 1 불순물 영역(410) 및 제 1 불순물 영역(410)보다 높은 불순물 농도를 가진 제 2 불순물 영역(411)을 형성하기 위하여 반도체 층에 추가로 부가된다.
그 다음, 실시 형태 1과 동일한 방식으로, 절연층은 반도체 층 및 게이트 전극 층(406)을 커버하기 위하여 형성된다. 절연층은 절연 특성을 가진 무기 재료, 유기 재료 또는 등등을 사용하여 형성된다. 절연 특성을 가진 무기 재료로서, 실리콘 산화물, 실리콘 질화물, 또는 등등은 사용될 수 있다. 절연 특성을 가진 유기 재료로서, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, 레지스트, 벤조사이클로부텐, 실록산, 또는 폴리실라잔은 사용될 수 있다.
여기서, 도 1c와 유사하게, 절연층이 적층 구조를 가지도록 형성되는 모드는 도시되고, 제 1 절연층(414a), 제 2 절연층(414b), 및 제 3 절연층(414c)은 바닥에서 이런 순서로 형성된다. 제 1 절연층(414a)은 반도체 층의 댕글링 본드가 수소에 의해 감소될 수 있기 때문에 많은 수소를 포함하도록 플라즈마 CVD 방법에 의해 바람직하게 형성된다. 제 2 절연층(414b)은 평탄도가 개선될 수 있기 때문에 유기 재료를 사용하여 바람직하게 형성된다. 제 3 절연층(414c)은 바람직하게 유기 재료로 형성된 제 2 절연층(414b)으로부터 습기 또는 등등의 방출을 방지하거나 제 2 절연층(414b)을 통하여 습기의 침입을 방지하기 위하여 무기 재료를 사용하여 형성된다.
그 다음, 접촉 홀은 제 2 불순물 영역(411)을 노출시키기 위하여 절연층내에 형성되고, 도 1d에 도시된 바와 같이, 도전층(415)은 접촉 홀을 충전하기 위하여 형성된다. 도전층(415)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 및 텅스텐(W)으로부터 선택된 원소, 상기 원소들을 포함하는 합금 막, 상기 원소들 및 실리콘을 포함하는 합금 막 등을 포함한다. 게다가, 도전층(415)은 단일층 구조 또는 적층 구조를 가지도록 형성된다. 그 후, 도전층(415)은 목표된 모양으로 패턴화되고, 소스 전극, 드레인 전극 및 다른 전극들은 동시에 형성된다.
소스 전극 및 드레인 전극 사이에서 접촉 저항을 감소시키기 위하여; 그리고 제 2 불순물 영역(411)에서 접촉 저항을 감소시키기 위하여, 실리사이드는 불순물 영역상에 형성될 수 있다. 예를 들어, 금속 원소(통상적으로, Ni)를 포함하는 막은 제 2 불순물 영역(411)에 형성되고 어닐링 노, 레이저 어닐링 방법, 또는 급속 열적 어닐링 방법(RTA 방법)을 사용하는 열적 어닐링 방법에 의해 가열된다. 결과적으로, 금속 원소 및 실리콘을 포함하는 실리사이드는 제 2 불순물 영역상에 형성된다; 그러므로, 전류 또는 이동성 개선은 실현될 수 있다.
이런 방식에서, 박막 트랜지스터들은 제어 회로부(202) 및 메모리 소자 영역(201)에서 완성된다. 제어 회로부(202)에서, 회로는 박막 트랜지스터들을 사용하여 형성된다.
다음, 실시 형태 1과 동일한 방식으로, 절연층(416)은 도전층(415)을 커버하기 위하여 형성된다. 절연층(416)은 절연 특성을 가진 무기 재료, 유기 재료 또는 등등을 사용하여 형성되고, 단일 층 구조 또는 적층 구조를 가질 수 있다. 제 1 절연층(414a), 제 2 절연층(414b), 및 제 3 절연층(414c)과 유사한 무기 재료 또는 유기 재료는 사용될 수 있다.
그 후, 도 14a에 도시된 바와 같이, 접촉 홀은 도전층(415)을 노출시키기 위한 절연층(416)내에 형성되고, 도전층(903)은 접촉 홀을 충전하기 위하여 형성된다. 도전층(903)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 및 텅스텐(W)으로부터 선택된 원소, 상기 원소를 포함하는 합금 막, 상기 원소들 및 실리콘을 포함하는 합금 막, 또는 등등으로 형성된 막을 포함한다. 선택적으로, 도전층(903)은 인듐 주석 산화물(ITO), 실리콘 산화물을 함유하는 인듐 주석 산화물, 또는 2 내지 20%의 아연 산화물을 함유하는 인듐 산화물 같은 광 전송 재료를 사용하여 형성될 수 있다. 도 14a에서, 티타늄은 도전층(903)을 위하여 사용된다.
다음, 도전층(903)은 목표된 모양으로 처리된다. 단차가 높을수록, 메모리 소자의 브레이크다운 전압이 낮아진다는 것이 고려되고; 그러므로, 하부 전극을 사용하는 각각 다른 높이를 구비하는 두 개의 단차들을 제공함으로써, 다른 브레이크 다운 전압의 메모리 소자를 가진 두 개의 메모리들은 형성될 수 있다. 첫째, 도 14b에 도시된 바와 같이, 도전층(903)은 처리되고, 그 다음 도전층(903)의 일부는 도 14c에 도시된 바와 같이 추가로 처리된다. 하프 에칭과 같은 기술은 도전층(903)을 처리하기 위하여 사용된다. 이런 방식에서, 도전층(903)은 다른 높이를 가진 두 개의 단차들을 구비한다. 도전층(903)은 메모리 소자의 하부 전극 및 메모리 소자의 브레이크다운 전압을 조절하기 위한 단차로서 기능한다. 게다가, 하프 톤 광 노출 방법이라 불리는 반투명 부분을 포함하는 노광 마스크를 사용하는 노광 방법이 사용될 때, 도전층(903)은 짧은 시간내에 처리될 수 있다. 선택적으로, 회절 격자 패턴으로 형성된 광 세기 감소 기능을 가진 보조 패턴을 각각 구비한 포토마스크 또는 레티클은 도전층(903)을 형성하기 위한 포토리소그래피 단차에 적용될 수 있다.
다음, 도 15a에 도시된 바와 같이, 절연층은 도전층들(903)을 커버하기 위하여 형성되고, 복수의 개구부들은 제공된다. 개구부들(905, 906, 907)을 구비한 격벽(418)은 형성된다.
상기된 바와 같이, 복수의 개구부들 및 복수의 단차들을 가진 도전층은 형성될 수 있다.
메모리 소자의 하부 전극이 도전층들(903)으로 형성되는 경우를 이 실시 형태가 도시하지만, 박막 트랜지스터의 소스 전극 및 드레인 전극일 도전층(415)은 메모리 소자의 하부 전극에 공통적으로 사용될 수 있다.
다음, 도 15b에 도시된 바와 같이, 메모리 소자의 재료층(408)은 격벽의 개구부에 형성된다. 메모리 소자의 재료층(408)은 기상 증착 방법, 스핀 코팅 방법, 또는 잉크 방법에 의해 특성화된 비말 방출 방법에 의해 형성될 수 있다.
메모리 소자의 재료층(408)은 발광 소자에 포함된 발광성 층과 동일한 재료를 사용하여 형성되기 때문에, 메모리 소자 및 발광 소자는 공통 단계를 사용하여 형성될 수 있다. 즉, 디스플레이 기능을 가진 메모리 장치가 형성될 수 있다.
다음, 반대 전극(420)인 도전층은 형성된다. 반대 전극(420)은 메모리 소자 영역의 전체 표면상에 형성되기 때문에, 포토리소그래피 방법에 의한 패터닝은 요구되지 않는다. 말할 필요없이, 반대 전극(420)은 패터닝에 의해 선택적으로 형성될 수 있다. 반대 전극(420)은 메모리 소자의 상부 전극으로서 기능할 수 있다.
따라서, 도전층(417), 메모리 소자의 재료층(408), 및 반대 전극(420)을 포함하는 메모리 소자(426)가 형성된다. 하나의 메모리 셀에서, 3개의 개구부들(905, 906, 907)에 대응하는 3개의 메모리 소자들은 형성되고, 이 메모리 셀은 전기 저항이 변화되는 3개의 전압 값들을 가진다.
이런 방식에서, 본 발명에서, 메모리 셀은 하나의 메모리 셀에 다중 값을 가진다. 따라서, 메모리 장치의 기억 용량은 증가될 수 있다.
게다가, 실시 형태 1에 따라, 메모리 소자(426)에 전력 등을 공급하기 위한 안테나가 제공된다. 안테나는 메모리 소자 영역(201)에 제공된 박막 트랜지스터에 접속되도록 형성되고 Cu(구리), Ag(은), 또는 Al(알루미늄) 같은 저저항 재료인 도전 재료로 형성된다.
비록, 메모리 소자 영역 및 안테나를 포함하는 반도체 장치가 상기된 단차들을 통하여 완성될 수 있지만, 유리 기판(401)은 실시 형태 1에 도시된 단차들에서 추후 벗겨질 수 있다.
그 다음, 가요성 수지 기판은 벗겨지는 유리 기판(401) 대신 부착된다.
이런 방식으로 유리 기판(401)을 벗겨낸 후, 메모리 소자를 포함하는 반도체 장치의 두께 및 무게 감소는 달성되고 가요성 및 충격 저항은 개선될 수 있다.
이 실시 형태가 실시 형태 1, 2, 3 또는 4와 결합하여 자유롭게 실행될 수 있다는 것이 주의된다.
[실시 형태 6]
이 실시 형태에서 반도체 장치의 구조는 도 16a를 참조하여 기술된다. 도 16a에 도시된 바와 같이, 본 발명의 반도체 장치(620)는 접촉없이 데이터를 통신할 수 있는 기능을 가지며, 전력 공급 회로(611), 클록 생성 회로(612), 데이터 복조/변조 회로(613), 다른 회로들을 제어하기 위한 제어 회로(614), 다중값 정보를 저장할 수 있는 복수의 메모리 셀들을 포함하는 저장 회로(616), 데이터 버스(617), 안테나(안테나 코일)(618), 센서(621), 및 센서 회로(622)를 포함한다.
전력 공급 회로(611)는 안테나(618)로부터 입력된 교류 전류 신호에 따라 반도체 장치(620)의 각각의 회로에 공급되는 다양한 종류의 전력 공급원들을 생성한다. 클럭 생성 회로(612)는 안테나(618)로부터 입력된 교류 전류 신호에 따라, 반도체 장치(620)의 각각의 회로에 공급되는 다양한 종류의 클럭 신호들을 생성한다. 데이터 복조/변조 회로(613)는 판독기/기입기(619)와 통신되는 복조/변조 데이터의 기능을 가진다. 제어 회로(614)는 다중값 정보를 저장할 수 있는 복수의 메모리 셀들을 포함하는 메모리 회로(616)를 제어하는 기능을 가진다. 안테나(618)는 전자기장들 또는 전기파들을 전송/수신하는 기능을 가진다. 판독기/기입기(619)는 반도체 장치와 통신하고 제어하고, 반도체 장치의 데이터와 관련하여 처리를 제어한다. 반도체 장치의 구조가 상기 구조로 제한되지 않고, 예를 들어 전력 공급 전압의 제한기 회로와 같은 다른 원소들 및 인크립션에 전용으로 사용되는 하드웨어는 부가적으로 제공될 수 있다는 것을 주의하라.
다중값 정보를 저장할 수 있는 복수의 메모리 셀들을 포함하는 메모리 회로(616)는 외부 전기 액션에 의해 변화되는 절연층이 한 쌍의 도전층들 사이에 배치되는 메모리 소자를 가진다. 다중값 정보를 저장할 수 있는 복수의 메모리 셀들을 포함하는 메모리 회로(616)가 메모리 소자만을 가지며, 절연층이 한 쌍의 도전층들 사이에 배치되거나, 다른 구조를 가진 메모리 회로를 가질 수 있다는 것이 주의된다. 다른 구조를 가진 메모리 회로는 예를 들어 DRAM, SRAM, 마스크 ROM, PROM, EPROM, EEPROM, 및 플래시 메모리로부터 선택된 하나 이상에 대응한다.
센서(621)는 레지스터 소자, 용량성 결합 소자, 유도성 결합 소자, 광기전성 소자, 광전기 전환 소자, 열전기 소자, 트랜지스터, 서미스터, 또는 다이오드 같은 반도체 소자를 사용하여 형성된다. 센서 회로(622)는 임피던스, 리액턴스, 인덕턴스, 전압, 또는 전류의 변화들을 검출하고,제어 회로(614)에 신호를 출력하기 위하여 아날로그/디지털 전환(A/D 전환)을 수행한다.
다음, 본 발명의 반도체 장치가 장착된 전자 장치의 하나의 모드가 도면들을 참조하여 기술된다. 여기에 도시된 전자 장치는 새시(700, 706), 패널(701), 하우징(702), 인쇄 회로 기판(703), 동작 스위치(704), 및 배터리(705)를 포함하는 휴대용 전화이다(도 16b 참조). 패널(701)은 하우징(702)에 탈착 가능하게 통합된다. 하우징(702)은 인쇄회로기판(703)에 장치된다. 하우징(702)의 모양 및 크기는 패널(701)이 통합된 전자 장치에 따라 적당히 변화된다. 인쇄 회로 기판(703)상에서, 복수의 패키지된 반도체 장치들은 장착되고, 본 발명의 반도체 장치는 그중 하나로서 사용될 수 있다. 인쇄회로기판(703)상에 장착된 복수의 반도체 장치들은 제어기, 중앙 처리 유닛(CPU), 메모리, 전력 공급 회로, 오디오 처리 회로, 전송/수신 회로 등 중 임의의 하나의 기능들을 가진다.
패널(701)은 접속 필름(708)을 통하여 인쇄회로기판(703)과 고정되게 접속된다. 상기된 패널(701), 하우징(702) 및 인쇄회로기판(703)은 동작 스위치(704) 및 배터리(705)와 함께 새시(700, 706)내에 배치된다. 패널(701)에 포함된 화소 영역(709)은 새시(700)에 제공된 개구 윈도우를 통하여 관찰되도록 제공된다.
상기된 바와 같이, 본 발명의 반도체 장치는 작고, 얇고 가볍고, 이에 따라 전자 장치의 새시(700, 706)에서 제한된 공간은 효과적으로 사용될 수 있다.
게다가, 반도체 장치에 포함된 메모리로서 외부 전기 액션에 의해 충전되는 절연층(즉, 한 쌍의 전극들 사이에 개재된 유기 화합물을 포함하는 층)이 한 쌍의 도전층 사이에 배치되는 간단한 구조를 가진 메모리 소자를 본 발명의 반도체 장치가 사용하기 때문에, 값싼 반도체 장치를 사용하는 전자 장치는 제공될 수 있다. 게다가, 본 발명의 반도체 장치가 다중값 정보를 저장할 수 있는 복수의 메모리 셀들을 포함하고 반도체 장치의 고집적이 용이하기 때문에, 단위 면적당 용량이 큰 저장 회로를 포함하는 반도체 장치를 사용하는 전자 장치는 제공될 수 있다.
새시(700, 706)가 이동 전화 외부 예로서 도시되고, 이 실시 형태에 따른 전자 장치가 의도된 목적에 따라 다양하게 변화될 수 있다는 것이 주의된다.
게다가, 본 발명의 반도체 장치를 포함하는 전자 장치의 다른 모드는 도 17a를 참조하여 기술된다. 여기에 도시된 전자 장치는 메인 몸체(2901), 디스플레이 부분(2903), 레코딩 매체(2907)(카드 타입 메모리, 컴팩트 고용량 메모리, 또는 등등) 판독 부분, 동작 키들(2902, 2906), 접속 코드(2904)에 접속된 헤드폰의 스피커 부분(2905), 및 등등을 포함하는 레코딩 매체가 장착된 이동 음악 재생 장치이다. 본 발명의 반도체 장치가 다중값 정보를 저장할 수 있고 반도체 장치의 고집적이 용이한 복수의 메모리를 포함하고, 단위 면적당 용량이 큰 저장 회로는 레코딩 매체(2907)에 제공되고 가벼운 음악 재생 장치는 달성될 수 있다. 게다가, 메모리 및 안테나가 동일한 기판상에 형성될 수 있기 때문에, 안테나는 레코딩 매체(2907)에 집적되고 따라서 음악 재생 장치는 보다 작아질 수 있다. 안테나를 통합하여, 이동 음악 재생 장치는 판독기/기입기 장치와 무선 통신을 수행할 수 있다.
게다가, 본 발명의 반도체 장치를 포함하는 전자 장치의 다른 모드는 도 17b를 참조하여 기술된다. 여기에 도시된 전자 장치는 메인 몸체(2911), 디스플레이 부분(2912), 스위치(2913), 동작 키(2914), 스피커 부분(2915), 반도체 집적 회로(2916) 등을 포함하는 팔 주변에 감겨질 수 있는 휴대용 컴퓨터이다. 다양한 입력 또는 동작은 터치 패널로서 사용하는 디스플레이 부분(2902)에 의해 수행될 수 있다. 게다가, 비록 여기에 도시되지 않았지만, 이런 휴대용 컴퓨터는 온도를 억제하기 위한 냉각 기능, 적외선 포트, 및 고주파수 회로 같은 통신 기능을 구비한다.
사람 팔에 접촉되는 부분은 바람직하게 플라스틱 같은 막으로 커버되어 그/그녀는 인간 팔(2910)과 접촉될 때조차 편안하다는 것을 느낀다. 따라서, 플라스틱 기판상에 반도체 집적 회로(2916)(메모리, CPU 또는 등등) 및 디스플레이 부분(2912)을 형성하는 것이 바람직하다. 게다가, 메인 몸체(2911)의 외부 모양은 사람 팔(2910)을 따라 곡선질 수 있다. 본 발명은 다중값 정보를 저장할 수 있고, 단위 면적당 용량이 큰 저장 회로는 반도체 집적 회로(2916)의 일부로서 사용되도록 가요적인 수지 기판상에 형성되어, 가요적인 휴대용 컴퓨터는 달성될 수 있다.
게다가, 본 발명의 저장 회로는 휴대용 컴퓨터, 스피커 부분(2915)의 제어 회로, 및 등등에 포함된 반도체 집적 회로(2916)(메모리, CPU, 고주파 회로, 또는 등등)에 제공되고; 그러므로, 휴대용 컴퓨터의 장착된 구성요소들은 감소될 수 있다. 예를 들어, 실시 형태 1에 도시된 바와 동일한 기판상에 메모리 및 안테나를 형성함으로써, 휴대용 컴퓨터는 판독기/기입기 장치와 무선 통신을 수행할 수 있다. 제조 비용이 단위 면적당 용량이 큰 다중 값 정보를 저장할 수 있는 복수의 메모리 셀들을 포함하는 저장 회로를 사용하여 감소될 수 있기 때문에, 휴대용 컴퓨터는 저비용으로 제공될 수 있다.
이 실시 형태가 실시 형태 1,2,3,4, 또는 5와 결합하여 자유롭게 실행될 수 있다는 것이 주의된다.
[실시 형태 7]
본 발명에 따라, 다중값 정보를 저장할 수 있는 복수의 메모리 셀들을 포함하고 라디오 칩으로서 기능하는 반도체 장치는 형성될 수 있다. 라디오 칩은 지폐, 동전, 유가 증권들, 무기명 채권, 도큐먼트들(운전 면허증 또는 거주 카드 같은, 도 18a 참조), 패키징 컨테이너(포장지 또는 병들 같은, 도 18c 참조), 저장 매체(DVD 소프트웨어 또는 비디오 테이프들 같은, 도 18b 참조), 차량들(자전거들, 도 18d 참조), 개인 소지물들(백들 또는 안경 같은), 음식들, 식물들, 동물들, 인간 몸들, 옷, 일상 품목들, 전자 장치 또는 팩들 같은 물품들상 태그들(도 18e 및 18f 참조) 같은 다양한 용도들에 사용될 수 있다. 전자 장치가 액정 디스플레이 장치, EL 디스플레이 장치, 텔레비전 세트(TV 세트, TV 수신기, 또는 텔레비전 수신기라 불림), 이동 전화, 및 등등을 포함한다.
본 발명의 반도체 장치(910)는 인쇄 회로 기판상에 장착되고, 제품 표면에 부착되고, 제품 내부에 삽입되고, 또는 등등에 의해 제품에 고정된다. 예를 들어, 만약 제품이 책이면, 반도체 장치(910)는 종이에 삽입되고, 만약 제품이 유기 수지로 만들어진 패키지이면, 반도체 장치(910)는 유기 수지내에 삽입된다. 본 발명의 반도체 장치(910)가 작은 크기, 얇은 모양, 및 가벼운 무게를 가질 수 있기 때문에, 제품 자체의 설계 품질은 반도체 장치가 제품에 고정된 후 조차 품질이 하락되지 않는다. 지폐, 동전, 유가 증권, 무기명 채퀀, 도큐먼트, 및 등등에 반도체 장치(910)를 제공함으로써, 증명 기능은 제공되고 위조는 증명 기능의 사용을 통하여 방지될 수 있다. 게다가, 본 발명의 반도체 장치가 패키지 컨테이너들, 저장 매체, 개인 물품들, 음식들, 식물들, 옷, 일상 물품들, 전자 장치들, 및 등등에 제공될 때, 검사 시스템 같은 시스템은 보다 효과적일 수 있다.
이 실시 형태는 실시 형태 1,2,3,4,5, 또는 6과 결합하여 자유롭게 실행될 수 있다는 것이 주의된다.
본 발명에서, 메모리 소자의 전극은 정밀하게 처리되고, 복수의 메모리 셀들의 기입 전압 또는 판독 전압의 변화는 감소될 수 있고, 높은 수율은 대량 생산 라인에서 달성될 수 있다.
이 출원은 2006년 2월 23일 일본특허청에 출원된 일본특허출원 2006-047057을 바탕으로 하고, 그 전체 내용들은 참조로써 여기에 통합된다.
201 : 메모리 소자 영역 202 : 제어 회로부
401 : 유리 기판 402 : 분리층
403 : 절연층 405 : 게이트 절연층
406 : 게이트 전극층 407 : 불순물 영역
415 : 도전층 416 : 절연층

Claims (14)

  1. 공통의 제 1 전극;
    공통의 제 2 전극; 및
    상기 공통의 제 1 전극과 상기 공통의 제 2 전극 사이의 공통의 재료층을 포함하고,
    상기 공통의 제 1 전극은 최하층 및 최상층을 포함하는 적층 구조를 갖고,
    상기 최하층의 면적은 상기 최상층의 면적보다 큰, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 공통의 제 1 전극과 겹치는 제 1 개구부, 제 2 개구부, 및 제 3 개구부가 적어도 설치된 절연층을 더 포함하고,
    상기 절연층은 상기 공통의 제 1 전극과 상기 공통의 재료층 사이에 위치하는, 반도체 장치.
  3. 공통의 제 1 전극;
    공통의 제 2 전극; 및
    상기 공통의 제 1 전극과 상기 공통의 제 2 전극 사이의 공통의 재료층을 포함하고,
    상기 공통의 제 1 전극은 최하층 및 최상층을 포함하는 적층 구조를 갖고,
    상기 최하층의 단부는 상기 최상층의 단부를 넘어 확장하는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 공통의 제 1 전극과 겹치는 제 1 개구부, 제 2 개구부, 및 제 3 개구부가 적어도 설치된 절연층을 더 포함하고,
    상기 절연층은 상기 공통의 제 1 전극과 상기 공통의 재료층 사이에 위치하는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 최하층의 상기 단부는 상기 제 1 개구부에 위치하고,
    상기 최상층의 상기 단부는 상기 제 2 개구부에 위치하는, 반도체 장치.
  6. 공통의 제 1 전극;
    공통의 제 2 전극; 및
    상기 공통의 제 1 전극과 상기 공통의 제 2 전극 사이의 공통의 재료층을 포함하고,
    상기 공통의 제 1 전극은 최하층 및 최상층을 포함하는 적층 구조를 갖고,
    상기 최하층의 막 두께는 상기 최상층의 막 두께와 다른, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 공통의 제 1 전극과 겹치는 제 1 개구부, 제 2 개구부, 및 제 3 개구부가 적어도 설치된 절연층을 더 포함하고,
    상기 절연층은 상기 공통의 제 1 전극과 상기 공통의 재료층 사이에 위치하는, 반도체 장치.
  8. 제 2 항 또는 제 7 항에 있어서,
    상기 최하층의 단부는 상기 제 1 개구부에 위치하고,
    상기 최상층의 단부는 상기 제 2 개구부에 위치하는, 반도체 장치.
  9. 제 2 항, 제 4 항, 및 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 개구부, 상기 제 2 개구부, 및 상기 제 3 개구부의 단위 면적당 기억 용량들은 서로 다른, 반도체 장치.
  10. 제 2 항, 제 4 항, 및 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 개구부, 상기 제 2 개구부, 및 상기 제 3 개구부 각각에서, 전기 저항은 전압의 인가로 인해 변화하고,
    상기 제 1 개구부에서 상기 전기 저항이 변화하는 전압 값은 상기 제 2 개구부 및 상기 제 3 개구부에서 상기 전기 저항들이 변화하는 전압 값들과 다른, 반도체 장치.
  11. 제 7 항에 있어서,
    상기 제 1 개구부에서, 상기 최하층의 단부, 상기 공통의 재료층, 및 상기 공통의 제 2 전극은 겹치고,
    상기 제 2 개구부에서, 상기 최하층, 상기 최상층의 단부, 상기 공통의 재료층, 및 상기 공통의 제 2 전극은 겹치고,
    상기 제 3 개구부에서, 상기 최하층, 상기 최상층, 상기 공통의 재료층, 및 상기 공통의 제 2 전극은 겹치는, 반도체 장치.
  12. 공통의 제 1 전극;
    공통의 제 2 전극; 및
    상기 공통의 제 1 전극과 상기 공통의 제 2 전극 사이의 공통의 재료층을 포함하고,
    상기 공통의 제 1 전극은 최하층 및 최상층을 포함하는 적층 구조를 갖고,
    제 1 영역에서, 상기 최하층의 단부, 상기 공통의 재료층, 및 상기 공통의 제 2 전극은 겹치고,
    제 2 영역에서, 상기 최하층, 상기 최상층의 단부, 상기 공통의 재료층, 및 상기 공통의 제 2 전극은 겹치고,
    제 3 영역에서, 상기 최하층, 상기 최상층, 상기 공통의 재료층, 및 상기 공통의 제 2 전극은 겹치는, 반도체 장치.
  13. 제 1 항, 제 3 항, 제 6 항, 및 제 12 항 중 어느 한 항에 있어서,
    메모리 셀은 상기 공통의 제 1 전극, 상기 공통의 제 2 전극, 및 상기 공통의 재료층을 포함하는, 반도체 장치.
  14. 제 1 항, 제 3 항, 제 6 항, 및 제 12 항 중 어느 한 항에 있어서,
    상기 최상층의 측면의 테이퍼 각은 상기 최하층의 측면의 테이퍼 각과 다른, 반도체 장치.
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